JPS59114923A - Ｍｏｓｆｅｔの駆動回路 - Google Patents
Ｍｏｓｆｅｔの駆動回路Info
- Publication number
- JPS59114923A JPS59114923A JP22370482A JP22370482A JPS59114923A JP S59114923 A JPS59114923 A JP S59114923A JP 22370482 A JP22370482 A JP 22370482A JP 22370482 A JP22370482 A JP 22370482A JP S59114923 A JPS59114923 A JP S59114923A
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- Japan
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- voltage
- fet
- gate
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- mos
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はスイッチ素子としてＭＯＳ 、ＦＥＴを用い、
高周波数でスイッチング動作を行う回路に関し、特にそ
の駆動回路の省電力化に好適なＭＯＳ 、ＦＥＴの駆動
回路に関する。
高周波数でスイッチング動作を行う回路に関し、特にそ
の駆動回路の省電力化に好適なＭＯＳ 、ＦＥＴの駆動
回路に関する。
従来の回路構成の一例として、第１図にスイッチングレ
ギュレータ回路のスイッチ素子としてＭＯＳ、ＦＥＴを
用いた例を示す。スイッチングレギュレータは一般に省
電力化を達成する手段として用いられている。図で、１
は電圧線、２はＭＯＳ、ＦＥＴ、３はダイオード、４は
コイル、５はコンデンサ、６は負荷、７は基準電圧、８
は差動増幅器、９は三角波発振器、１０は比較器、１１
はＰＮＰトランジスタ、１２はＮＰＮトランジスタをそ
れぞれ示す。ここで、スイ１．・チ素子として設けられ
たＭＯＳ 、ＦＥＴ２が、トランジスタ１１ 、１２に
よシゲート電圧が制御されて、導通、しゃ断を繰り返す
。このキカはダイオード６、コイル４、コンデンサ５に
よシ平滑されて、所定の電圧を負荷６に供給する。差動
増幅器８は負荷６に供給される出力電圧と基準電圧源７
の電圧を比較増幅し、誤差信号を出力する。この誤差信
号は三角波発振器９の出力と比較器１０によシ比較され
る。この波形を第２図に示す。１３は三角波発振器９の
出力波形、また差動増幅器８の誤差信号出力を破線で示
す値とすると比較器１０の出力は波形１４と成る。この
比較器１０の出力１４をトランジスタ１１ 、１２のベ
ースに印加し、常に一方のトランジスタを導通状態とす
る。すなわち、トランジスタ１１が導通時（との時トラ
ンジスタ１２はしゃ断している）にはＭＯＳ 、ＦＥＴ
２がしゃ断し、トランジスタ１２が導通時（この時トラ
ンジスタ１１けしゃ断してｈる）にはＭＯＳ、ＦＥＴ２
が導通状態となる。
ギュレータ回路のスイッチ素子としてＭＯＳ、ＦＥＴを
用いた例を示す。スイッチングレギュレータは一般に省
電力化を達成する手段として用いられている。図で、１
は電圧線、２はＭＯＳ、ＦＥＴ、３はダイオード、４は
コイル、５はコンデンサ、６は負荷、７は基準電圧、８
は差動増幅器、９は三角波発振器、１０は比較器、１１
はＰＮＰトランジスタ、１２はＮＰＮトランジスタをそ
れぞれ示す。ここで、スイ１．・チ素子として設けられ
たＭＯＳ 、ＦＥＴ２が、トランジスタ１１ 、１２に
よシゲート電圧が制御されて、導通、しゃ断を繰り返す
。このキカはダイオード６、コイル４、コンデンサ５に
よシ平滑されて、所定の電圧を負荷６に供給する。差動
増幅器８は負荷６に供給される出力電圧と基準電圧源７
の電圧を比較増幅し、誤差信号を出力する。この誤差信
号は三角波発振器９の出力と比較器１０によシ比較され
る。この波形を第２図に示す。１３は三角波発振器９の
出力波形、また差動増幅器８の誤差信号出力を破線で示
す値とすると比較器１０の出力は波形１４と成る。この
比較器１０の出力１４をトランジスタ１１ 、１２のベ
ースに印加し、常に一方のトランジスタを導通状態とす
る。すなわち、トランジスタ１１が導通時（との時トラ
ンジスタ１２はしゃ断している）にはＭＯＳ 、ＦＥＴ
２がしゃ断し、トランジスタ１２が導通時（この時トラ
ンジスタ１１けしゃ断してｈる）にはＭＯＳ、ＦＥＴ２
が導通状態となる。
とこで、図に示したスイッチングレギュレータ回路では
負荷６に供給される出力電圧Ｖｏｕｔ４ま電圧源１の出
力電圧Ｖｉｎに対して次式で表わされる。
負荷６に供給される出力電圧Ｖｏｕｔ４ま電圧源１の出
力電圧Ｖｉｎに対して次式で表わされる。
ＴｏＮ
Ｖｏｕｔ ＝ −〒−，Ｖｉｎ
ここで、ＴｏＮ ： Ｍ ＯＳ 、Ｆ Ｅ Ｔ ２の導
通期間Ｔ１パルスの繰り返し同期 したがって、負荷乙の変化や電圧源１の変化に対して、
ＭＯＳ 、ＦＥＴ２の導通、しゃ断の割合を制御して常
に一定電圧を負荷６に供給する様に負帰還制御されてい
る。
通期間Ｔ１パルスの繰り返し同期 したがって、負荷乙の変化や電圧源１の変化に対して、
ＭＯＳ 、ＦＥＴ２の導通、しゃ断の割合を制御して常
に一定電圧を負荷６に供給する様に負帰還制御されてい
る。
ここで、スイッチ素子として用いたＭＯＳ。
ＦＥＴ２のゲート入力容量Ｃ１５ｓは比較的大きく特に
高周波でスイッチング駆動する場合にはこれによって生
じる電力ロスが無視できなくなる。
高周波でスイッチング駆動する場合にはこれによって生
じる電力ロスが無視できなくなる。
この電力ロスは入力容量Ｃ１５ｓとスイッチング周波数
ｆ及び駆動電圧の振幅Ｖｉｎの２乗に比例して生じる。
ｆ及び駆動電圧の振幅Ｖｉｎの２乗に比例して生じる。
また、これは負荷６の変化に対しては無関係に生じるた
め、負荷６が軽い場合には特に本スイッチングレギュレ
ータ回路の効率を劣化させる要因となっていた。
め、負荷６が軽い場合には特に本スイッチングレギュレ
ータ回路の効率を劣化させる要因となっていた。
本発明の目的は上記した従来技術の欠点をなくし、効率
の良いＭＯＳ 、ＦＥＴの駆動回路を提供することにあ
る。
の良いＭＯＳ 、ＦＥＴの駆動回路を提供することにあ
る。
前記目的を達成するために、本発明ではスイ、チング駆
動されるＭＯＳ、ＦＥＴの導通時に流れる電流量に応じ
て、前記ＭＯ８、ＦＥＴのゲート、ソース間電圧ｙｃｓ
を制御する手段を設けることとした。
動されるＭＯＳ、ＦＥＴの導通時に流れる電流量に応じ
て、前記ＭＯ８、ＦＥＴのゲート、ソース間電圧ｙｃｓ
を制御する手段を設けることとした。
以下、本発明の一実施例を第３図〜纂６図によシ説明す
る。
る。
第６図、第４図において、第１図、第２図と同一個所お
よび同等部分は同一符号で示す。また、１５は抵抗、１
６は可変電圧源をそれぞれ示す。
よび同等部分は同一符号で示す。また、１５は抵抗、１
６は可変電圧源をそれぞれ示す。
ここでスイッチングレギュレータ回路としての基本動作
は第１図の従来回路と同様である。
は第１図の従来回路と同様である。
ところで、抵抗１５は負荷６に流れる電流量を検出する
ための抵抗であシ、負荷６の等価抵抗値に対して充分に
小さく選ばれている。ここで、検出された電圧値を可変
電圧源１６に帰還して、トランジスタ１２のエミッタ電
圧を制御する。これによってＭＯＳ 、ＦＥＴ２のゲー
ト電圧は第４図に示す波形１７の如くなる。すなわち、
負荷６が重い時にはゲート電圧１７を充分にロー、レベ
ルまで駆動するが、負荷６が軽い時には可変電圧源１６
を高い電位（Ｖａ ）に設定してゲート電圧１７のロー
、レベルをある程度高い電位までしか駆動しない構成と
する。これによって、ＭＯＳ、ＦＥＴ２のゲート入力容
量Ｃｉ ｓｓを駆動するために必要となる消費電力Ｃ＝
ｆ 、 Ｃ１５ｓ 、 （Ｖｉｎ−Ｖａ））を大幅に
低減することができる。
ための抵抗であシ、負荷６の等価抵抗値に対して充分に
小さく選ばれている。ここで、検出された電圧値を可変
電圧源１６に帰還して、トランジスタ１２のエミッタ電
圧を制御する。これによってＭＯＳ 、ＦＥＴ２のゲー
ト電圧は第４図に示す波形１７の如くなる。すなわち、
負荷６が重い時にはゲート電圧１７を充分にロー、レベ
ルまで駆動するが、負荷６が軽い時には可変電圧源１６
を高い電位（Ｖａ ）に設定してゲート電圧１７のロー
、レベルをある程度高い電位までしか駆動しない構成と
する。これによって、ＭＯＳ、ＦＥＴ２のゲート入力容
量Ｃｉ ｓｓを駆動するために必要となる消費電力Ｃ＝
ｆ 、 Ｃ１５ｓ 、 （Ｖｉｎ−Ｖａ））を大幅に
低減することができる。
また、この可変電圧源１６の設定電圧Ｖａは第５図に示
すＭＯＳ、ＦＥＴ２の特性１８よシ選定される。図は横
軸にゲート、ソース間電圧ｙｃｓｌ示シ、縦軸にソース
、ドレイン間のオン抵抗ＲＯＮを示す。この時のＭＯＳ
、ＦＥＴ２の特性１８は図示の如くゲート、ソース間電
圧ＶＧＳが増すにしたがってオン抵抗ｌ切Ｎは小さくな
る。しかし、ある程度以上ＶＧＳが犬きくなるとＲｏＮ
はそれほど低下しなくなる。この特性１８より生じるＭ
Ｏ８、ＦＥＴ２のオン抵抗ＲｏＮと負荷６に流れる電
流量の積によって生じるＭ ＯＳ 、 Ｆ Ｅ Ｔ ２
の消費電力と前記したゲート入力容量Ｃｉ ｓｓを駆動
するための消費電力の和が最小となる様に前記可変電圧
源１６の設定電圧Ｖａを選べば良い。
すＭＯＳ、ＦＥＴ２の特性１８よシ選定される。図は横
軸にゲート、ソース間電圧ｙｃｓｌ示シ、縦軸にソース
、ドレイン間のオン抵抗ＲＯＮを示す。この時のＭＯＳ
、ＦＥＴ２の特性１８は図示の如くゲート、ソース間電
圧ＶＧＳが増すにしたがってオン抵抗ｌ切Ｎは小さくな
る。しかし、ある程度以上ＶＧＳが犬きくなるとＲｏＮ
はそれほど低下しなくなる。この特性１８より生じるＭ
Ｏ８、ＦＥＴ２のオン抵抗ＲｏＮと負荷６に流れる電
流量の積によって生じるＭ ＯＳ 、 Ｆ Ｅ Ｔ ２
の消費電力と前記したゲート入力容量Ｃｉ ｓｓを駆動
するための消費電力の和が最小となる様に前記可変電圧
源１６の設定電圧Ｖａを選べば良い。
次に、可変電圧源１６の具体的な実施例を第６図に示す
。同図で、第１図、第３図と同一個所は同一符号で示す
。また、１９は電圧源、２ｏはＮＰＮトランジスタ、２
１はＰＮＰ トランジスタ、２３ 、２４ 、２５は抵
抗を示す。本回路の動作は、電圧源１９より抵抗２３及
び抵抗１５を介してダイオード２２ニ微弱なバイアス電
流を供給する。これにより、抵抗１５によシ検出した負
荷６に流れる電流量によって生じる電圧をダイオード２
２によりレベル、シフトする。次に、ダイオード２２の
ア／ −Ｆ 側Ｋ ペースを接続したトランジスタ２ｏ
及び工５ツタ抵抗２５、コレクタ抵抗２４にょシ反転増
幅する。このコレクタ出力をペース入力とするトランジ
スタ２１によりエミッタホロワ回路を構成し、このエミ
ッタ出力を前記トランジスタ１２のエミッタに接続する
。以上にょシ、負荷６の変化によってＭＯＳ 、ＦＥＴ
２に流れる電流量が増加した時、この電流量を検出する
抵抗１５に生じる電圧は上昇し、この変化はダイオード
２２を介して反転増幅器を構成するトランジスタ２０の
ペースに供給され、コレクタ出力電圧は低下する。これ
により、トランジスタ２１を介シてトランジスタ１２の
エミッタ電圧も低下することになる。また、この反対に
ＭＯＳ、ＦＥＴ２に流れる電流が低下するとトランジス
タ１２のエミッタ電圧は上昇する。
。同図で、第１図、第３図と同一個所は同一符号で示す
。また、１９は電圧源、２ｏはＮＰＮトランジスタ、２
１はＰＮＰ トランジスタ、２３ 、２４ 、２５は抵
抗を示す。本回路の動作は、電圧源１９より抵抗２３及
び抵抗１５を介してダイオード２２ニ微弱なバイアス電
流を供給する。これにより、抵抗１５によシ検出した負
荷６に流れる電流量によって生じる電圧をダイオード２
２によりレベル、シフトする。次に、ダイオード２２の
ア／ −Ｆ 側Ｋ ペースを接続したトランジスタ２ｏ
及び工５ツタ抵抗２５、コレクタ抵抗２４にょシ反転増
幅する。このコレクタ出力をペース入力とするトランジ
スタ２１によりエミッタホロワ回路を構成し、このエミ
ッタ出力を前記トランジスタ１２のエミッタに接続する
。以上にょシ、負荷６の変化によってＭＯＳ 、ＦＥＴ
２に流れる電流量が増加した時、この電流量を検出する
抵抗１５に生じる電圧は上昇し、この変化はダイオード
２２を介して反転増幅器を構成するトランジスタ２０の
ペースに供給され、コレクタ出力電圧は低下する。これ
により、トランジスタ２１を介シてトランジスタ１２の
エミッタ電圧も低下することになる。また、この反対に
ＭＯＳ、ＦＥＴ２に流れる電流が低下するとトランジス
タ１２のエミッタ電圧は上昇する。
本発明によれば、スイッチング動作を行うＭＯＳ 、Ｆ
ＥＴに流れる電流量に応じてそのゲート、ソース間電圧
の振幅も制御できるので、出力電流量が低下した時には
、自動的その駆動回路の消費電力も低減できるので、出
力電流量によって効率が劣化しないという効果が得られ
る。
ＥＴに流れる電流量に応じてそのゲート、ソース間電圧
の振幅も制御できるので、出力電流量が低下した時には
、自動的その駆動回路の消費電力も低減できるので、出
力電流量によって効率が劣化しないという効果が得られ
る。
第１図は従来のＭＯＳ、ＦＥＴの駆動回路を用いたスイ
ッチングレギュレータ回路の一例をオｔ−７，。ｙ 、
’ｉＺ、 ＠ ２１１Ｊ＆１ｆｌＸ １ ｕ。１ｏ１、
ｉ第３図は本発明のＭＯＳ、ＦＥＴの駆動回路を用
いたスイッチングレギュレータ回路の一例を示すブロッ
ク図、第４図は第６図の動作波形図、第５図はＭＯＳ
、ＦＥＴの特性図、第６図は第５図の主要部分の具体的
な実施例を示す回路図である。 １・・・′市圧藺、 ２・・・ＭＯＳ 、ＦＥ
Ｔ。 ６．２２・・・ダイオード、４・・・コイル、５・・・
コンデンサ、 ６・・・負荷、８・・・差動増幅器
、 ９・・・三角波発振器、１０・・・比較器、
１１ 、１２．２０．２１・・・トランジスタ、
１５・・・抵抗、１６・・・可変箱：圧
ｊノ草。 第１図 第２図 第３図 オ １
ッチングレギュレータ回路の一例をオｔ−７，。ｙ 、
’ｉＺ、 ＠ ２１１Ｊ＆１ｆｌＸ １ ｕ。１ｏ１、
ｉ第３図は本発明のＭＯＳ、ＦＥＴの駆動回路を用
いたスイッチングレギュレータ回路の一例を示すブロッ
ク図、第４図は第６図の動作波形図、第５図はＭＯＳ
、ＦＥＴの特性図、第６図は第５図の主要部分の具体的
な実施例を示す回路図である。 １・・・′市圧藺、 ２・・・ＭＯＳ 、ＦＥ
Ｔ。 ６．２２・・・ダイオード、４・・・コイル、５・・・
コンデンサ、 ６・・・負荷、８・・・差動増幅器
、 ９・・・三角波発振器、１０・・・比較器、
１１ 、１２．２０．２１・・・トランジスタ、
１５・・・抵抗、１６・・・可変箱：圧
ｊノ草。 第１図 第２図 第３図 オ １
Claims (1)
- 【特許請求の範囲】 １、 電圧源と該電圧源にソースを接続したＭＯＳ 、
ＦＥＴと該ＭＯ８、ＦＥＴのゲートに接続したゲート制
御手段とから成り、該ＭＯ８゜ＦＥＴのドレイン端子を
出力とし、該ＭＯ８゜ＦＥＴを高側波でスイッチングす
るＭＯＳ。 ＦＥＴの駆動回路において、前記ＭＯ８，ＦＥＴのソー
ス、ドレイン間に流れる電流を検出する検出手段と、該
検出手段の出力を前記ゲート制御手段に帰還する手段を
設け、前記ＭＯ８、ＦＥＴの導通時のゲート、ソース間
電圧を該ＭＯ８、ＦＥＴのソース、ドレイン間に流れる
電流量に応じて可変することを特徴としたＭＯＳ、ＦＥ
Ｔの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370482A JPS59114923A (ja) | 1982-12-22 | 1982-12-22 | Ｍｏｓｆｅｔの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370482A JPS59114923A (ja) | 1982-12-22 | 1982-12-22 | Ｍｏｓｆｅｔの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114923A true JPS59114923A (ja) | 1984-07-03 |
Family
ID=16802345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22370482A Pending JPS59114923A (ja) | 1982-12-22 | 1982-12-22 | Ｍｏｓｆｅｔの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0389383A2 (fr) * | 1989-01-20 | 1990-09-26 | STMicroelectronics S.A. | Dispositif et procédé de détection du passage d'un courant dans un transistor MOS |
-
1982
- 1982-12-22 JP JP22370482A patent/JPS59114923A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0389383A2 (fr) * | 1989-01-20 | 1990-09-26 | STMicroelectronics S.A. | Dispositif et procédé de détection du passage d'un courant dans un transistor MOS |
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