JPS59114624A - バス競合回避システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はデータ処理システム及び通信システム等のため
のバス競合回避システム、とりわけ時間遅延の短縮を図
った効果的な直列ポーリングシステムに関する。

〔背景技術〕

共通のバスを有するプロセッサ及びＩ１０装置のような
多くの構成要素と、記憶装置、ディスプレイ端末、及び
プリンタ等のような様々な周辺資源とを有する代表的な
システム構成において本発明は利用される。便宜上、共
通のバスを有するシステムの要素をバス装置と呼ぶ。バ
ス装置はその機能に従って大さく２つに分類できる。こ
こではその１つを主バス装置（ＭＢＵ）、もう１つを従
属バス装置（ＳＢＵ　）と呼ぶことにする。ＭＢＵはバ
スの使用要求を出し、バスアービタから肯定応答を受は
敗るとバスの制御権を握って、記憶装置あるいは周辺装
置である他のバス装置をアドレス指定し、該バス装置と
自身との間の情報転送を制御することのできるバス装置
である。このようなＭＢＵがバスの制御を行う場合、Ｍ
ＢＵは通常バスマスクと呼ばれる。ＳＢＵはバスマスク
ニヨつてアドレスされ、バスマスクからの信号あるいは
指令にのみ応答するバス装置である。ＭＢＵは例えば直
接メモリアクセス（ＤＭＡ　）装置、知能端末、及び様
々なタイプのプロセッサである。ＳＢＵは例えば記憶装
置、ディスプレイ装置、プリンタ、及びダム端末のよう
な様々な周辺資源である。基本的にはこれら２つのタイ
プのバス装置の違いはＭＢＵがバスマスタとなり得るの
に対してＳＢＵはバスマスタとはなり得ないということ
である。

バスの使用に関する競合を回避し共有資源のアクセスを
許可するために何らかの手段が必要である。並夕ＩＪ競
、合回避システム及び直列競合回避システムと呼ばれる
２つの基本的なバス競合回避システムがある。並列競合
回避システムは要求線及び肯定応答線の多数のベアを有
する。バスアービタは異なったＭＢＵからの要求をそれ
ぞれの要求線によって同時に受は駿ることかできる。バ
スアービタは優先順位論理を用いて要求を選択し、対応
する肯定ら谷線にバスの使用許可を与える信号を出力す
る。

直列競合回避システムでは、多数のノ（ス装置は一対の
要求線及び肯定応答線に接続されている。

要求線は同時に２つ以上の）くス装置によって付勢され
ることがめる。要求に対するバスの使用許可の決定は直
列ポーリングによる。ノくス使用の要求がおこるとポー
リングチェインにおける最初のノくス装置にポーリング
信号が送られる。そのノ（ス装置がバス使用の要求を出
しているとすると、そのバス装置はバスを制御し、ポー
リング信号の伝搬を停止する。バス装置が）（ス使用の
要求を出していない場合は、そのバス装置は次の）くス
装置にポーリング信号を伝搬する。ノくス装置のノ（ス
使用要求に応じてこの操作が繰り返される。

また並列ポーリング方式及び直列ポーリング方式を組み
合わせたバス競合回避システムもある。

それによれば、優先順位のレベル毎に、要求信号線及び
肯定応答信号線のベアが設けられる。各信号線のベアは
同時にいくつかのＭＢＵに接続されていてもよい。それ
ぞれの要求線に出されている要求の間の競合回避はパス
アービタが遂行する。

バスアービタは同時におこっだ多数の要求に応答して、
最高優先順位の要求に対応する肯定応答信号を出す。肯
定６答信号によって表わされる同じ優先順位を有した要
求の間の競合回避は、直列ポーリングによって遂行され
る。

〔本発明の目的〕

本発明の目的はバス使用の要求が起こった場合で、＠る
だけ早く直列ポーリングを開始し、さらにポーリング信
号の伝搬速度を速めることである。

〔発明の概要〕

本発明は前述のような並列競合回避システム及び直列競
合回避システムを組合せたシステムにとって有利なもの
である。このシステムでは並列競合回避システムにおい
てバスアービタが各々の要求線上に出された要求の間の
競合回避を遂行し、一方で直列競合回避システムが、１
つの要求線上に出された同じ優先順位を有する要求の間
の競合回避を遂行する。本発明は特に１本の要求線しか
持たない直列ポーリング競合回避システムに適した直列
ポーリングの技術に関する。本発明は並列ポーリングと
直列ポーリングとを組合せたシステムに適用された場合
はさらに有利である。本発明は次の２つの特徴を有する
。（イ）直列ポーリングチェイン及び決定安定化論理へ
の迅速かつ直接な入′力として要求信号を使用すること
。（ｏ）各々のノくス装置がポーリング信号の伝搬と並
行して同時に動作し得る遅延素子を使用して、ポーリン
グ信号の伝搬時間の短縮を図ることである。

略語一覧 旦　　　　　定義 Ａ　　　　　　　　ＡＮＤ回路 ＡＣＫＢ　　　　　肯定応答バス信号 ＢＲＱ　　　　　　バス要求ラッチ ＢＵＲ８Ｔ、　ＢＵＲ８Ｔ　　バーストモード、否バー
ストモードＢＵＳ　　ＣＡＰ　　　バス捕獲ラッチＣＢ
Ｍ　　　　　　現ノくスマスタ Ｄ（ブロック）　　駆動回路 ■　　　　　　　反転回路 Ｉｌｏ　　　　　　人力／出力 ＭＢＵ　　　　　　主ノくス装置 ＯＲＯＲ回路 ＰＩＸ　ＰＩ　　　　　ポールイン、否ポールインＰＯ
ポールアウト Ｑ、　　Ｑ　　　　　　　ラッチ真出力、ラッチ補出力
Ｒラッチのリセット人力 Ｒ（ブロック）　　受信回路 ＲＥＱＢ　　　　　要求バス信号 ＲＥＱＢＤ　　　　遅延された要求ノくス信号ＲＤＹ　
　　　　　作動可能（レディ）Ｓ　　　　　　　　ラン
チのセット入力ＳＥＬ　　　　　　選択 〔実施例の説明〕 通常のポーリングシステムにおいては、受信装置、駆動
装置、及び内部決定論理による避けられない伝搬時間に
加えて２つの遅れの要因がある。

１つは要求信号の活性化と、ノ（スアービタからの肯定
応答信号の活性化との間の通常の時間遅延である。これ
は実際のポーリングシーケンスが通常肯定応答信号によ
って開始されることに起因している。本発明のシステム
の重要な点は、肯定り各信号の代わりに要求信号をポー
リングを開始する直接の入力として使用することにより
この第１の遅れをなくしたことである。第２の要因は、
信号が印加されて各バス装置の要求の状態を安定化して
から、内部決定論理が信号を伝搬できるようになるまで
の間に必要な遅延である。

要求ラッチのセットによって確立される要求状態は、ポ
ール伝搬のだめの条件として使用される前に安定となる
必要かめる。これは次の２つの方法により達成される。

（イ）肯定応答信号は間の遅延なしに、各バス装置の要
求ラッチの禁止入力に直接印加される。従って後続の入
力信号が要求ラッチの状態を変更することはない。その
同じ肯定応答信号は固定遅延素子によって遅延されて最
初のバス装置のポーリング入力に印加される。ポーリン
グチェインの初めに固定遅延を与えると、信号が各バス
装置にあるそれぞれのポール伝搬決定論理に到達する前
に、全ての要求ラッチを安定状態にすることができる。

（ロ）ポーリング信号はそれ自身各周辺アダプタにおい
て要求状態のための禁止入力として使用される。伝搬の
決定は、要求ラッチの出力が伝搬のだめの条件として使
用される前に要求ラッチが確実に安定状態となるように
、固定遅延素子によって遅延される。

ポーリングチェインの初めで遅延を用いる第１の方法に
は次の２つの欠点がある。（１）ポーリングチェインを
通るポール伝搬の開始が遅れること。

（２）使用されるＭＢＵの最悪の論理遅延特性を満足す
る特別な遅延素子を必要とすること。これは、実際の遅
延がもつと短いシステムの性能低下を１ねく。

第２の方法は、内部決定論理の遅延を最小にするために
バス装置の論理速度特性に合った遅延素子を各バス装置
に与えている。しかしながら各バス装置の遅延は加算的
であって、総ポール伝搬時間はこれらの遅延の和を含む
。

各バス装置に次の２つの特徴を持つ遅延素子をそれぞれ
与えて前述の欠点を克服できる。１つはバス装置Ω論理
速度特性に合わせることができること。もう１つは全て
の遅延素子がポーリング信号を発生して伝搬する際の固
有の回路遅延および信号転送遅延と並行して同時に動作
できることである。所与のバス装置がポーリングチェイ
ンにおける最初のバス装置のポール入力に印加されだポ
ーリング信号に応答するときの遅延は、バス装置の内部
遅延素子及び論理回路での遅延と、先行のバス装置にお
いて同時に動作する個々の遅延素子によって影響を受け
るポール伝搬時間とのうち長い方によって決まる。

要求安定化のだめの遅延とは関係がなく、高速論理を用
いた場合には無視しうる直列ポール伝搬遅延を除いて、
本発明による同時遅延方式は並列競合回避システムと比
べても遜色のない速度及び効率を実現する。というのは
、非同期要求の並列競合回避システムでも要求安定化の
だめの遅延が必要だからである。

すでに述べたように、通常の代表的なシステムにおいて
は、肯定応答信号をバスアービタから受は取った後に直
列ポーリングが始まる。通常のシステムはまだポーリン
グチェインにおいて固定遅延素子を直列的に備えている
。これは内部決定論理に印加されるポーリング信号が活
性化される前に各バス装置の内部決定論理を確実に安定
化するためである。内部決定論理はバス要求ラッチによ
って条件付けられ、そのバス装置においてポーリング信
号をパ捕獲″′するかあるいは次のバス装置に伝搬する
かを決定する。回路の安定化は肯定応答信号を全ての要
求ラッチへの直接の禁止入力として使用することによっ
て開始される。その結果、ポーリング処理が完了するま
でラッチの状態は変化しない。

上述の技術は、並列ポーリング式及び直列ポーリング方
式を組み合わせたシステムの性能を低化させる。

さらにアーキテクチャ上の要求から、バスアービタが探
知するだけの十分な時間を供給できるようにＳＥＬ信号
の非活動時間及び活動時間の最小化を図る必要があるこ
とと、新しい要求の競合回避のためにポーリング論理及
び要求ラッチに入力されるＡＣＫＢ信号の非活動時間の
最小化を図る必要があることという問題がある。

以上のような問題を本発明によるバス競合回避システム
は次のよう外方法を用いて解決している。

１つは第１図に示されるように、ＡＣＫＢ信号線の活動
化に先立って競合回避を開始するため、ボーＩＪング信
号としてＡＣＫＢ信号の代わりにそれよりも早く出され
るＲＥＱＢ信号を使用すること。

もう１つは各々のバス装置に安定化遅延を与えて、これ
らの遅延がポール伝搬と並行して同時に働くようにする
ことである。

第１図のデータ処理システムは、多数の装置によるバス
２へのアクセスを制御するバスアービタ１を備えている
。バス２はそれぞれＭＢＵ　　Ａ。

ＭＢＵ　　Ｂ、ＭＢＵ　　Ｃと呼ばれる主バス装置６な
いし５に接続され、またそれぞれＳＢＵ　　４１（記憶
装置）、ＳＢＵ　　４２（ディスプレイ装置）、ＳＢＵ
　　≠３（プリンタ）と呼ばれる従属バス装置乙ないし
８にも接続される。前述のようにこれらの装置は基本的
に次の２つのタイプに分類できる。

（イ）バスヲ制御できる°′ババススタ”の資格を有し
たＭＢＵ （ロ）バスの制御能力を有せず、バスマスクからの指令
信号に応変してのみデータを送ったり受は取ったりでき
るＳＢＵ 中央処理装置、マイクロプロセッサ制御接続機構、およ
び直接メモリアクセス（ＤＭＡ　）装置などはＭＢＵで
ある。半導体メモリのような１次記憶装置、ディスプレ
イ、ダム端末、プリンタのような様々なタイプの受動Ｉ
１０装置などはＳＢＵである。代表的なシステム構成に
おいてはバスを制御できる全てのＭＢＵは、それらによ
って共有される共通の資源とみなし得る全てのＳＢＵを
アクセスできることを仮定している。

バスの制御権に関するＭＢＵの間の競合は並列ポーリン
グ方式と直列ポーリング方式との組合わせによって解決
される。独立した、要求（ＲＥＱＢ）線とそれと対応す
る肯定し答（ＡＣＫＢｌ線とを有する優先順位のレベル
がいくつか存在する。

バスアービタ１は異なったレベルからの複数の要求の間
を競合を並列方式で解決し、適切なＡＣＫＢ信号を活動
化することによりバス使用を許可する。また第１図に示
すように同じレベルにあるＭＢＵ０間の競合は直列ポー
リングにより解決する。

図示の例では、ＭＢＵ３が最も高い優先順位を有し、次
がＭＢＵ　　４、最も低いのがＭＢＵ　　５である。第
１図では１つのレベルしか表わされていないが、バスア
ービタ１はもちろん、図示されていない別のＲＥＱＢ線
とＡＣＫＢｉｌＪとのベアにより示される池のレベルに
対して要求を受は取り、バスの使用を許町することもで
きる。

各々のＭＢＵはポールイン（ＰＩ）端子１０．１２．１
４及びポールアウト（ＰＯ）端子１１．１ろ、１５を有
している。図に示すように各々のＭＢＵはＲＥＱＢ線２
０及びＡＣＫＢ線２１全２１てバスアービタ１及び他の
ＭＢＵと相互接続される。ＡＣＫＢ線２１全２１アービ
タ１の出力端子から各ＭＢＵの入力端子への単方向性で
ある。

ＲＥＱＢａ１２０は各ＭＢＵの双方向性端子、バスアー
ビタ１の入力端子及びＭＢＵ　　ＡのＰＩ端子１０に接
続される。本実施例で使用される他の制御線は選択（Ｓ
ＥＬ）線２２及び作動可能（ＲＤＹ）線２３である。Ｓ
ＥＬ線２線上２ＭＢＵと双方向性で接続され、壕だバス
アービタ１の入力端子及び各ＳＢＵに接続される。ＲＤ
Ｙ線２線上３ＳＢＵの出力端子から各ＭＢＵの入力端子
への単方向性である。

第１図に示すシステムはマイクロプロセッサ及びＤＭＡ
装置のような複数個のＭＢＵと、バスを制御するＭＢＵ
によってＩ１０装置としてアクセスあるいは使用される
ランダムアクセスメモリ装置、ディスプレイ装置及びプ
リンタのような複数個の共有ＳＢＵとを共通のバスに接
続する。所与の時間において、ＳＢＵへらるいはＳＢＵ
からの情報の転送のためにバス２の制御権を持っている
装置のことを現バスマスタ（ＣＢＭ）と呼ぶ。バスアー
ビタ１はそれ自身、中央処理装置の、Ｉ１０チャネル制
御論理の中に置かれた通常の優先順位解決回路である。

しかしながらバスアービタ１は独立型の装置であっても
よい。それぞれの要求線上に受は敗られた要求の間の優
先度は従来から知られている多数の優先順位アルゴリズ
ムによって決定される。唯一の制約はある種の乱調状態
を避けるために要求される、’ＡＣＫＢの非活動化とＳ
ＥＬの活動化との間のインターロックである。この様子
は後に説明する。

バスアービタ１、バス２、及びＭＢＵ３ないし５の特定
の機能及び動作を以下に詳しく示す。

前述のようにバスマスタの資格を持った複数個のＭＢＵ
を１対（ＤＲＥＱＢ線２０及びＡ　Ｃ’Ｋ　］３線２１
に接続することができ、寸だ各々のＭＢＵは１対のＰＩ
／ＰＯ端子を有しギいる。第１図の端子１０及び１１の
ような１対のＰＩ／ＰＯ端子はポーリング信号の逐次伝
搬をするためのもので、この伝搬はＲＥＱＢ線２ｏ上で
ＲＥＱＢ信号を活動化することによって開始される。Ｐ
Ｉ／ＰＯ端子の接続の様子を第１図に、また競合回避シ
ーケンスの１つの例全第２図に示す。第２図の例ではＭ
ＢＵ　　Ｃが要求を出し次にＭＢＵ　　Ａ及びＭＢＵＢ
が同時に要求を出している。ＭＢＵ　　Ｂ（キノへのＰ
Ｉ端子１２の状態及びＭＢＵ　　Ｃ（５１へのＰｌ端子
１４の状態をそれぞれＰＩ−Ｂ、ＰＩ−Ｃとして示す。

ＳＥＬ信号及びＲＤＹ信号も同じく示す。第２図はバス
サイクル（ａ’）、（ｂｌ、および（ｃ）を示している
が、全ての信号は信号のローレベルが活動状態を表わし
ている。

ＭＢＵ　　Ｃはサイクル（ａ、）においてバスの使用を
許町される。ＭＢＵ　　Ａ及びＭＢＵ　　Ｂは、ＡＣＫ
Ｂ信号がサイクル（ａ）において非活動化されたときに
同時に要求を出す。これらの同時要求はバスアービタ１
に２サイクルのバーストとなってあられれて、バスアー
ビタ１は、サイクル（Ｃ）のＳＥＬ信号が活動化される
まで、ＡＣＫＢ信号を活動状態に保つ。サイクル（ｂ＋
においてＭＢＵ　　ＡはＰＯ端子１１を活動化し、サイ
クル（ｃ＋の間、ＭＢＵ　　、Ｂｉ付勢する。第２図の
シーケンスに示すようにＭＢＵ　　Ｃはサイクル（ａ）
においてバスをアクセスすることかで＠、ＭＢＵＡ及び
ＭＢＵ　　Ｂの同時の要求は解決されて、サイクル（ｂ
）においてＭＢＵ　　Ａが、サイクル（Ｃ）においてＭ
ＢＵ　　Ｂがバスをアクセスできる。

ＭＢＵ　　５ないし５がらの要求に対する直列競合回避
はバスアービタ１とＭＢＵ　　３ないし５を接続する線
２０ないし２２によって遂行される。

バスアービタ１は前述のように独立型競合回避装置であ
ってもよいし１だデータ処理システムの中央処理装置で
あってもよい。ＭＢＵ　　３ないし５はＲＥＱＢ線２０
全２０全 を出す。バスの使用はＡＣＫＢ線２１全２１化すること
によって許可される。ＭＢＵ　　３ないし５の各々にあ
る伝搬決定論理によって構成されるポーリングチェイン
は、Ｐ工端子及びＰＯ端子１０ないし１５を会して接続
されていて、ＲＥＱＢ線２０上２０て駆動される。ＲＥ
ＱＢ線２０上２０回避すなわちポーリングシーケンスを
開始させる。

各々のＭＢＵは、第１図の線２４（第３図の２４ａ及び
２４ｂ）のよりなＲＥＱＢ　　Ｉ１０線及びピン接続を
含む双方向性論理機構を備えており、いかなるＭＢＵが
ＲＥＱＢ線を活動化しても全てのＭＢＵはそれを直接検
知で、きる。いかなる要求状態をも安定化できる十分な
遅延の後に、１つり上のＭＢＵによって活動化されたＲ
ＥＱＢ信号は双方向性ピン接続を通して各々のＭＢＵに
直接働きかけ、各々のバス要求ラッチの“°セット″入
力をクランプしたり、バス捕獲あるいはポーリング信号
の伝搬の条件決定などを行なう。第６図及び第４図にさ
らに詳しく回路を示す。

ＭＢＵ　　Ａのような特別のＭＢＵのバス要求機構及び
競合回避論理機構を第３図に示す。、要求線６９上の外
部信号に応答するＡＮＤ回路４５を介してバス要求（Ｂ
ＲＱ）ランチ５１をセットすることによって、ＲＥＱＢ
線２０上２０ス要求が制御される。一旦セットされると
、ＢＲＱラッチ６１の活動Ｑ出力は回路ブロック５５．
５６及び５７を経由してＲＥＱＢ線２０上２０され、次
にバスアービタ１及び池のＭＢＵに印加される。

各ＭＢＵのＢＲＱラッチ′５１のパセット″入力ＳはＲ
ＥＱＢ信号の活動化によってクランプされる。

このことはＢＲＱラッチ３１が、要求（ＲＥＱ）線６９
からの池の外部要求に応答することを防ぎ、徒だポーリ
ングの量決定論理の安定性を保証する。

ＢＲＱラッチ３１のセット入力はＡＣＫＢ線２１線温１
図及び第６図においてさらに線２５）上の信号によって
もクランプされる。これは、バス捕獲シーケンスによっ
てＲＥＱＢ信号がゲートオフされ、且つＡＣＫＢ信号の
非活動化が遅れたときに生じ得る乱調状態を避けるため
に必要である。

もしこのインターロックがないとすると、現競合回避サ
イクルに関連するバス捕獲のためのＡＣＫＢ及び他の条
件が除去される前に、別のＭＢＵがＲＥＱＢ信号を再活
動化する可能性がある。これは、現バスサイクルが完了
する前に第２のＭＢＵにおいてバス捕獲状態をセットす
るための条件を生み出してしまうことにもなる。こうし
た事態はＡＣＫＢ信号によるＢＲＱラッチ３１のインタ
ーロックによって防ぐことができる。このインターロッ
クは、ＡＣＫＢ信号が活動状態にある間、ＲＥＱＢ信号
の再活動化を防ぐ。ＢＲＱラッチ３１はバス捕獲に依存
して、選択（ＳＥＬ）ラッチ４３のセットの結果として
のＳＥＬ信号の活動化によってリセットされる。ＢＲＱ
ラッチ６１がリセットされるとポーリング信号の伝搬が
可能になる゛。

ＳＥＬ線２２はバス捕獲の禁止条件であるのでＢＲＱラ
ッチ６１をＳＥＬ信号でリセットすれば、伝搬されたポ
ーリング信号が、よシ低い優先順位を有するＭＢＵにお
いてバス捕獲状態をセットすることはない。

遅延素子３２はＢＲＱラッチ３１の入力をクランプした
後に、どのような遷移あるいは準安定状態をも整定でき
るように、ポール捕獲およびポール伝搬決定論理の付勢
を十分に遅らせる。遅延素子３２のような各々のＭＢＵ
の遅延素子は他のＭＢＵの遅延素子と同時に機能する。

従ってポーリングチェインにおける最初のＭＢＵの遅延
素子だけが総伝搬時間に寄与する。各々のＭＢＵに備え
られている遅延素子は、他のＭＢＵの遅延特性とは関係
なく、当該ＭＢＵの回路速度特性を満足するだけでよい
。

同じＲＥＱＢ／ＡＣＫＢサイクルの間に２つ以上のＭＢ
ｔＪがバスを連続してアクセスする場合は、２番目以降
のＭＢＵの遅延素子は伝搬時間あるいは口答時間に全く
影響をおよぼさない。なぜなら、遅延素子の出力はポー
リング信号が伝搬されるよりも前にすでに活動レベルに
達しているからである。これはＲＤＹ線２６が特定のＳ
ＢＵによって非活動化されるとすぐに各ＭＢＵがバスサ
イクルを開始できる状態になることを意味している。従
って２つ以上の装置が関与しているときのバス転送速度
を単一装置のバーストモード動作の転送速度と等価にす
ることができる。

バス捕獲（ＢＵＳ　　ＣＡＰ）ラッチ３６を有する中間
制御機構はパ作動不能（ＲＤＹ　１　”以外のバス捕獲
のだめの全ての条件が満たされるとすぐにＡＮＤ回路４
６を介してセットされる。バス捕獲のための条件とは、
ＢＲＱラッチ３１がセットされていること、ＡＣＫＢ信
号が活動状態にあること、遅延素子６２の出力が活動状
態にあること、ＳＥＬ線２線上２活動状態（反転回路４
９の出力が活動状態）にあること、及びポーリング信号
がＰＩ端子１０に受は取られていることである。ＢＲＱ
ラッチ６１の目的はＭＢＵが次のバスサイクルでバスを
１制御する醜備を整えることである。実際のバス捕獲時
点、言い換えればＭＢＵがアドレス線、データ線及び制
御線を働かせてバス士で活動を開始できるようになる時
点は、前のバスサイクルのＲＤＹ信号が非活動状態にな
った時である。

このバス捕獲時点（ＢＣＰ　）はＡＮＤゲート４７での
ＢＵＳ　　ＣＡＰラッチ６３の出力と反転したＲＤＹ信
号（すなわち反転回路４８の出力）とのＡＮＤ結合によ
って論理的に定義される。ＡＮＤゲート４７から出力さ
れたＢＣＰ信号はＳＥＬラッチ４３のセット入力とＢＲ
Ｑラッチ６１をリセットするＡ　ＮＤゲート５０とに同
時に印加される。

ＢＣＰ信号は前述のよ゛うにアドレス、データ及び制御
信号をバスへ出力するのを制御する。バスへ出力された
信号の状態は活動状態にある５ＥＬｉ２２によって有効
化される。ＳＥＬ線２線上２動回路４４全通してＳＥＬ
ラッチ４６によって活動化される。

ＢＵＳ　　ＣＡＰラッチ６６はさらにバス捕獲シーケン
スにおける可能な最も早い時点でＡＮＤゲ−）５５ｉ９
してバス要求全ゲートオフする信号（Ｑｌｅ−供給する
機能を有している。その結果ＲＥＱＢ線２０が非活動状
態になると、バスアービタ１はそれに５答してＡＣＫＢ
線２１全２１動化し、新しい要求に備える。従って医留
中の要求を有する各ＭＢＵはそれぞれのＢＲＱラッチ３
１をセットすることができる。セットされたＢＲＱラッ
チ３１は次に新しい競合回避シーケンスのためにＲＥＱ
Ｂ線２０全２０動化する。ＢＵＳ　　ＣＡＰラッチ３６
をセットする条件は、特定のＭＢＵによるバス捕獲が保
証される最も早い時期に対応する。言い換えれば新しい
競合回避サイクルの単備が開始できるようになる最も早
い時期である。

しかしながら実際のバス捕獲はＭＢＵがバスを駆動でき
る時点を意味し、ＲＤＹ：信号が非活動状態になるまで
遅延されなければならない。ＢＣＰ信号はＢＲＱラッチ
６１のリセットのための１つの条件としてＡＮＤゲート
５０ＫＥｎ加される。しかしながら第２のリセット条件
であるＳＥＬ信号はＢＲＱのリセット金運らせる。これ
は前述のようにＳＥＬ信号がより低い優先順位を持つＭ
ＢＵのＢＵＳ　　ＣＡＰラッチ３３の禁止条件として使
用されるまで、ポーリング信号の伝搬がＢＲＱラッチ３
１のリセットによって始まることのないようにするため
である。さらにＳＥＬ信号及びＲＤＹ信号がＡＮＤゲー
ト３７を過つ”’（ＢＵＳ　　ＣＡＰラッチ３６のリセ
ット入力を条件付けることは、ＢＲＱラッチ３１がリセ
ットされた後にＢＵｓＣＡＰラッチ３３７５％リセット
されることを保証する。ＢＲＱラッチ３１のリセットの
後にＢＵＳＣＡＰラッチ６６のリセットが行なわれるこ
とによって、ＲＥＱＢ線２０全２０サイクル内で間違っ
て再活動化されることがないようになる。

ＳＥＬラッチ４６はＳＢＵからＲＤＹ信号を受は取るま
で活動状態を保ち、ＳＥＬ線２線上２動する。ＳＥＬラ
ッチ４３はＡＮＤゲート２８を通過したＲＤＹ信号によ
ってリセットされる。ＡＮＤゲート２８はＲＥＱＢ信号
とＡＣＫＢ信号とのＯＲされた出力によって条件付けら
れる。ＲＥＱＢ信号とＡＣＫＢ信号とによるＳＥＬラッ
チ４ろのリセット入力の条件付けは例外的な設計環境に
おいてのみ必要なインターロックである。う捷く設計さ
れていれば、ＳＥＬラッチ４６のリセット条件はＲＤＹ
信号だけでよいであろう。

第６図の回路の設計思想を完全に解析するために以下特
別のインターロックについて説明する。

ＢＵＳ　　ＣＡＰラッチ３６がセットされている時は、
前のバスサイクルからくるＲＤＹ信号が非活動状態にな
るとすぐにＳＥＬラッチ４３はセットされる。またＢＵ
Ｓ　　ＣＡＰラッチ３３のセットによってすぐにＲＥＱ
Ｂ信号が非活動化され、それにし答してバスアービタ１
はＡＣＫＢ信号を非活動化できる。そして今度は他のＭ
ＢＵが新しい要求を出すことができるようになり、次に
ＲＥＱＢ信号とＡＣＫＢ信号の再活動化が続く。こうし
た一連の動作が非常に速くおこれば、ＳＥＬラッチ４６
がセットされて池のＭＢＵのＢＵＳ　　ＣＡＰラッチへ
の禁止入力として有効になる前に、そのＢＵＳ　ＣＡＰ
ラッチ（ＢＵＳ　　ＣＡＰ７７チ３３のようなラッチ）
のセットのための条件が整うかも知れない。そうすれば
、現バス捕獲サイクルが終わる前に、次のバス捕獲シー
ケンスを始めてし甘うという好ましくない状態をまねく
であろう。こうした事態は１ずあり得ないが、ＢＵＳＣ
ＡＰラッチのセットのための条件であるＳＥＬ信号の非
活動化とそれに対しするＲＤＹ信号の非活動化との間に
非常に長い遅れがあった場合にのみおこｖ得る。その場
合は、ＢＵＳ　　ＣＡＰラッチをセットすることによっ
て開始された上述のバス捕獲シーケンスが、ＳＥＬラッ
チのセット前に、完了してしまう。うまく設計されたシ
ステムならば、ＳＥＬ信号の非活動化からすぐにＲＤＹ
信号の非活動化が行なわれるであろう。従ってＲＤＹ信
号の非活動化により条件付けられたＳＥＬラッチ４６は
、ＳＥＬ信号の非活動化により条件付けられたＢＵＳ　
　ＣＡＰラッチ３ろがセットされた段に、すぐにセット
されるだろう。しかしながら上述のンーケンスが別のＢ
ＵＳ　　ＣＡＰラッチを誤ってセットしてし貰うに十分
な遅れを伴ってＳＥＬ信号の活動化がおこなわれる可能
性がある場合、このタイプの乱調状態はバスアービタ１
の中にインターロック回路を組込むことによって未然に
防ぐことができる。このインターロック回路は、対応す
るＳＥＬ信号が検知されるまではＡＣＫ　Ｂ信号を非活
動化しないようにする。これにより、現バス捕獲シーケ
ンスが完了する贅では次のバス捕獲シーケンスを開始す
るための条件を発生できないようにしている。

前述のように、ＳＥＬ信号の検知によってＡＣＫＢ信号
の非活動化が条件付けられるように、バスアービタ１に
おいてＡＣＫＢ信号及びＳＥＬ信号をインターロックす
るということは、はとんどあり得ない設計環境のもとに
おいでのみ必要である。そうしたインターロックが必要
であるかどうかを決定するのは特別なシステムを設計す
る設計者の責任であろう。もし必要ならば、ＡＣＫＢ信
号がリセットされる捷でＳＥＬ信号は活動状態を保ちＲ
Ｄ　Ｙ信号によ一ノてリセットされることのないことを
保証するために、さらに各々のＭＢＵにインターロック
が必要である。これはＡＣＫＢ信号の非活動化１ｓＥＬ
ラツチ４３のリセットのための条件として使用すること
により達成される。

しかしながらＲＥＱＢ信号及びＡＣＫＢ信号は、ポーリ
ングチェインにおいてより低い優先順位を有する要求に
よっであるいはバーストモード状態の存在によって活動
状態を保つことを強いられる場合がある、このような状
況ではＡＣＫＢ信号の活動状態がＳＥＬラッチのリセッ
ト’を阻止することは許されない。ＲＥＱＢ信号及びＡ
ＣＫＢ信号が、ｕ上のような状況のもとて活動状態を維
持している間では、ＳＥＬラッチのリセットのための禁
止条件としてのＡＣＫＢ信号の使用は、ＡＣＫＢ信号と
ＲＥＱＢ信号とのＯＲをと９、その出力とＲＤ’Ｙ信号
とのＡＮＤｉとることによって無効にすることができる
。これらの論理は第３図のＯＲゲート２７及びＡＮＤゲ
ート２Ｂである。ＡＣＫＢ信号とＳＥＬ信号のインター
ロックが必要ない場合はこれらの論理は省略できる。こ
の場合はＲＤＹ信号１ｓＥＬラッチ４ろのリセットのた
めの唯一の入力としてＳＥＬラッチ４３のリセット入力
に直接印加できる。

ポール伝搬ＡＮＤ回路３５（ＰＩ端子１０とＰＯ端子１
１との間に介在する）は、当該ＭＢＵがバス要求を出し
ておらずかつ別のＭＢＵによってＲＥＱＢ信号が活動化
されている場合に条件付けられる。ＲＥＱＢ信号による
条件付けは、ボール伝搬が決定される前に局所要求状態
を確実に整定するために、遅延される。ＲＥＱＢ信号が
線２０から除去された場合に、ポーリング信号を迅速に
非活動化するために、ＲＥＱＢ信号はポールアラ）（Ｐ
Ｏ）のための１つの条件として線４０全通して遅延なし
にＡＮＤ回路ろ５に直接印加される。

バーストモード動作が可能な場合は、線４１上のバース
トモードの活動化を指示する”ＢＵＲ８Ｔ　ＩＩ倍信号
、その反転されたＢＵＲ８Ｔ信号が線３６をヅヒしてＢ
ＲＱラッチ３１のリセットを防ぐことによって、また線
４２及びＡＮＤゲート５４を経由してＢＲＱラッチろ１
の出力’１ＲＥＱＢ線２０ヘゲートするためのもう１つ
の経路を与えることによって、ＢＵＳ　　ＣＡＰラッチ
６６の効果を無効にするために使用される。その結果Ｒ
ＥＱＢ信号はバーストモードの間は活動状態を維持し、
一方でＢＵＳ　　ＣＡＰラッテ３３及びＳＥＬラッチ４
３は一連のバスサイクルの制御の必要に芯じてオン／オ
フされる。

ＢＵＲ８Ｔ信号を活動化するための論理は、仕様に旧じ
て異なっていてもかまわない。しかしながらこの論理は
最初のサイクルのバス捕獲暗点よりも前にセットされる
べきであるし、また最後のサイクルにおいてＢＵＳ　　
ＣＡＰラッチ３３をセットする時点と同時にあるいはそ
の直前にリセットされるべきである。後者の条件によっ
てＲＥＱＢ線２０が次の競合回避サイクルに備えてでき
るだけ早く非活動化されることが保証される。

連続するバースト要求のためにより高い優先順位を有す
るＭＢＵの″ロックアウト′″の問題が生ずる可能性が
ある場合は、第４図に示すような回路全第６図に付加す
ることが望ましいであろう。

第４図の回路の機能は、バースト要求が同時に起こった
場合に各々の要求に対して再び競合回避を強いることで
ある。この機能がなければこれらの要求は順次に処理さ
れ、それよりもろとに生じた要求はその優先順位の高位
には関係なく待たされてし１う。特定のＭＢＵによるバ
ス捕獲の時点で活動状態にあるより低い優先順位を有す
る保留中の全ての要求は、より高い優先順位を有するバ
ス捕獲が検知されると直ちにリセットされなければなら
ないということが再競合回避のための基本的な条件であ
る。第４図の破線で囲まれた部分は、当該ＭＢＵがより
高い優先順位を有するＭＢＵによるバス捕獲を検知し、
それによって自身のＢＲＱラッチ３１ａ’（ｉ）！Ｊ上
セツトるために必要な付加回路を示している。ＢＲ，Ｑ
ラッチ３１ａがリセットされるとその出力によってＲＥ
　Ｑ、　Ｂ信号が活動化されることはなく、当該要求と
続いて起こる他の要求との再競合回避を遂行できる。よ
り高い優先順位を有するバス捕獲を示す条件は、ＡＣＫ
Ｂ信号、ＳＥＬ信号、及びＰＩの非活動状態の組合せで
ある。しかし々がらＳＥＬ信号とＡＣＫＢ信号を直接Ａ
ＮＤすると、前のサイクルのＳＥＬ信号が非活動状態に
々る前にＡＣＫＢ信号が活動状態になった場合には、Ｂ
ＲＱラッチ３１ａを＃１ってリセットしてし捷う。第４
図のＡＣＫＢラッチ６０の目的は前のバスサイクルにお
けるＳＥＬ信号の影響がなくなる１でＢＲＱラッチ３１
ａのリセット条件としてのＡＣＫＢ信号を遅延させるこ
とである。反転回路５８によって反転されたＳＥＬ信号
とＡＣＫＢ信号とをＡＮＤゲート５９に印加し、その出
力’１ＡｃＫＢラッチ６０のセット条件として印加する
ことによってこの目的は達成される。従ってＡＣＫＢラ
ッチ３０は、ＳＥＬ信号が非活動状態になると直ちにＡ
ＣＫＢ信号の状態にセットされて、次のＳＥＬ信号の活
動化がＢＲＱラッチ３１ａ’にリセットする壕で、その
状態を保つ。ＢＲＱラッチ３１ａはリセットされると次
にＡＣＫＢラッチ３０をリセットする。非ノく一スト七
〜ドで動作している複数個のＭＢＵから同時に要求かお
こつ７ｚＢｉにそれらの間の再競合回避を強いることが
望ましい場合がある。この場合の再競合回避は、ＡＮＤ
ゲート２７への１つの入力であるＢＵＲ８Ｔ信号を敗り
除くだけで達成される。しかしながらこの方法では、擬
似バーストモードにおいて再競合回避に固有の遅延なし
に同時要求を高速処理するという利点が失われる。

第２図は代表的な要求のタイミングを表わす図である。

第５図ないし第７図は３つの特殊な場合のタイミングを
表わす図でメジ、それぞれ（イ）別々のＲＥＱＢ／ＡＣ
ＫＢサイクルのもとで同時でない２つの要求が順次に処
理される場合（第５図）。

（注　（ａ）ＢＲＱＡ、ＢＲＱＣはそれぞれＭＢＵＡの
ＢＲＱラッチの出力、ＭＢＵ　　ＣのＢＲＱラッチの出
力を表わす。（ｂ）ＲＥＱＢＤはＲＥＱＢ信号の遅延し
た信号であり全てのＭＢＵで同じとする。） 仲）　１つのＲＥ、ＱＢ／ＡＣＫＢサイクルのもとて２
つのほぼ同時の要求が順次に処理される場合（第６図）
。

（ハ）　１つのＲＥＱＢ／ＡＣＫＢサイクルのもとで、
２つのほぼ同時の要求について、優先順位の高い方の要
求が１ずバーストモードで処理され、続いて第２の要求
が処理される場合（第７図）。

（注　破線部分はＭＢＵ　　Ｃのみによって活動化され
ていることを示している。） これらの図は第６図の主要な信号の機能及びインターロ
ックを示している。第５図は、最初の要求のためのＡＣ
ＫＢ信号が非活動状態になるまでは次の要求（ＢＲＱＡ
）を活動化できないような場合であっても、これらの要
求の並列処理が可能であることを示している。ＲＥＱＢ
信号及びＡＣＫＢ信号の非活動化は最初の要求者（ＭＢ
Ｕ　　Ｃ１のバス捕獲サイクルで可能な最も早い時点に
始められるので、最初のバスサイクルが終わる前に第２
の要求に対する競合回避が完了できるであろう。

従ってＲＤＹ信号の非活動化により最初のバスサイクル
の終りが知らされると直ちに第２のバスサイクルを開始
することができる。ＲＥＱＢ信号に対するＡＣＫＢ信号
の応答がＳＥＬ信号に対するＲＤＹ信号の応答に比べて
遅い場合は、タイミング関係が第５図のものより悪くな
る可能性がある。

いずれにしても第５図は、連続する要求に対する直列競
合回避が通常の並列競合回避と同程度の効率を有すると
いうことを示している。これは直タ１］ポーリング処理
をバスアービタからのＡＣＫＢ信号し答よシも前にうま
く始めることができるという事実からきている。その結
果、バスアービタ内のバス使用許可決定論理はポーリン
グチェインの論理と並ケリに動作する。

第６図は、２つのバス要求がほぼ同豚に出されたために
、あとの方の要求を受は取ったＢＲＱランチのセラ）ｉ
ＲＥＱＢ信号によって禁止する余裕がない場合のタイミ
ングを表わす図である。この場合は２つの要求が処理さ
れてしまうまで、ＲＥＱＢ信号は活動状態を保っている
。バスアービタの立場から見ればこれは２つのバスサイ
クルにわたるバーストモード動作に等しい。現活動要求
が処理されてし甘う壕では、池のＭＢＵからの要求は優
先順位に関係なくロックアウトされる。第６図に示すよ
うに単一バスサイクルの要求であれば、このことは全く
問題がないだろう。なぜなら最初の要求がＲＥＱＢ信号
を活動化した後に第２または第３の要求がセットされ得
る時間は非常に短いために、同時に６つ以上の要求が生
じる可能性が小さいからでるる。更にロックアウトの問
題は活動要求の処理を迅速に遂行することによって解決
できる。最も高い優先順位を有する要求が処理された後
は、ＲＥＱＢＤ信号またはＡＣＫＢ信号に起因する遅延
なしに後続の各要求を処理することができる。というの
はこれらの信号は活動状態を保つからである。第６図に
示すように２番目のバスサイクルはＲＤＹ信号の非活動
化を待つだけである。

第７図は２サイクルバーストの要求（ＢＲ（Ｉｌｌのす
ぐ後に単一バスサイクルの要求（ＢＲＱＣ）が続く場合
のタイミングを表わす図である。これは実質的にはろサ
イクルバーストである。２つ以上のバーストモード装置
が同時に要求を出した場合は、バスロックアウトの合計
時間はノく一ストサイクル時間の総和となる。

こうした状況を解決するために、前述の第４図に示す回
路が使用される。この回路は、より高い優先順位を有す
る装置がバスを捕獲した場合にＢＲＱラッチ３１ａ’ｉ
リセットする。そのため、ＭＢＵは競合回避の灸件が再
びそろうまで要求を取り下げておくことによって再競合
回避ができる。

これは、現バスマスタのためのＡＣＫＢ信号が非活動化
されると直ちに可能になる。ＡＣＫＢ信号がＲＥＱＢ信
号の非活動化に迅速に応答すれば、第２の要求に対する
再競合回避にはそれ程の時間は必要ではない。なぜなら
再競合回避シーケンスのかなりの部分は前のバーストシ
ーケンスの最後のバスサイクルと並列して遂行されるか
らである。

第１図ないし第７図及び以上の記述は、直列ポーリング
チェインを開始する入力としてＲＥＱＢ信号を使用する
本発明のシステムが従来のシステムに比べて直列競合回
避システムの高性能化を達成できることを示している。

その結果直列競合回避システムの全体の３答時間を並列
競合回避システムのそれと同等にすることができる。

要求、肯定ｐ答及び競合回避シーケンスのインターロッ
クにより、最小バス信号期間全指定する必要がなくなる
。

同時に多数の要求が起こった場合は、バス捕獲の時点で
活動要求を有していた全てのＭＢＵは、新しい競合回避
シーケンスが始まる前に（すなわちＲＥＱＢ信号が一度
非活動状態になった後で再活動化される前に）優先順位
に従って１つずつ自動的にバスを使用を許可される。従
ってより高い優先順位を有するＭＢＵであっても、現活
動要求が全て処理されるまで要求を出せない状態にある
。

しかしながら、ポール伝搬時間が従来よりも短いので活
動要求を迅速に処理できるから、これは問題にはならな
い。連続するバースト要求の引き起こすロックアウトの
問題も前述の簡単な回路によって解決される。

【図面の簡単な説明】

第１図は本発明を利用するデータ処理システムを表わす
ブロック図、第２図は一般化されたバス競合回避シーケ
ンスのタイミングを表わす図、第６図はバス要求及びバ
ス競合回避を実現する論理を表わす回路図、第４図はバ
スロックアウトを解決する際に要する論理の変更を表わ
す回路図、第５図は２つの要求が別々に起こった場合の
タイミングを表わす図、第６図は同時に２つの要求が起
こった場合のタイミングを表わす図、第７図は同時に２
つの要求が起こりそのうちの１つがバーストモード要求
となっている場合のタイミングを表わす図である。 アメリカ合衆国フロリダ州ポカ ・ラドン・サウスウエスト・ト ウエルブス・ストリート１３８４番

Claims (1)

1. 【特許請求の範囲】 バスと、該バスを共有する慴数個のバス装置と、該バス
   装置からの要求信号に応答して前記バスの使用を東作付
   ける肯定応答信号を出力するバスアービタとを具備し、
   前記要求信号を出している１以上のバス装置のうちどれ
   に使用許可を与えるかを直列ポーリングによって決める
   バス競合回避システムであって、 前記要求信号を前記直列ポーリングのだめのポーリング
   信号として使用し、該ポーリング信号と前記肯定応答信
   号とを前記使用許可の条件とすることを特徴とするバス
   競合回避システム。