JPS59111516A - Interface switching system - Google Patents
Interface switching systemInfo
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- JPS59111516A JPS59111516A JP57220334A JP22033482A JPS59111516A JP S59111516 A JPS59111516 A JP S59111516A JP 57220334 A JP57220334 A JP 57220334A JP 22033482 A JP22033482 A JP 22033482A JP S59111516 A JPS59111516 A JP S59111516A
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- G06F13/4004—Coupling between buses
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Abstract
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は中央処理装置と複数の入出力装置との間をフロ
ントエンドを介してデーター転送を行なうデータ転送シ
ステムにおけるフロントエンド間のインターフェイス切
シ換え方式に関するものである。Detailed Description of the Invention (1) Technical Field of the Invention The present invention relates to an interface switching system between front ends in a data transfer system that transfers data between a central processing unit and a plurality of input/output devices via a front end. This is related to the replacement method.
（２）従来技術と問題点
中央処理装置と複数の入出力制御装置との間をフロント
エンドを介してデーター転送を打力うデータ転送システ
ムにおいて、プリント板実装密度の最近における著るし
い向上によシＪプリント板に２個のフロントエンドを実
装することが可能となった。この場合通常各フロントエ
ンドに別々のチャンネル機番を割当て各々独立に動作さ
せているがフロントエンド内のプロセッサ尋にエラーが
発生すると動作続行が不可能になシそのフロントエンド
に接続されている入出力装置の種類によってはシステム
ダウンとなることがある。(2) Prior art and problems In data transfer systems that transfer data between a central processing unit and multiple input/output control units via a front end, there has been a recent significant improvement in printed board mounting density. It is now possible to mount two front ends on a YoshiJ printed board. In this case, each front end is usually assigned a separate channel number and operated independently, but if an error occurs in the processor in the front end, it will be impossible to continue operation, and the inputs connected to that front end will be unable to continue operating. Depending on the type of output device, the system may go down.
（３）発明の目的
本発明は上記従来の欠点にかんがみ中央処理装置と複数
の入出力制御装置との間を複数のフロントエンドを介し
てデーター転送制御を行う転送システムにおいて、フロ
ントエンドにエラーが発生したときもシステムダウンを
回避できるようにしたインターフェイス切換方式を提供
することを目的とする。(3) Purpose of the Invention In view of the above-mentioned conventional drawbacks, the present invention provides a transfer system that controls data transfer between a central processing unit and a plurality of input/output control devices via a plurality of front ends. It is an object of the present invention to provide an interface switching method that can avoid system down even when such occurrence occurs.
（４）発明の構成
この目的は本発明によれば中央処理装置と、複数の入出
力制御装置と、前記中央処理装置と前記複数の入出力制
御装置との間でデータ転送の制御を行なう複数のフロン
トエンドからなるデータ転送システムにおいて、前記フ
ロントエンド間のインターフェイス切シ換え機能を持た
せることにより前記フロントエンドにハードエラーが発
生したときそのハードエラーの発生したフロントエンド
を切シ離し他のフロントエンドにインターフェイスを切
り換え前記入出力制御装置と前記中央処理装置間のデー
タ転送を再開するように構成したことを特徴とするイン
ターフェイス切シ換え方式を提供することによって達成
される。(4) Structure of the Invention According to the present invention, the object is to provide a central processing unit, a plurality of input/output control devices, and a plurality of control devices for controlling data transfer between the central processing unit and the plurality of input/output control devices. In a data transfer system consisting of front ends, by providing an interface switching function between the front ends, when a hard error occurs in the front end, the front end in which the hard error occurred can be disconnected and transferred to another front end. This is achieved by providing an interface switching method characterized in that the interface is switched at the end and data transfer between the input/output control device and the central processing unit is restarted.
（５）発明の実施例
以下本発明の実施例を図面を参照しつ＼詳細に説明する
。(5) Embodiments of the Invention Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
（３）
第１図は本発明にか＼る方式の実施例を示すブロック図
であって、図面において１は中央処理装置、２は第１図
切シ換え回路、３ａ、３ｂけそれぞれ”０“糸 ＃］＃
系のフロントエンド、４は第２の切換え回路であって切
換え回路４はＮｏＮ系および１１″系の入出力制御装置
に接続されている。こ＼において本発明の％徴は複数の
フロントエンドを有しフロントエンドから中央処理装置
にエラーを通知する手段と中央処理装置とフロントエン
ド間のインターフェイスを切シ換える手段とフロントエ
ンドと入出力制御装置間のインターフェイスを切シ換え
る手段をもっことである。以下この点について順次詳細
に説明する、第２図に第１図の詳細な接続図を示す。同
図において、フロントエンド（Ｆ Ｅ４ｔ−０） ３
ａハｆヤンネル機番“０”のフロントエンドで、フロン
トエ／）” （ＦＥ＋１）３ｂはチャンネル機番＃１″
のフロントエンドである。フロントエンドインターフエ
イスハデータバスであるフロントエンドバスＦＥＢＵＳ
と、フロントエンド内のレジスタを（４）
選択する外部アドレスＥＸＴＡＤＤ とデーター転送
要求／ステータス転送要求のリクエストＲＱ＋Ｏ。(3) FIG. 1 is a block diagram showing an embodiment of the system according to the present invention, in which 1 is the central processing unit, 2 is the switching circuit shown in FIG. 1, and 3a and 3b are each "0". "thread #]#
The front end of the system, 4, is a second switching circuit, and the switching circuit 4 is connected to the input/output control devices of the NoN system and the 11'' system. It has a means for notifying an error from the front end to the central processing unit, a means for switching the interface between the central processing unit and the front end, and a means for switching the interface between the front end and the input/output control device. This point will be explained in detail below. Figure 2 shows a detailed connection diagram of Figure 1. In the figure, the front end (FE4t-0) 3
ahaf channel machine number "0" front end, front end/)" (FE+1) 3b is channel machine number #1"
This is the front end of Front-end bus FEBUS, which is a front-end interface data bus
and (4) select external address EXTADD and data transfer request/status transfer request request RQ+O from the register in the front end.
ＲＱ−１１：ｌ と、中央処理装置ｌからフロントエン
ドを選択するセレクトＳ Ｅｕ２Ｏ、Ｓ ＥＬ４ＦＩ
と、工２−割込み要求のＥＲＲ４ｔ−０、ＥＲＲ＋１
と、よシなる。またＩＯインターフエイメは入出力制御
装置の制御出力信号のタグＴＡＧＯ＝ｔｌ＝Ｏ，ＴＡＧ
Ｏ４１−１と、制御入力信号のＴＡＧＩ≠Ｏ＊ ＴＡＧ
ｉ ４目 と、バス出力信号のＢＩ］５Ｏ４１＝Ｏ、
ＢＵＳＯ＝ｌｔ−１と、バス入力信号ＢＵＳ ｉ４０
、 ＢＵＳ ｉ＋１ よりなる。RQ-11: l and select S Eu2O, S EL4FI that selects the front end from the central processing unit l.
and ERR4t-0, ERR+1 of E2-interrupt request.
That's what I said. Also, the IO interface is the tag TAGO=tl=O, TAG of the control output signal of the input/output control device.
O41-1 and control input signal TAGI≠O* TAG
i 4th and BI of bus output signal]5O41=O,
BUSO=lt-1 and bus input signal BUS i40
, BUS i+1.
フロントエン）” （ＦＥ＋Ｏ）３８にはフロントエン
ド（ＦＥ＝Ｉｔ＝１）３ｂのエラーによシ４１−１のイ
ンターフェイスが接続されたことを示す交換ＣＨＧ８Ｌ
４０ のフリップフロップと、４１：０のインターフェ
イスでフロントエンドが動作中であることを示すビジー
０ＢＵＳＹ＝ｔｔ＝０と≠１で動作中であることを示す
０ＢＵ８Ｙ＋１ のフリップフロップがあシ中央処理
装置からの割込みが可能である。フロントエンド（ＦＥ
４１＝１）３ｂにも同様なＣＨＧＳＬ−ｔｌ：１ 、Ｉ
ＢＵ８Ｙ≠Ｏ，ＩＢＵＳＹ＋１のフリップフロップがあ
る。通常ＢＵＳＹ４０ 、 ＢＵＳＹ−Ｈ＝１ はコ
マンド実行中または割シ込み処理中であるととを示し、
入出力制御装置起動時または割込み発生時にセットしコ
マンド終結時またけｌｌ’ｌ込み処理終了時にリセット
される。Replacement CHG8L indicates that the interface of the front end (FE=It=1) 41-1 is connected to the (FE+O) 38 due to an error in the front end (FE=It=1) 3b.
40 flip-flops and 0BUSY=tt=0 indicating that the front end is active at the interface of 41:0 and 0BU8Y+1 flip-flops indicating that the front end is active when ≠1 are removed from the central processing unit. Interrupts are possible. Front end (FE)
41=1) CHGSL-tl:1, I similar to 3b
There is a flip-flop with BU8Y≠O and IBUSY+1. Normally, BUSY40, BUSY-H=1 indicates that a command is being executed or an interrupt is being processed.
It is set when the input/output control device is activated or when an interrupt occurs, and is reset when a command is completed or when an input process is completed.
フロントエンド（ＦＥ４１＝１）でエラーを検出した場
合ＥＲＲ４ｔ−１で中央処理装置に割シ込み中央処理装
置はフロントエンド（ＦＥ＝ｔｌ＝０）のＣＨＧＳＴ。When an error is detected in the front end (FE41=1), an interrupt is sent to the central processing unit with ERR4t-1.The central processing unit is CHGST of the front end (FE=tl=0).
−＃＝０をオンにする。０ＢＵＳＹ−１ｔ−０がオフす
なわち動作中でなければ０ＢＵＳＹ４’１をオンにして
サブチャンネルをロードし中断した２ｃＩントエンド（
ＦＥ４１−１）３ｂのデータ転送を（ＦＥ＋０）３ａを
使用して再開する。- Turn on #=0. If 0BUSY-1t-0 is off, that is, not in operation, turn on 0BUSY4'1 to load the subchannel, and then restart the interrupted 2cIt end (
Data transfer of FE41-1)3b is resumed using (FE+0)3a.
なおリクエストＲＱｉ４１’Ｏ、ＲＱｉ４１−１はＩＯ
インターフェイスのタクＴＡＧｌ内の信号で入出力装置
からの非同期なステータス転送要求があるとき使用され
る。Note that requests RQi41'O and RQi41-1 are IO
This is a signal in the interface task TAGl and is used when there is an asynchronous status transfer request from an input/output device.
第３図は第２図におけるフロントエンド（Ｆｌ≠０）３
ａの詳細回路図を示し、図において１１けプロセッサ、
ｌｌａはマイクロアドレスレジスタ、１２けデコーダ、
１３はデータレジスタ、１４けマルチプレクサ、１５は
パスレジスタ、１６はタグレジスタ、１７はザブチャン
ネル、１８はサブチャンネル制御回路であってプロセッ
サ１１は中央処理装置よシの選択信号ＳＬ＋０によりて
選択される フロントエンドにおいてエラーが発生する
と中央処理装置に割シ込みを起しエラー発生時のプロセ
ッサ１１のマイクロアドレスレジスタＭＡＲ，レジスタ
ＤＲ，パスレジスタＢＵＳ玖タグレジスタＴＡＧＨの内
容を中央処理装置内のサブチャンネル１７に格納しＦＥ
インターフェイス、ＩＯインターフェイスの切り換え指
示を行う。もし接続した側のフロントエンドが動作中で
なければそのフロントエンドに前記レジスタをロードし
、転送動作の再開を行ない動作中であればその動作の終
了後前記操作を行う。以降１つのフロントエンドが２つ
のインターフェイスを制御しデータ転送を続行すること
になる。Figure 3 shows the front end (Fl≠0) 3 in Figure 2.
11 processors,
lla is a micro address register, a 12-digit decoder,
13 is a data register, 14-digit multiplexer, 15 is a path register, 16 is a tag register, 17 is a subchannel, 18 is a subchannel control circuit, and the processor 11 is selected by a selection signal SL+0 from the central processing unit. When an error occurs in the front end, an interrupt is generated to the central processing unit, and the contents of the micro address register MAR, register DR, path register BUS, and tag register TAGH of the processor 11 at the time of the error are transferred to the subchannel 17 in the central processing unit. Stored in FE
Provides interface and IO interface switching instructions. If the front end on the connected side is not in operation, the register is loaded into that front end and the transfer operation is restarted, and if it is in operation, the above operation is performed after the operation is completed. From then on, one front end will control the two interfaces and continue data transfer.
第４図は第１図における切り換え部５の詳細な回路を示
し、それに入力する５ＥＬ４１−Ｏｎｌ ｍ（７）
ＲＱｉ’４１”０、−１’ｌ”ｌ ｔ ＥＸＴＡＤＤ
、ＣＨＧＳＬＯ。FIG. 4 shows a detailed circuit of the switching unit 5 in FIG.
, CHGSLO.
ＣＨＧＳＬＩ と出力５ＬＣＴ４１−０、−＋１
との関係が明らかにづれている。図において２０〜３３
はアンド回路、３４〜３９はオア回路、４０〜４３はフ
リップフロップ回路、４４はデコーダをそれぞれ示す。CHGSLI and output 5LCT41-0, -+1
There is clearly a disconnect between the two. 20-33 in the figure
34-39 are OR circuits, 40-43 are flip-flop circuits, and 44 is a decoder.
なお図において、セットビジー５ＥＴＢＳＹ。In the figure, set busy 5ETBSY.
リセットビジーＲ８ＴＢＳＹ Ｉｄ外部アドレスのデコ
ードにより生成する信号でＩＯ命令の開始時またはエラ
ーによシ中断したデータ転送再開時に５ＥＴＢＳＹ命令
が発行され、■０命令の終了時割り込み処理の終了時に
Ｒ８ＴＢ８Ｙ命令を発行１７、Ｂ’ＵＳＹ−１ｔ−０、
＋１ をリセットする。Reset Busy R8TBSY Id A signal generated by decoding an external address. 5ETBSY instruction is issued at the start of an IO instruction or when restarting a data transfer interrupted by an error. ■ At the end of a 0 instruction, an R8TB8Y instruction is issued at the end of interrupt processing. 17, B'USY-1t-0,
+1 reset.
第５図は第１図における切換え回路４の詳細なブロック
図であシ、入力ＣＨＧＳＬＯ、ＣＨＧＳＬｌ 。FIG. 5 is a detailed block diagram of the switching circuit 4 in FIG. 1, with inputs CHGSLO and CHGSL1.
ＢＵＳｉ＋ｏ 、Ｂｕｓｉｌｌ 、５ＬＣＴ亜０，５Ｌ
ＣＴ＋１ 。BUSi+o, Busill, 5LCT sub0.5L
CT+1.
ＴＡＧ ｉ ４０ 、 ＴＡＧ １番１．半０ＢＵＳＯ
，＝＃−１ＢＵＢＯ。TAG i 40, TAG 1 No. 1. Half 0 BUSO
,=#-1BUBO.
＋０ＴＡＧｉ 、＋１ＴＡＧｉ と出力＋０ＢＵＳｉ
。+0TAGi, +1TAGi and output +0BUSi
.
４ｔ−］ＢＵＳｉ 、＋０ＴＡＧｉ 、＋０ＴＡＧｉ
、ＢＵ８０＋０． ′ＢＴ［０亜１．Ｔ
ＡＧＯ−Ｊ＃−０、ＴＡＧＯ≠１との関係が示されてい
る。図において５１．５２はインバータ、（８）
５３〜６９はアンド回路、７０〜８１はオア回路を示す
。4t-]BUSi, +0TAGi, +0TAGi
,BU80+0. 'BT [0 sub1. T
The relationship between AGO-J#-0 and TAGO≠1 is shown. In the figure, 51 and 52 are inverters, (8) 53 to 69 are AND circuits, and 70 to 81 are OR circuits.
第６図は第１図における切換え回路２の詳細なブロック
図であり入力Ｃ１１Ｇ８ＬＯ，ＣＨＧＳＬｌ。FIG. 6 is a detailed block diagram of the switching circuit 2 in FIG. 1, with inputs C11G8LO and CHGSL1.
ＲＱ４Ｉ：Ｏ、ＲＱ４１：１ 、５ＬＣＴ４１−０ 、
５ＬＣＴ番１と出力＋ＯＲＧ、≠ＩＲＱとの相互関係が
示されている。RQ4I:O, RQ41:1, 5LCT41-0,
The correlation between 5LCT number 1 and output +ORG, ≠IRQ is shown.
図において８２．８３はインバータ、８５〜９０はアン
ド回路、９１．９２はオア回路を示す。In the figure, 82.83 indicates an inverter, 85 to 90 indicate an AND circuit, and 91.92 indicates an OR circuit.
（６）発明の効果
以上詳細に説明したように本発明においてはフロントエ
ンドを２個用いた場合その一方にエラーが発生しても他
のフロントエンドを用いてデータ転送を再開できるため
システムダウンを回避できるので中央処理装置と複数の
大川力制御装置とその間でデータ転送を行うフロントエ
ンドが２個以上あるデーター転送システムにおいてその
効果は頗る大である。(6) Effects of the Invention As explained in detail above, in the present invention, when two front ends are used, even if an error occurs in one of them, data transfer can be resumed using the other front end, thereby preventing system down. Since this can be avoided, it is extremely effective in data transfer systems that include a central processing unit, multiple Okawa control devices, and two or more front ends that transfer data between them.
第１図は本発明にか＼るインターフェイス切換方式の１
実施例を示すブロック図、第２図は第１図のブロック図
の詳細な回路図、第３図は第１図のフロントエンド回路
の１例を示す図、第４図は第１図におＯる切り換え回路
の切り換え制御システムの詳細力回路図、第５図および
第６図は紀】図における切シ換え回路の実施例のブロッ
ク図でおる。
図面において２および４がそわぞれインターフェイス切
り換えば路をそれぞれ示す。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士西舘和之
・弁理士内田幸男
弁理士 山 口 昭 之
第５図
第６図
２Figure 1 shows one of the interface switching methods according to the present invention.
FIG. 2 is a detailed circuit diagram of the block diagram in FIG. 1, FIG. 3 is a diagram showing an example of the front end circuit in FIG. 1, and FIG. 5 and 6 are block diagrams of embodiments of the switching circuit in FIG. In the drawings, 2 and 4 respectively indicate the interface switching paths. Patent applicant Fujitsu Ltd. Patent application agent Akira Aoki Patent attorney Kazuyuki Nishidate Patent attorney Yukio Uchida Patent attorney Akira Yamaguchi Figure 5 Figure 6 Figure 2
Claims (1)
理装置と前記複数の入出力制御装置との間でデータ転送
の制御を行なう複数のフロントエンドから力るデータ転
送システムにおいて、前記フロントエンド間のインター
フェイス切す換え機能を持たせることによシ前記フロン
トエンドにハードエラーが発生したときそのハードエラ
ーの発生したフロントエンドを切シ離し他のフロントエ
ンドにインターフェイスを切シ轡え前記入出力制御装置
と前記中央処理装置間のデータ転送を再開するように構
成したことを特徴とするインターフ千イス切シ換え方式
。In a data transfer system powered by a central processing unit, a plurality of input/output control devices, and a plurality of front ends that control data transfer between the central processing unit and the plurality of input/output control devices, the front end By providing a function for switching interfaces between the front ends, when a hard error occurs in the front end, the front end where the hard error occurred is disconnected, the interface is switched to another front end, and the previous input/output is performed. An interface switching system characterized by being configured to restart data transfer between a control device and the central processing unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220334A JPS59111516A (en) | 1982-12-17 | 1982-12-17 | Interface switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220334A JPS59111516A (en) | 1982-12-17 | 1982-12-17 | Interface switching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111516A true JPS59111516A (en) | 1984-06-27 |
Family
ID=16749514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57220334A Pending JPS59111516A (en) | 1982-12-17 | 1982-12-17 | Interface switching system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111516A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151764A (en) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | I/o device control device |
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| JPS5237742A (en) * | 1975-09-19 | 1977-03-23 | Fujitsu Ltd | Composite computer system |
| JPS55116156A (en) * | 1979-03-02 | 1980-09-06 | Toshiba Corp | Multiple access unit for external memory unit |
| JPS56166524A (en) * | 1980-05-26 | 1981-12-21 | Hitachi Ltd | Duplex peripheral controller |
-
1982
- 1982-12-17 JP JP57220334A patent/JPS59111516A/en active Pending
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