JPS59108353A - 固有スイツチオン特性を有するサイリスタ構造及び二方向性デバイスの構造へのその応用 - Google Patents
固有スイツチオン特性を有するサイリスタ構造及び二方向性デバイスの構造へのその応用Info
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- JPS59108353A JPS59108353A JP58221950A JP22195083A JPS59108353A JP S59108353 A JPS59108353 A JP S59108353A JP 58221950 A JP58221950 A JP 58221950A JP 22195083 A JP22195083 A JP 22195083A JP S59108353 A JPS59108353 A JP S59108353A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は高感度のサイリスタ及びスタティックリレーと
して用いられる二方向性素子の構造へのその応用に関す
る。
して用いられる二方向性素子の構造へのその応用に関す
る。
この応用に於いては、従来のサイリスタはアノードカソ
ード門の電圧が一定の閾値を超える場合を除いてはゲー
トが電圧を受けない限りアノードとカソードの間にＡＣ
電圧が印加されても通常はスイッチオンしないため、高
い制御感度が求められる場合には満星な電圧及び電流の
特性を得ることができなかった。
ード門の電圧が一定の閾値を超える場合を除いてはゲー
トが電圧を受けない限りアノードとカソードの間にＡＣ
電圧が印加されても通常はスイッチオンしないため、高
い制御感度が求められる場合には満星な電圧及び電流の
特性を得ることができなかった。
従来分野の説明
従来のサイリスタ構造の場合、接合漏れ電流、アノード
電圧の急激な変化による変位電流等の寄生のトリガ要因
に対しては、ゲート電流による通常の制御に対する感度
を低下させることなしに充分な保護を得ることは事実上
不可能であった。この様な、互いに等しく重要な２つの
特性を両立させることが難しいという問題点は、特に［
トライ６− アック」タイプの二方向性の４ｆｌｉ造に於いて重大で
ある。この様に、これ等の動作の信頼性は、特にスタテ
ィックリレーとして用いる場合、改善の余地が大である
。
電圧の急激な変化による変位電流等の寄生のトリガ要因
に対しては、ゲート電流による通常の制御に対する感度
を低下させることなしに充分な保護を得ることは事実上
不可能であった。この様な、互いに等しく重要な２つの
特性を両立させることが難しいという問題点は、特に［
トライ６− アック」タイプの二方向性の４ｆｌｉ造に於いて重大で
ある。この様に、これ等の動作の信頼性は、特にスタテ
ィックリレーとして用いる場合、改善の余地が大である
。
サイリスタは一方がＮＰＮタイプ、使方がＰＮＰタイプ
の２つのトランジスタをＰ領域及びＮ領域を共通にして
組み合わせたものと等価であると考えて良いこと、また
グー１〜電流ににる本来のスイッチオン機構に加えて従
来の４ノイリスタの場合、接合の漏れ電流の作用により
２つのトランジスタを電流供給状態にする寄生のスイッ
チオン機構をもつことが知られている。
の２つのトランジスタをＰ領域及びＮ領域を共通にして
組み合わせたものと等価であると考えて良いこと、また
グー１〜電流ににる本来のスイッチオン機構に加えて従
来の４ノイリスタの場合、接合の漏れ電流の作用により
２つのトランジスタを電流供給状態にする寄生のスイッ
チオン機構をもつことが知られている。
もう一つの考えられる１ノイリスタのスイッチオン機構
は、接合部に蓄積された電荷の回復電流が、電圧の交代
が変化する時魚で逆方向になることである。この機構は
その鋭さが１妾合容吊Ｃと電圧変化率臀との積に比例し
、通常の場合、早期スイッチオンを起すのみである。
は、接合部に蓄積された電荷の回復電流が、電圧の交代
が変化する時魚で逆方向になることである。この機構は
その鋭さが１妾合容吊Ｃと電圧変化率臀との積に比例し
、通常の場合、早期スイッチオンを起すのみである。
一時的にゲート・カソード又はゲート・アノード間を短
絡状態にして、特に非動作状態にする様な半導体装置、
特にサイリスタタイプの半導体装置を提供することは、
１９６３年５ 月９ Ｂ ニ、ｒＦＡＴＲｃＨＩＬＤ
ＣΔＭＥＲＡ ＡＮＤＩＮＳＴＲＵＭＥＮＴ Ｃ
０ＲＰＯＲＡＴＯＮＪにより出願された「表面電位によ
り制御された半導体装置」と題するフランス特許第１３
６２７２４号に於いて特に既に試みられている。その目
的は非導通状態に於いてコレクタ電流を最低の値にまで
低下させることであったが、アノード番カソード電圧が
前記闇値以内にある時に、このアノード・カソード電圧
の変化ｄｖ／ｄｔの影響のみにより固有の導通状態を得
ることについては論じられていない。
絡状態にして、特に非動作状態にする様な半導体装置、
特にサイリスタタイプの半導体装置を提供することは、
１９６３年５ 月９ Ｂ ニ、ｒＦＡＴＲｃＨＩＬＤ
ＣΔＭＥＲＡ ＡＮＤＩＮＳＴＲＵＭＥＮＴ Ｃ
０ＲＰＯＲＡＴＯＮＪにより出願された「表面電位によ
り制御された半導体装置」と題するフランス特許第１３
６２７２４号に於いて特に既に試みられている。その目
的は非導通状態に於いてコレクタ電流を最低の値にまで
低下させることであったが、アノード番カソード電圧が
前記闇値以内にある時に、このアノード・カソード電圧
の変化ｄｖ／ｄｔの影響のみにより固有の導通状態を得
ることについては論じられていない。
この点に関しては１９７９年１１月６日に［ＳｒＥＭＥ
Ｎｓ ＡＧＪにより出願された西独立公開ＤＯ８２９
４５３９１号についても同様であり、この出願の中では
さらに、サイリスタを非導通状態にするゲート及びカソ
ードコンタクト間の短絡は、カソードに接するエミッタ
領域に複数の細片状の部分を設け、さらにその間に同様
に細片状の複数の短絡電極を設（〕、全体として平行な
指状部分を有する゛指間″状の構造となる様にすること
で達成されると述べられている。サイリスタを非導通状
態とするゲート・カソード間短絡の仙の目的への利用に
ついては多くの文献に記述されている。例えば、フラン
ス特許出願第２３３１１５５号に於いてはりイリスタを
光線に感応する様に形成し、光線によりスイッチオンす
ることが提案されている。電圧の」−４速Ｋｌ （ＩＶ
／ ｄｔが高すぎる場合に、容量性の電流ににり寄生的
なスイッチオンが起こることを防１にする場合にもまた
ゲート及びカソード間の短絡が用いられる。
Ｎｓ ＡＧＪにより出願された西独立公開ＤＯ８２９
４５３９１号についても同様であり、この出願の中では
さらに、サイリスタを非導通状態にするゲート及びカソ
ードコンタクト間の短絡は、カソードに接するエミッタ
領域に複数の細片状の部分を設け、さらにその間に同様
に細片状の複数の短絡電極を設（〕、全体として平行な
指状部分を有する゛指間″状の構造となる様にすること
で達成されると述べられている。サイリスタを非導通状
態とするゲート・カソード間短絡の仙の目的への利用に
ついては多くの文献に記述されている。例えば、フラン
ス特許出願第２３３１１５５号に於いてはりイリスタを
光線に感応する様に形成し、光線によりスイッチオンす
ることが提案されている。電圧の」−４速Ｋｌ （ＩＶ
／ ｄｔが高すぎる場合に、容量性の電流ににり寄生的
なスイッチオンが起こることを防１にする場合にもまた
ゲート及びカソード間の短絡が用いられる。
より一般的には漏れ電流或いは容量性の電流の作用下に
於ける寄生的なスイッチオンを防止するために、ゲート
・カソード接合を適当な値をもつ抵抗により分路させる
ことが良く知られているが、この様な方法はさらにサイ
リスタの感度を低下させることになる。この抵抗はしば
しば半導体装置（デバイス）自身に集積され、その場合
抵抗値はベース１ｉ５Ｐ及びカソード電極とベースＰと
の間に９− 適当な形状に形成された短絡回路の抵抗値により単純に
決められる。分路抵抗はサイリスタのＮＰＮ部分からベ
ース電流のかなりの部分を引き出し、自己導通の闇値を
より高いバイアス値に向けて変位させる。さらに正確に
は、デバイスをＩ−リガするために必要な最小の電流は
およそＴ＝Ｖｔ／Ｒ８となる。ここでＶｔはＮエミッタ
ーＰベース接合の導通閾値であって、３００°Ｋに於い
て０゜７ｖのオーダーであり、Ｒ３は分路抵抗値である
。
於ける寄生的なスイッチオンを防止するために、ゲート
・カソード接合を適当な値をもつ抵抗により分路させる
ことが良く知られているが、この様な方法はさらにサイ
リスタの感度を低下させることになる。この抵抗はしば
しば半導体装置（デバイス）自身に集積され、その場合
抵抗値はベース１ｉ５Ｐ及びカソード電極とベースＰと
の間に９− 適当な形状に形成された短絡回路の抵抗値により単純に
決められる。分路抵抗はサイリスタのＮＰＮ部分からベ
ース電流のかなりの部分を引き出し、自己導通の闇値を
より高いバイアス値に向けて変位させる。さらに正確に
は、デバイスをＩ−リガするために必要な最小の電流は
およそＴ＝Ｖｔ／Ｒ８となる。ここでＶｔはＮエミッタ
ーＰベース接合の導通閾値であって、３００°Ｋに於い
て０゜７ｖのオーダーであり、Ｒ３は分路抵抗値である
。
この様にして寄生的なトリガ要因に対する装置の免疫性
を、Ｒｓの値として数１０オームのオーダーの低い値を
選ぶことにより改善することが可能である。しかし乍ら
この様な特性を得ることは同時に制御感度を低下させる
結束になる。
を、Ｒｓの値として数１０オームのオーダーの低い値を
選ぶことにより改善することが可能である。しかし乍ら
この様な特性を得ることは同時に制御感度を低下させる
結束になる。
他の解決法もまた用いられており、例えばアノードとカ
ソードとにＲＣ保護回路網を分路的に結合し、アノード
電圧の変動が急速になり過ぎることを防止する方法が行
われているが、この方法は重量及びコストの上昇を招き
、その効率も限られている。
ソードとにＲＣ保護回路網を分路的に結合し、アノード
電圧の変動が急速になり過ぎることを防止する方法が行
われているが、この方法は重量及びコストの上昇を招き
、その効率も限られている。
１０−
容量性の電流により、早期］・リガが起きるという同様
の問題はトライアックが同一の結晶内に２つのサイリス
タ構造をｎいに前後逆の関係で結合する様に集積する様
な場合に、より重大である。
の問題はトライアックが同一の結晶内に２つのサイリス
タ構造をｎいに前後逆の関係で結合する様に集積する様
な場合に、より重大である。
実際、同一の結晶内に２つのり°イリスタ構造を集積さ
せることによってカップリングの幅が狭くなるため、２
つの構造の内の一方のベース内に蓄積された電荷が、他
方の構造への電圧の再印加があまりにも急激になされる
と、この他方の構造のトリ力へを起こす可能性が生じる
結果になる。
せることによってカップリングの幅が狭くなるため、２
つの構造の内の一方のベース内に蓄積された電荷が、他
方の構造への電圧の再印加があまりにも急激になされる
と、この他方の構造のトリ力へを起こす可能性が生じる
結果になる。
さらに正確には、ＡＣ電流使用時には、一方の構造の導
通期間が終了すると、残留電荷の一部分は導通若しくは
横方向の拡散にＪ：って他方の構造のベースに侵入し、
そこで電圧の増加（以後の半波長）により発達した遷移
ゾーンから来る電荷に加えられる。従って、この様にし
て第２の構造のベース内に生成した寄生電流は、同一の
ｄｖ／ ｄｔに対して、仮に２つの構造がηいに隔絶さ
れていた場合に比較して大になる。
通期間が終了すると、残留電荷の一部分は導通若しくは
横方向の拡散にＪ：って他方の構造のベースに侵入し、
そこで電圧の増加（以後の半波長）により発達した遷移
ゾーンから来る電荷に加えられる。従って、この様にし
て第２の構造のベース内に生成した寄生電流は、同一の
ｄｖ／ ｄｔに対して、仮に２つの構造がηいに隔絶さ
れていた場合に比較して大になる。
λ艶Ｌ（１
本発明は、従って、上記の如き欠点のないサイリスタ構
造すなわち非常に感度が高く、通常の室温下でアノード
及びカソード間に電圧を印加するのみで導通状態とする
ことが充分可能で、同時にまた非導通状態に保つ必要が
ある場合には寄生的にはスイッチオンに対して優れた免
疫性を保つサイリスタ構造を提供するものである。ＡＣ
電流への使用の一例に於いて、この様なサイリスク構造
は固有のスイッチオン特性により動作するという本質的
な独創ｆ［を有する。すなわち供給電圧が、ゼロクロス
オーバ一点を過ぎた後適当な極性の半波部に入るど直ぐ
に自発的にトリガされる。また装置を非導通状態とする
ことは、消滅制御として動作するゲート・カソード短絡
を形成することにより、この固有のスイッチオンを禁止
することによって行われる。
造すなわち非常に感度が高く、通常の室温下でアノード
及びカソード間に電圧を印加するのみで導通状態とする
ことが充分可能で、同時にまた非導通状態に保つ必要が
ある場合には寄生的にはスイッチオンに対して優れた免
疫性を保つサイリスタ構造を提供するものである。ＡＣ
電流への使用の一例に於いて、この様なサイリスク構造
は固有のスイッチオン特性により動作するという本質的
な独創ｆ［を有する。すなわち供給電圧が、ゼロクロス
オーバ一点を過ぎた後適当な極性の半波部に入るど直ぐ
に自発的にトリガされる。また装置を非導通状態とする
ことは、消滅制御として動作するゲート・カソード短絡
を形成することにより、この固有のスイッチオンを禁止
することによって行われる。
本発明はさらに、上記のタイプの２つのサイリスタを前
後逆に互いに結合したかたちで、上記サイリスタと同一
の特徴すなわち常温での固有のスイッチオン特性を有し
、非導通状態に於いて感度を抑制することににり電圧の
急激な変化に対して非常に感受性の低い二方向性のデバ
イスを提供することを目的とする。
後逆に互いに結合したかたちで、上記サイリスタと同一
の特徴すなわち常温での固有のスイッチオン特性を有し
、非導通状態に於いて感度を抑制することににり電圧の
急激な変化に対して非常に感受性の低い二方向性のデバ
イスを提供することを目的とする。
本発明による、非導通状態に於いて感度が抑制された固
有のスイッヂＡンリイリスタは、第１のエミッタ領域と
、この第１のエミッタ領域に隣接した禁止ベース領域と
、第２の主ベース領域と第２のエミッタ領域どから成り
、第１のエミッタ領域はカソードコンタクトを有する区
域又はカソードコンタクトにより電気的に互いに結合さ
れた複数の区域を有し、禁止ベース領域は禁止ゲートコ
ンタクトを有し、禁止ゲートコンタクトはゲートとカソ
ードの間の短絡を生じさせるスイッチ手段によりカソー
ドコンタクトに接続されてサイリスタの自己スイッチオ
ン動作を禁止するようになっており、上記ベース及びエ
ミッタ領域は常温に於いて、アノードとカソードの間に
導通に印加されるＡＣ電圧の変化ｄｖ／ ｄｔのみによ
る容量性電流によって自己トリガ可能な超高感度のサイ
リスタを提供するように形成されている。
有のスイッヂＡンリイリスタは、第１のエミッタ領域と
、この第１のエミッタ領域に隣接した禁止ベース領域と
、第２の主ベース領域と第２のエミッタ領域どから成り
、第１のエミッタ領域はカソードコンタクトを有する区
域又はカソードコンタクトにより電気的に互いに結合さ
れた複数の区域を有し、禁止ベース領域は禁止ゲートコ
ンタクトを有し、禁止ゲートコンタクトはゲートとカソ
ードの間の短絡を生じさせるスイッチ手段によりカソー
ドコンタクトに接続されてサイリスタの自己スイッチオ
ン動作を禁止するようになっており、上記ベース及びエ
ミッタ領域は常温に於いて、アノードとカソードの間に
導通に印加されるＡＣ電圧の変化ｄｖ／ ｄｔのみによ
る容量性電流によって自己トリガ可能な超高感度のサイ
リスタを提供するように形成されている。
１３一
本発明による、非導通状態に於いて感度を抑制した固有
スイッチオンサイリスタ構造を用いた二方向性デバイス
は、単一の半導体結晶内に形成されて前後逆の関係で配
回された２つの本発明によるサイリスタ構造によって形
成されており、かかるサイリスタ構造の各々のスイッチ
手段を制御する電子回路により、第１の構造のアノード
は第２の構造のカソードに、及びその逆の関係に接続さ
れている。
スイッチオンサイリスタ構造を用いた二方向性デバイス
は、単一の半導体結晶内に形成されて前後逆の関係で配
回された２つの本発明によるサイリスタ構造によって形
成されており、かかるサイリスタ構造の各々のスイッチ
手段を制御する電子回路により、第１の構造のアノード
は第２の構造のカソードに、及びその逆の関係に接続さ
れている。
以下図面を参照しつつ本願発明の実施例について詳細に
説明する。
説明する。
第１図はシリコンサイリスタの構造を示しているが、簡
単のため通常の酸化膜層は図示されていない。
単のため通常の酸化膜層は図示されていない。
シリコンウェハ２は弱くドープされた高品質のＮタイプ
基板（高抵抗）を構成しており、そのキャリアは長い寿
命を持っている。
基板（高抵抗）を構成しており、そのキャリアは長い寿
命を持っている。
一例としてこの層２のドーピングは、約７００Ｖの電圧
下で非導通とされるデバイスの場合１０’ａｔｏｍｓ
１０Ｒ’の値に対応する。この層の初めの１４− 厚さは２００から３００ミクロンのオーダーである。
下で非導通とされるデバイスの場合１０’ａｔｏｍｓ
１０Ｒ’の値に対応する。この層の初めの１４− 厚さは２００から３００ミクロンのオーダーである。
サイリスタ又はバイポーラパワートランジスタを製造す
る場合に用いられる拡散技術を用いてＰタイプの選択拡
散が２つの面の上に行われ、これにより符号３及び４で
表わされる２つのＰ領域が画定される。層４の導電性は
良好なアノードコンタクトを得るには不充分であるため
、層４はその表面（第２図参照）が強いドーピングのマ
スクドＰ＋タイプ拡散にＪ：リイＬトげられ、アノード
側にＰ＋層を形成してコンタクトの立ち」−りを改善す
る様になっている。
る場合に用いられる拡散技術を用いてＰタイプの選択拡
散が２つの面の上に行われ、これにより符号３及び４で
表わされる２つのＰ領域が画定される。層４の導電性は
良好なアノードコンタクトを得るには不充分であるため
、層４はその表面（第２図参照）が強いドーピングのマ
スクドＰ＋タイプ拡散にＪ：リイＬトげられ、アノード
側にＰ＋層を形成してコンタクトの立ち」−りを改善す
る様になっている。
一例として、第２図に示された選ばれた変形例の場合、
ｐｍは１０” ａｔｏｉ＋ｓ ／ａｖａ１のオーダの表
面ドーピングの値であるのに対しＰ＋層は１０１０２０
ａｔｏ ／Ｃｌ１１１のオーダの表面ドーピング値であ
る。
ｐｍは１０” ａｔｏｉ＋ｓ ／ａｖａ１のオーダの表
面ドーピングの値であるのに対しＰ＋層は１０１０２０
ａｔｏ ／Ｃｌ１１１のオーダの表面ドーピング値であ
る。
最後にマスクドＮ タイプ拡散によって第１のエミッタ
領域５が形成される。この拡散は例えば１０ ”ａｔｏ
ｍｓ 、’ｃｍ”のＡ−ダの表面ドーピングの値をとり
得る。
領域５が形成される。この拡散は例えば１０ ”ａｔｏ
ｍｓ 、’ｃｍ”のＡ−ダの表面ドーピングの値をとり
得る。
層５及び３の厚さ及びドーピングはその製造の方法とと
もに層５−３−２によって形成される第１のＮＰＮトラ
ンジスタのゲインが非常に高くなる様な値が選ばれてい
る。層３は以後「禁止ベース領域」と称される部分を形
成し、層２は主ベース領域、層４は第２のエミッタ領域
を形成する。
もに層５−３−２によって形成される第１のＮＰＮトラ
ンジスタのゲインが非常に高くなる様な値が選ばれてい
る。層３は以後「禁止ベース領域」と称される部分を形
成し、層２は主ベース領域、層４は第２のエミッタ領域
を形成する。
電極△（アノード）、Ｇ（ゲート）、Ｋ（カソード）を
領域４．３及び５上に形成された各々の金属化部８，７
．６に固定することによりコンタクトが形成される。
領域４．３及び５上に形成された各々の金属化部８，７
．６に固定することによりコンタクトが形成される。
拡散による方法について以上に述べてきたが、勿論形状
（例えば層の厚さ）、ドーピング（抵抗値）及びキャリ
アの寿命等について好ましい値を与えるような各層を形
成するために他の種々の方法が用い得ることは容易に理
解される。例えばエピタキシャル成長、アロイ及びイオ
ンインプランテーション技術等を用いることができる。
（例えば層の厚さ）、ドーピング（抵抗値）及びキャリ
アの寿命等について好ましい値を与えるような各層を形
成するために他の種々の方法が用い得ることは容易に理
解される。例えばエピタキシャル成長、アロイ及びイオ
ンインプランテーション技術等を用いることができる。
これまで述べてきた構造に於いて、膚５−３−２及び層
３−２−４により形成されるＮＰＮ及びＰＮＰタイプの
２つのトランジスタの固有のゲインは、カソードにとア
ノードへの間に正規のバイアス電圧Ｖが供給されて電圧
変化ｄＶ／ｄｔの効果によりサイリスタが導通状態とな
る時に、低い容量性電流のレベル（接合領域の単位面積
Ｃ「当り多くとも１０μＡ）に於いてデバイスの自己ト
リガが可能になるために充分な値である必要が有る。
３−２−４により形成されるＮＰＮ及びＰＮＰタイプの
２つのトランジスタの固有のゲインは、カソードにとア
ノードへの間に正規のバイアス電圧Ｖが供給されて電圧
変化ｄＶ／ｄｔの効果によりサイリスタが導通状態とな
る時に、低い容量性電流のレベル（接合領域の単位面積
Ｃ「当り多くとも１０μＡ）に於いてデバイスの自己ト
リガが可能になるために充分な値である必要が有る。
さらに詳しくは、構成トランジスタのベース・コレクタ
間の電流ゲインの積（βＩＸβ２） （他にはゲインα
の和）、通常（考察されるバイアス値の範囲内で）ベー
スに注入される電流の増加関数であるこのゲインの積が
、接合領域の平方センチソー１−ル当りマイクロアンペ
アという低い値のベース電流に対して甲−の場合より大
である必要がある。サイリスタのスイツヂオンは明らか
に単一の場合より大な値として求められるループゲイン
の結果であり、上述した条件下で非常に小さな励起に対
してすら起こる。従って例えば２２０Ｖ１５０１−１ｚ
の交流回路内での動作の場合に、デバイスは最も不利な
場合に数百ＰＦ／Ｃｌ１１２の値となる中央接合部（Ｐ
−ベースＮ−ベース）の容量Ｃ１７− に対して１０ Ｖ／Ｓに達するアノード電圧の変化ｄ
ｖ／ ｄｔに周期的にさらされることになり、印加電圧
のゼロクロスオーバ点に於いて数十マイクロアンペア／
Ｃｌ１１２の値をもつ変位電流Ｃｄｖ／ ｄｔはデバイ
スをトリガするのに必要な値を大ぎく超えることになる
。従って次は超高感度のサイリスタ構造の問題となる。
間の電流ゲインの積（βＩＸβ２） （他にはゲインα
の和）、通常（考察されるバイアス値の範囲内で）ベー
スに注入される電流の増加関数であるこのゲインの積が
、接合領域の平方センチソー１−ル当りマイクロアンペ
アという低い値のベース電流に対して甲−の場合より大
である必要がある。サイリスタのスイツヂオンは明らか
に単一の場合より大な値として求められるループゲイン
の結果であり、上述した条件下で非常に小さな励起に対
してすら起こる。従って例えば２２０Ｖ１５０１−１ｚ
の交流回路内での動作の場合に、デバイスは最も不利な
場合に数百ＰＦ／Ｃｌ１１２の値となる中央接合部（Ｐ
−ベースＮ−ベース）の容量Ｃ１７− に対して１０ Ｖ／Ｓに達するアノード電圧の変化ｄ
ｖ／ ｄｔに周期的にさらされることになり、印加電圧
のゼロクロスオーバ点に於いて数十マイクロアンペア／
Ｃｌ１１２の値をもつ変位電流Ｃｄｖ／ ｄｔはデバイ
スをトリガするのに必要な値を大ぎく超えることになる
。従って次は超高感度のサイリスタ構造の問題となる。
すなわち、超高感殴サイリスタとは、感度を決定する電
流閾値が現在最も高感度であると考えられているサイリ
スタの感度１１［の近傍好ましくはその下限の上側にあ
る様なものを言う。この様な超高感度のサイリスタの構
造はそれ自体当業者の技術の範囲内にあり、この場合か
かる当業者は前述の如き事項を考慮して特定の選択をな
し、特定の注意を払う必要が有るであろう。
流閾値が現在最も高感度であると考えられているサイリ
スタの感度１１［の近傍好ましくはその下限の上側にあ
る様なものを言う。この様な超高感度のサイリスタの構
造はそれ自体当業者の技術の範囲内にあり、この場合か
かる当業者は前述の如き事項を考慮して特定の選択をな
し、特定の注意を払う必要が有るであろう。
特に、キャリヤの寿命は高い値に相持されねばならず、
接合の不活性化（表面再結合の低減）は非常に注意深く
行われねばならないであろう。ＰＮＰトランジスタのゲ
イン及びデバイスの電圧特性に関する限りは、キャリア
の寿命とともにＮベースの深さとそのドーピングに係わ
る選択は明ら１８− かに相反する。しかし乍ら考慮された応用の中での有効
な電圧範囲に対応した電圧範囲に至るまで満星な値が見
つかるであろう。
接合の不活性化（表面再結合の低減）は非常に注意深く
行われねばならないであろう。ＰＮＰトランジスタのゲ
イン及びデバイスの電圧特性に関する限りは、キャリア
の寿命とともにＮベースの深さとそのドーピングに係わ
る選択は明ら１８− かに相反する。しかし乍ら考慮された応用の中での有効
な電圧範囲に対応した電圧範囲に至るまで満星な値が見
つかるであろう。
選ばれた例として、これに限定されるものではないが、
およそ７００ｖで非導通とされるデバイスのための妥協
値としては、 −Ｎベースの濃度 １０ ａｔｏｍｓ ／ｃＩ
Ｉｌ”−Ｎベースの厚さ １２０μｍ −ＮＰＮトランジスタ のＰベースの厚さ ２０μ霜 −このＰベースの表面 約１０ 濃度 ａｔｏｍｓ ／ＣＩ’−ＮＰＮ
トランジスタ のエミッタ拡散の深さ １０μｍ −この拡散の表面漠ｔα 約１０” ａｔｏｍｓ／
ｃ＋ａ’ −Ｎベースの中の小数 キャリアの寿命 ２５μｓ 第３図は負荷Ｚが直列に結合された第１図又は第２図の
サイリスタを示し、その全体が例えば■業用の５０ｔ−
１ｚの電圧より成る可変電圧電源から電圧を供給されて
いる。
およそ７００ｖで非導通とされるデバイスのための妥協
値としては、 −Ｎベースの濃度 １０ ａｔｏｍｓ ／ｃＩ
Ｉｌ”−Ｎベースの厚さ １２０μｍ −ＮＰＮトランジスタ のＰベースの厚さ ２０μ霜 −このＰベースの表面 約１０ 濃度 ａｔｏｍｓ ／ＣＩ’−ＮＰＮ
トランジスタ のエミッタ拡散の深さ １０μｍ −この拡散の表面漠ｔα 約１０” ａｔｏｍｓ／
ｃ＋ａ’ −Ｎベースの中の小数 キャリアの寿命 ２５μｓ 第３図は負荷Ｚが直列に結合された第１図又は第２図の
サイリスタを示し、その全体が例えば■業用の５０ｔ−
１ｚの電圧より成る可変電圧電源から電圧を供給されて
いる。
この図に於いて、手動操作、空気、電気、電子。
光学、熱及び他の神々の制御手段の作用により、サイリ
スタのゲートとカソードの間の短絡を形成するためのス
イッチ具体化手段が符号９によって示されている。
スタのゲートとカソードの間の短絡を形成するためのス
イッチ具体化手段が符号９によって示されている。
その動作に於いては、０荷とサイリスタのカソードとの
間に印加された電圧Ｖがサイリスタを導通させるのに適
当な極性を持つ場合、もし信号の電圧の上昇先端の傾斜
が十分であれば、サイリスタは非導通化接合３，２の遷
移ゾーンから来る容量性電流によって内発的にトリガさ
れる。通過電流の反転と同時にこれに続く半波の間、サ
イリスタは自然に非導通化される。このデバイスのこの
様に自己トリガは従来のゲートによる制御を無意味にさ
せる。いっぽう、サイリスクを非導通化し、アノード及
びカソード間に印加される電圧の先端による内発的トリ
ガを防止するためスイッチ９によりカソードをゲートに
短絡させる必要が有る。
間に印加された電圧Ｖがサイリスタを導通させるのに適
当な極性を持つ場合、もし信号の電圧の上昇先端の傾斜
が十分であれば、サイリスタは非導通化接合３，２の遷
移ゾーンから来る容量性電流によって内発的にトリガさ
れる。通過電流の反転と同時にこれに続く半波の間、サ
イリスタは自然に非導通化される。このデバイスのこの
様に自己トリガは従来のゲートによる制御を無意味にさ
せる。いっぽう、サイリスクを非導通化し、アノード及
びカソード間に印加される電圧の先端による内発的トリ
ガを防止するためスイッチ９によりカソードをゲートに
短絡させる必要が有る。
この短絡はサイリスタの端子に印加される電圧の増加率
の非常に高い値に至るまでｒｌｖ／ ｄｔ トリガ条件
下でのデバイスの自然の感度を停止トさせる。
の非常に高い値に至るまでｒｌｖ／ ｄｔ トリガ条件
下でのデバイスの自然の感度を停止トさせる。
デバイスの非導通状態に於いて、寄生的トリガの要因、
特にｄＶ／ｄｔ変化にＩ！１１Ｊる免疫性は、一定の層
の特性については、禁止ゲートコンタクトの高密度の配
置又はゲート・カソード空間の均衡した形状によって、
ｄｖ／ｄｔｋ：Ｊ：つて注入される容量性電流に対する
エミッタ５・ベース７接合の見かけ上の分路抵抗を減少
させることによってのみ得ることが可能である。このこ
とは電極６，７の間のゾーンに高い周辺長／面積の比を
与えることにより可能となる。
特にｄＶ／ｄｔ変化にＩ！１１Ｊる免疫性は、一定の層
の特性については、禁止ゲートコンタクトの高密度の配
置又はゲート・カソード空間の均衡した形状によって、
ｄｖ／ｄｔｋ：Ｊ：つて注入される容量性電流に対する
エミッタ５・ベース７接合の見かけ上の分路抵抗を減少
させることによってのみ得ることが可能である。このこ
とは電極６，７の間のゾーンに高い周辺長／面積の比を
与えることにより可能となる。
例えば、前述のＰベース及びＮエミツタ層の拡散特性の
場合、ゲート及びカソードの完全な短絡について容易に
冑られる周辺長／面積の比１００ＣＩ１１−′は数百Ω
／ Ｃｌ”のオーダーの分路抵抗を与える。数百ＰＦ／
ｃｍ”の中央接合容量に対しては、このオーダの大きさ
の分路抵抗は１０００Ｖ／μＳ （Ｃｄｖ／ｄｔ＜＜Ｖ
ｔ ／Ｒ３）よりはるかに太き２１− なアノ−、ド雷圧のｄＶ／ｄｔ変化率に対してもデバイ
スが非導通であり続けることを保障する。
場合、ゲート及びカソードの完全な短絡について容易に
冑られる周辺長／面積の比１００ＣＩ１１−′は数百Ω
／ Ｃｌ”のオーダーの分路抵抗を与える。数百ＰＦ／
ｃｍ”の中央接合容量に対しては、このオーダの大きさ
の分路抵抗は１０００Ｖ／μＳ （Ｃｄｖ／ｄｔ＜＜Ｖ
ｔ ／Ｒ３）よりはるかに太き２１− なアノ−、ド雷圧のｄＶ／ｄｔ変化率に対してもデバイ
スが非導通であり続けることを保障する。
この様な大きな周辺長／表面の比を得る可能な方法の一
つとしては電ｔｉｉ６．７を互いに入り込んだ指状に形
成することである。
つとしては電ｔｉｉ６．７を互いに入り込んだ指状に形
成することである。
第４図は円形の構造と半径方向の指部を有−する一実施
例を示している。電極７は中央ゾーン７０に続く幅の狭
い円形に配置された半径方向の扇型の形状を有している
が、電極６は同様に半径方向の相補的な扇型の形状に形
成されており、外側の環状部分によって互いに結合され
、扇型の部分７とは絶縁されいてる。
例を示している。電極７は中央ゾーン７０に続く幅の狭
い円形に配置された半径方向の扇型の形状を有している
が、電極６は同様に半径方向の相補的な扇型の形状に形
成されており、外側の環状部分によって互いに結合され
、扇型の部分７とは絶縁されいてる。
第５図は伯の実施例を示し、この例ではゲート禁止電極
７は中央ゾーンから出発する渦巻状の形を有し、カソー
ド電極６は相補的な形を有する。
７は中央ゾーンから出発する渦巻状の形を有し、カソー
ド電極６は相補的な形を有する。
第６図及び第７図はサイリスタの他の実施例を示し、こ
の例ではゲート禁止電極７はＰ拡散層３に連続Ｐ＋ゾー
ンを植込むことにより形成され、カソードはＮ 材料の
純粋層５から成りサイリスタのほぼ全体の表面上に電［
ｉ６により被覆されて２２− いる。ゲートは禁止コンタクトを形成するためには層５
及び層３の一部が除去されている凹んだ領域１０に於い
てのみ近づき得る。
の例ではゲート禁止電極７はＰ拡散層３に連続Ｐ＋ゾー
ンを植込むことにより形成され、カソードはＮ 材料の
純粋層５から成りサイリスタのほぼ全体の表面上に電［
ｉ６により被覆されて２２− いる。ゲートは禁止コンタクトを形成するためには層５
及び層３の一部が除去されている凹んだ領域１０に於い
てのみ近づき得る。
第７図は層５及び電極７を覆う層３の一部分が除去され
た状態でのゲート電極７の平面図である。
た状態でのゲート電極７の平面図である。
第８図は、円形構造サイリスタの断面図であり、ゲート
電極７は層３に植込まれ、層５と層３．の一部が取り除
かれたその中央の領域７００に於いて平坦になっている
。第９図に於いて、第８図のゲート７は中央の円形部分
７０に於いて終わる渦巻状の部分として形成されており
、カソード６は円形であることが分る。
電極７は層３に植込まれ、層５と層３．の一部が取り除
かれたその中央の領域７００に於いて平坦になっている
。第９図に於いて、第８図のゲート７は中央の円形部分
７０に於いて終わる渦巻状の部分として形成されており
、カソード６は円形であることが分る。
変形例としては、禁止ゲート電極７は第４図の如く、角
度をもって組み合わされた扇型の形状で、層３に植込ま
れたものとし、カソード電極は第８図の如く環状の形に
したものが考えられる。同様に他のモザイクタイプの形
状にすることも考えられる。
度をもって組み合わされた扇型の形状で、層３に植込ま
れたものとし、カソード電極は第８図の如く環状の形に
したものが考えられる。同様に他のモザイクタイプの形
状にすることも考えられる。
第１０図は伯の実施例を示し、禁止ゲート電極７はＮ
エミッタ及びＰベースの接合のレベルに植込まれ、カソ
ード電極６は持ち上げられている。
エミッタ及びＰベースの接合のレベルに植込まれ、カソ
ード電極６は持ち上げられている。
この様にして電極６．７は互いに入り込んだ指状部分を
有するくし状に形成される。
有するくし状に形成される。
従来のサイリスタ構造の場合に観察されることとは反対
に、この様なエミッタ接合の枝別れはデバイスの感度及
びスイッチオン、トリが能ツノに影響を与えることはほ
とんどなく、ゲート・カソード短絡は甲に中断されるの
みであって、それによりこのスイッチオンが起こり、そ
の後分路抵抗は全ての場合に事実上無限大となることが
注目される。
に、この様なエミッタ接合の枝別れはデバイスの感度及
びスイッチオン、トリが能ツノに影響を与えることはほ
とんどなく、ゲート・カソード短絡は甲に中断されるの
みであって、それによりこのスイッチオンが起こり、そ
の後分路抵抗は全ての場合に事実上無限大となることが
注目される。
第１１図は前述のタイプの２つの））イリスタ構造１１
．１２を前後逆に接続し、自己トリガ及びゲート／カソ
ード短絡によりトリガを禁止するタイプの二方向性のデ
バイスを形成した例を示している。各々のサイリスタ構
３３１１．１２は第１図の場合と同様に形成され、層２
，３．４は共通であることが分る。
．１２を前後逆に接続し、自己トリガ及びゲート／カソ
ード短絡によりトリガを禁止するタイプの二方向性のデ
バイスを形成した例を示している。各々のサイリスタ構
３３１１．１２は第１図の場合と同様に形成され、層２
，３．４は共通であることが分る。
第２のサイリスタのアノード電極は第１の１ノイリスタ
のカソード電極６１と出力端子Ａ２に接続されている。
のカソード電極６１と出力端子Ａ２に接続されている。
第１のサイリスタ１１の禁止ゲート電極７１は上端にあ
り、スイッチ９１を介してこのサイリスタのカソード電
極に接続されている。
り、スイッチ９１を介してこのサイリスタのカソード電
極に接続されている。
第１のサイリスタ１１のアノード電極８１は下端にあり
、同じく下端にある第２のサイリスタ１２のカソード電
極６２及び出力端子△１に接続されている。第２のサイ
リスタ１２の禁止ゲート電極７２は下端にあり、スイッ
チ９２を介してこのサイリスタのカソード電極に接続さ
れている。
、同じく下端にある第２のサイリスタ１２のカソード電
極６２及び出力端子△１に接続されている。第２のサイ
リスタ１２の禁止ゲート電極７２は下端にあり、スイッ
チ９２を介してこのサイリスタのカソード電極に接続さ
れている。
他の使用方法の間では、この様な二方向性デバイスはＡ
Ｃスタティックリレーとして使用することができる。−
例として第１２図はこの様なリレーを構成する図を示し
ており、図に於いて第１１図のスイッチ９１及び９２は
ＭＯ８電解効果トランジスタＭ１．Ｍ２によって形成さ
れており、その直流ゲート制御電流はゼナーダイオード
Ｚ＋。
Ｃスタティックリレーとして使用することができる。−
例として第１２図はこの様なリレーを構成する図を示し
ており、図に於いて第１１図のスイッチ９１及び９２は
ＭＯ８電解効果トランジスタＭ１．Ｍ２によって形成さ
れており、その直流ゲート制御電流はゼナーダイオード
Ｚ＋。
Ｚ２により適当な値（例えば１０ｖ）にそのレベルが固
定されたｔｌＩｉｌｌな整流回路（ダイオードＤ＋。
定されたｔｌＩｉｌｌな整流回路（ダイオードＤ＋。
Ｄ２ 、Ｄ３及び抵抗Ｒ＋ 、Ｒ２）を介して電源から
供給される。二方向付デバイスを制御するため一２５＝ には、フォトトランジスタＴ＋ 、Ｔ２が設けられ、こ
れ等は活性化された時にこれ等のゲートバイアスを短絡
する。これ等のフォトトランジスタ自身は図示されない
発光ダイオードによって制御される。
供給される。二方向付デバイスを制御するため一２５＝ には、フォトトランジスタＴ＋ 、Ｔ２が設けられ、こ
れ等は活性化された時にこれ等のゲートバイアスを短絡
する。これ等のフォトトランジスタ自身は図示されない
発光ダイオードによって制御される。
ＭＯＳトランジスタはその導通状態に於いて二方向性デ
バイスのゲート及びカソード間を完全には短絡してしま
わないことが注目される。すなわち、各々のサイリスタ
の実質的な分路抵抗が対応する。ＭＯＳトランジスタの
児か【ノ十のドレイン・ソース抵抗に付加されるからで
ある。後者の抵抗値は、もし寄生トリガ要因特に非常に
枝分れしたカソード形状がもたらすｄＶ／ｄｔに対して
デバイスの免疫性を保とうとする場合には、少くとも内
部分路抵抗に比較できる程低い値でなければならない。
バイスのゲート及びカソード間を完全には短絡してしま
わないことが注目される。すなわち、各々のサイリスタ
の実質的な分路抵抗が対応する。ＭＯＳトランジスタの
児か【ノ十のドレイン・ソース抵抗に付加されるからで
ある。後者の抵抗値は、もし寄生トリガ要因特に非常に
枝分れしたカソード形状がもたらすｄＶ／ｄｔに対して
デバイスの免疫性を保とうとする場合には、少くとも内
部分路抵抗に比較できる程低い値でなければならない。
スイッチの役目をはだすＭＯＳトランジスタの導通状態
に於けるこの抵抗の条件は高価でない部品を用いた場合
にも一般に容易に満たすことができる。というのはドレ
インとソースの間でＭｌ及びＭ２が耐える必要のある電
圧はリレーが開２６− のときも比較的低いからである。
に於けるこの抵抗の条件は高価でない部品を用いた場合
にも一般に容易に満たすことができる。というのはドレ
インとソースの間でＭｌ及びＭ２が耐える必要のある電
圧はリレーが開２６− のときも比較的低いからである。
制御光信号が存在しない場合には、フォ］・ランジスタ
は活性化し、Ｍｌ及びＭｌのゲート容量は正側の半波の
ときはＭ＋に対してＤｌ及びＲ１を介し、負側の半波の
ときはＭｌに対してＤ２及びＲ２を介して充電される。
は活性化し、Ｍｌ及びＭｌのゲート容量は正側の半波の
ときはＭ＋に対してＤｌ及びＲ１を介し、負側の半波の
ときはＭｌに対してＤ２及びＲ２を介して充電される。
各々のゲート容量は以後の半波の間充電状態を保たれ、
これにより対応するダイオードＤ１又は０２は非導通と
なり、対応するゼナーダイオ−ドア１又は７２はその端
子の電圧が閾値より低くなると同時に導通状態を停止す
る。ＭＯＳトランジスタＭ１．Ｍｌはその後恒久的に導
通状態と／【す、ＣＧ＋−ＣＣ２に於いて低抵抗の分路
を形成する。二方向性デバイスはこの様にして非導通ど
なる（リレー間）。しかし乍ら付加の中には負側の半波
の間Ｄ２ 、Ｒ２及びＺ２を流れる電流が流れるが、も
しＲ２が適当な値（例えば数百にΩ）であればその強さ
は通常非常に低い。
これにより対応するダイオードＤ１又は０２は非導通と
なり、対応するゼナーダイオ−ドア１又は７２はその端
子の電圧が閾値より低くなると同時に導通状態を停止す
る。ＭＯＳトランジスタＭ１．Ｍｌはその後恒久的に導
通状態と／【す、ＣＧ＋−ＣＣ２に於いて低抵抗の分路
を形成する。二方向性デバイスはこの様にして非導通ど
なる（リレー間）。しかし乍ら付加の中には負側の半波
の間Ｄ２ 、Ｒ２及びＺ２を流れる電流が流れるが、も
しＲ２が適当な値（例えば数百にΩ）であればその強さ
は通常非常に低い。
光信号によりフ＊１− ｔ−ランジスタＴＩ Ｔ２が活
性化されるとそれ等はＭＯＳ ｌ−ランジスタＭ１及び
Ｍｌのゲート容量を放電させ、その結果非導通とし、二
方向性デバイスを構成するりイリスタの各々は電源電圧
の適当な半波の間に自己トガを起こす。
性化されるとそれ等はＭＯＳ ｌ−ランジスタＭ１及び
Ｍｌのゲート容量を放電させ、その結果非導通とし、二
方向性デバイスを構成するりイリスタの各々は電源電圧
の適当な半波の間に自己トガを起こす。
トランジスタＴＩ Ｔ２を制御する光信号を中断すると
殆ど同時にそれ等が非導通となる。反対にリレーの反応
すなわ！５二方向性デバイスの非導通化は、開指令が与
えられた半波が正であるか負であるかに従って半期間又
は全期間遅延される。
殆ど同時にそれ等が非導通となる。反対にリレーの反応
すなわ！５二方向性デバイスの非導通化は、開指令が与
えられた半波が正であるか負であるかに従って半期間又
は全期間遅延される。
第１のケースではＴ＋及びＴ２の非導通化の後Ｍ１及び
ＭｌのゲートはＺ及び７２にＪ：り与えられるレベルに
、一方でＤｌ及びＲ２により、使方でＤ３及びＲ２によ
り伝達されるプラスの電圧をバイアスされる。従ってＭ
ｌ及びＭｌは導通状態に切換えられ、この正側半波に於
いて非導通のデバイスの通路はロックされる。他方の通
路が自然に消滅した接法の口側半波が始まると同時にリ
レーの開放が行われる。
ＭｌのゲートはＺ及び７２にＪ：り与えられるレベルに
、一方でＤｌ及びＲ２により、使方でＤ３及びＲ２によ
り伝達されるプラスの電圧をバイアスされる。従ってＭ
ｌ及びＭｌは導通状態に切換えられ、この正側半波に於
いて非導通のデバイスの通路はロックされる。他方の通
路が自然に消滅した接法の口側半波が始まると同時にリ
レーの開放が行われる。
第２のケースでは、二方向性デバイスの端子間の電圧に
よりＤｌ及びＤ３は逆にバイアスされるが、Ｄ２は非常
に僅かに同じく逆にバイアスされており、その後Ｚ２を
介して導通状態となる。Ｍｌ及びＭｌはそのゲートに電
圧を供給されないため非導通のままであり、開放１１Ｈ
Ｍが実質的に始まるのは以後の正側の半波に於いてであ
る。こうして導通状態となる。Ｍｌ及びＭｌはそのゲー
トに電圧を供給されないため非導通のままであり、開放
機構が実質的に始まるのは以後の正側の半波に於いてで
ある。こうしてｒ、ｌｆ１間に達することもある付加的
な近れをもつ前述のケースにもどることになる。
よりＤｌ及びＤ３は逆にバイアスされるが、Ｄ２は非常
に僅かに同じく逆にバイアスされており、その後Ｚ２を
介して導通状態となる。Ｍｌ及びＭｌはそのゲートに電
圧を供給されないため非導通のままであり、開放１１Ｈ
Ｍが実質的に始まるのは以後の正側の半波に於いてであ
る。こうして導通状態となる。Ｍｌ及びＭｌはそのゲー
トに電圧を供給されないため非導通のままであり、開放
機構が実質的に始まるのは以後の正側の半波に於いてで
ある。こうしてｒ、ｌｆ１間に達することもある付加的
な近れをもつ前述のケースにもどることになる。
従来のトライアック構造に対比して第１１図の構造を形
成するサイリスタのトリガ能力は、制御領域の全体く通
常のゲート及び’ｆｕｌｌれた′”ゲート）を抑制する
ことが可能である。この様に２つの構成サイリスタの近
接によりカップリングを維持することは必要でなくなる
が、このカップリングは制御の必要により、本発明のデ
バイス内に正確に設けられ、それは上述の如＜ 、 ｄ
ｖ／ｄｔの作用を阻害するものである。反対に、第１１
図の構成の２２９一 つの活動領域は結晶をカットすることの経済的な検討結
果が許す限り互いに切りはきなすことができる。すなわ
ち、少数キャリアによるカップリングは第１のサイリス
タのＮ＋エミッタと第２のサイリスタのＮ エミッタの
間の横断距離が頗散長さの数個分を越えるとすぐに消滅
する。局部電子線照射の技術によりさらに、デバイスに
禁止効果をもたらす様な横方向の大きさを与えることな
しにカップリング防止を改善できる。デバイスの２つの
Ｎエミッタに加えられるスイッチ可能な短絡の概念はこ
のように、非導通の状態に於いて、寄生的トリガ要因に
対しての免疫性が上記の如く設計されたサイリスタのそ
れと比較できるものでなければならない。しかし乍ら、
スイッチ９１−９２が開放（若しくは非導通）の状態で
の自己トリガは従来の構造とは異なり、アノード領域が
Ｐベースと併合されず、反対に、電気的に絶縁されてい
るときに限って可能となる。例えば化学的エツチングに
より結晶に形成された、Ｎタイプ材料の領域２に達する
まで充分深く、適当な方法で不活３０− 性化された溝（１３，１４）はこの問題に対して有効な
解決を与える。この特徴を別にして、エミッタの形状や
層の物理的特徴は−に連のサイリスタ構造の場合と全く
同一である。以上に述べたデバイス又はサイリスクの場
合、（ＩＶ／［Ｉｔの動作は高温の場合でさえ充分であ
り続けるが、いっぽうこれと同じ条件下では特別な回路
にＪ：る従来のデバイスの保護は全く効果を失うことが
強調されるべきである。事実、変位電流に対しては漏れ
電流は一般に無視できる稈であり、変位電流自身は温度
が土性しても過渡に劣化しない短絡回路によって分路さ
れる。
成するサイリスタのトリガ能力は、制御領域の全体く通
常のゲート及び’ｆｕｌｌれた′”ゲート）を抑制する
ことが可能である。この様に２つの構成サイリスタの近
接によりカップリングを維持することは必要でなくなる
が、このカップリングは制御の必要により、本発明のデ
バイス内に正確に設けられ、それは上述の如＜ 、 ｄ
ｖ／ｄｔの作用を阻害するものである。反対に、第１１
図の構成の２２９一 つの活動領域は結晶をカットすることの経済的な検討結
果が許す限り互いに切りはきなすことができる。すなわ
ち、少数キャリアによるカップリングは第１のサイリス
タのＮ＋エミッタと第２のサイリスタのＮ エミッタの
間の横断距離が頗散長さの数個分を越えるとすぐに消滅
する。局部電子線照射の技術によりさらに、デバイスに
禁止効果をもたらす様な横方向の大きさを与えることな
しにカップリング防止を改善できる。デバイスの２つの
Ｎエミッタに加えられるスイッチ可能な短絡の概念はこ
のように、非導通の状態に於いて、寄生的トリガ要因に
対しての免疫性が上記の如く設計されたサイリスタのそ
れと比較できるものでなければならない。しかし乍ら、
スイッチ９１−９２が開放（若しくは非導通）の状態で
の自己トリガは従来の構造とは異なり、アノード領域が
Ｐベースと併合されず、反対に、電気的に絶縁されてい
るときに限って可能となる。例えば化学的エツチングに
より結晶に形成された、Ｎタイプ材料の領域２に達する
まで充分深く、適当な方法で不活３０− 性化された溝（１３，１４）はこの問題に対して有効な
解決を与える。この特徴を別にして、エミッタの形状や
層の物理的特徴は−に連のサイリスタ構造の場合と全く
同一である。以上に述べたデバイス又はサイリスクの場
合、（ＩＶ／［Ｉｔの動作は高温の場合でさえ充分であ
り続けるが、いっぽうこれと同じ条件下では特別な回路
にＪ：る従来のデバイスの保護は全く効果を失うことが
強調されるべきである。事実、変位電流に対しては漏れ
電流は一般に無視できる稈であり、変位電流自身は温度
が土性しても過渡に劣化しない短絡回路によって分路さ
れる。
本発明のデバイスのの木質的な特徴は、非常に高電力に
対して良好なスイッチオン動作を得ることを可能にする
旧／ｄｔ特竹の質である。この特徴は、このデバイスに
於いてトリガが低電圧（Ｏに近い）で行われ、また半導
体構造のほぼ全表面に行われるという事実に関係する。
対して良好なスイッチオン動作を得ることを可能にする
旧／ｄｔ特竹の質である。この特徴は、このデバイスに
於いてトリガが低電圧（Ｏに近い）で行われ、また半導
体構造のほぼ全表面に行われるという事実に関係する。
これとは反対に、ゲート制御によるトリＨの従来のサイ
リスクの場合には構造的に恒久なエミッタ分路が存在す
るためスイッチオンは一点に限られ、一連の過程の始め
にサイリスタの電圧の全てを耐える電流デユープと中央
接合の交差する部分は損傷を１ｒ３り危険のあるかなり
の電力にさらされることになる。
リスクの場合には構造的に恒久なエミッタ分路が存在す
るためスイッチオンは一点に限られ、一連の過程の始め
にサイリスタの電圧の全てを耐える電流デユープと中央
接合の交差する部分は損傷を１ｒ３り危険のあるかなり
の電力にさらされることになる。
本発明の精神から外れることなく伯の種々の変形が当業
者により考えられ、実施され得ることは言うまでもない
。
者により考えられ、実施され得ることは言うまでもない
。
特に、実施例に於いては禁止制御はＰベース領域及びＮ
工ζツタ領域の間の一時的な短絡を形成することによ
り得られていたがデバイスにはざらにＮ−ベース領域及
びＰエミッタ領域の一時的な短絡を形成する手段を設け
ることも可能である。
工ζツタ領域の間の一時的な短絡を形成することによ
り得られていたがデバイスにはざらにＮ−ベース領域及
びＰエミッタ領域の一時的な短絡を形成する手段を設け
ることも可能である。
しかし乍ら実際は後者の短絡はあまり適当でなく、第１
の短絡の方がはるかに効果的である。
の短絡の方がはるかに効果的である。
第１図は本発明の第１の実施例によるサイリスタの概略
的な図、第２図はその変形例を概略的に示す図、第３図
はこのサイリスタの、負荷に電力を供給する場合の応用
例を示す図、第４図及び５図はかかるサイリスタに用い
られる互いに組み合わされた半径方向の渦巻状の指部を
もつ電極構造を示す平面図、第６．９．８及び１０図は
本発明によるφイリスタの他の異なる実施例を示す図、
第７及び９図はかかるサイリスタの電極の平面図、第１
１図は前記サイリスタの実施例の一つにより形成された
二方向性デバイスを示す図、第１２図はかかる二方向性
デバイスを制御するための回路の概略図である。 主要部分の符号の説明 ２・・・・・・シリコンウェハ ３．４・・・・・・Ｐ領域 ５・・・・・・第１のエミッタ領域 ６．７．８・・・・・・ｆｆｆ１４ｉ ９・・・・・・スイッヂ手段 Δ・・・・・・アノード Ｋ・・・・・・カソード 代理人 弁理士 藤村元彦 ３３−
的な図、第２図はその変形例を概略的に示す図、第３図
はこのサイリスタの、負荷に電力を供給する場合の応用
例を示す図、第４図及び５図はかかるサイリスタに用い
られる互いに組み合わされた半径方向の渦巻状の指部を
もつ電極構造を示す平面図、第６．９．８及び１０図は
本発明によるφイリスタの他の異なる実施例を示す図、
第７及び９図はかかるサイリスタの電極の平面図、第１
１図は前記サイリスタの実施例の一つにより形成された
二方向性デバイスを示す図、第１２図はかかる二方向性
デバイスを制御するための回路の概略図である。 主要部分の符号の説明 ２・・・・・・シリコンウェハ ３．４・・・・・・Ｐ領域 ５・・・・・・第１のエミッタ領域 ６．７．８・・・・・・ｆｆｆ１４ｉ ９・・・・・・スイッヂ手段 Δ・・・・・・アノード Ｋ・・・・・・カソード 代理人 弁理士 藤村元彦 ３３−
Claims (13)
- （１） 固有トリが作用及び非導通状態に於ける感度抑
制作用を有し、第１のエミッタ領域と、第１のベース領
域と、第１のエミッタ領域の近傍の第２のベース領域と
第２のエミッタ領域とから成り第１のエミッタ領域は少
くとも一つのカソードコンタクトを有し、第１のベース
領域は禁止ゲートコンタクトによ電気的に互いに結合さ
れたいくつかのゾーンに分割されており、ゲート・カソ
ード間の短絡をつくり出し、自己トリガ作用を禁止する
ための少くとも一つのスイッチ手段を有するサイリスタ
であって、前記スイッチ手段は禁止ゲートコンタクトを
ゲートコンタクトに接続し、ベース及びエミッタ領域は
常温に於いてアノードとカソードの間に普通に印加され
る電圧のみの変化ｄｖ／ｄｔによる容量性電流により自
己トリガ可能な超高感度サイリスタを構成するように形
成されていることを特徴とするサイリスク。 - （２） 前記電圧は２２０Ｖ、５０Ｈｚの回路網により
つくられる電圧であり、前記エミッタ及びベース領域の
構造は前記サイリスタを構成する２つのトランジスタの
ダイナミックゲイン仄の和が中央領域の１０μＡ／Ｃｌ
ｌ１２のオーダの変位電流に対して単一の場合より大に
よるようになされていることを特徴とする特許請求の範
囲第１項に記載のサイリスタ。 - （３） ７００Ｖのオーダの禁止電圧のデバイスのた
めには、メインベース領域の厚さは１２０μｍであり、
そのドーピングは１０ Ａｔ／ｃＩｌ）のオーダの濃度
に対応し、禁止ベース領域の厚さは２０μｍのオーダで
あり、表面温度は１０”Ａｔ／ａｍ’であり、第１のエ
ミッタ領域の拡散の深さは１０μのオーダであり、この
拡散の表面密度は１０ Ａｔ／ｃｒ’のオーダであり
、メインベ−ス領域の小数キャリアのズテ命は２５μｓ
のオーダであることを特徴とする特許請求の範囲第２項
又は第３項に記載のサイリスク。 - （４） 前記第１の一■−ミッタ領域はカソードコンタ
クトにより電気的に接続されたいくつかのゾーンに分割
されており、そのゾーンは第１のベース領域のゾーンと
ともに、エミッタ・ベース接合の見かけの分路インピー
ダンスが表面の平方センチメートル当り数百オームのＡ
−ダとなるようにつくられていることを特徴とする特許
請求の範囲第１項から第３項のいずれか１項に記載のサ
イリスタ。 - （５） 前記第１のエミッタ領域及び第１のベース領域
は高い周辺長対表面比を１ｒ？るように併合されている
ことを特徴とする特許請求の範囲第４項に記載のサイリ
スク。 - （６） 前記禁止ゲートは前記第１のベース領域に少く
とも一つのゾーンを植込むことにより形成されており、
該ゾーンは、禁止コンタクトを設けるために、第１のエ
ミッタ領域及び第１のベース領域の一部が除去された凹
所に於いて接近できるものであることを特徴する特許請
求の範囲第４゛ 項又は第５項に記載のサイリスク。 - （７） 前記禁止ゲートは共通の中央ゾーンを有する渦
巻状の形状であることを特徴とする特許請求の範囲第４
項から第６項のいずれか一項に記載のサイリスク。 - （８） 前記禁止ゲートは中央の共通部分から半径方向
に円形に配置された幅の幅の狭い扇型の形状であること
を特徴とする特許請求の範囲第４項から第６項のいずれ
か一項に記載のサイリスタ。 - （９） 前記第１のベース領域のゾーンは第１のエミッ
タ領域と該第１のベース領域の間の接合の高さに位置す
るコンタクトにより形成されることを特徴とする特許請
求の範囲第１項から第５項のいずれか一項に記載のサイ
リスタ。 - （１０） 前記第１のエミッタ領域及び前記第１のベー
ス領域のゾーンは前記第１のエミッタ領域を含む同一の
平面−りに位置することを特徴とする特許請求の範囲第
２項又は第３項に記載のサイリスク。 - （１１） 前記スイッチ手段はそのゲートが電源により
、直列接続された整流回路及び光信号により活性化され
た時にゲートバイアスを短絡するためのフォトトランジ
スタを介してバイアスされたＭＯ８電界効宋トランジス
タから成ることを特徴とする特許請求の範囲第１頂から
第１０項のいずれか一項に記載のサイリスク。 - （１２） 前後逆に接続された２つのサイリスタにより
形成され、第１のサイリスタのアノードが第２のサイリ
スタのカソードに、またその逆に接続された特許請求の
範囲第１頂から第１１項に記載のサイリスタを応用した
自己トリガ可能な二方向性デバイス。 - （１３） 前記２つのサイリスタの一方の各々の第１の
エミッタ領域は他方のリーイリスタの第２のエミッタ領
域の各々からは、ガラス化により不活性化された溝部に
よって分離されていることを特徴とする特許請求の範囲
第１１項に記載のサイリスタ。 ５−
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8219728A FR2536909A1 (fr) | 1982-11-25 | 1982-11-25 | Structure de thyristor a allumage intrinseque et son application a la realisation d'un dispositif bidirectionnel |
| FR8219728 | 1982-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108353A true JPS59108353A (ja) | 1984-06-22 |
Family
ID=9279493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221950A Pending JPS59108353A (ja) | 1982-11-25 | 1983-11-25 | 固有スイツチオン特性を有するサイリスタ構造及び二方向性デバイスの構造へのその応用 |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP0110777A1 (ja) |
| JP (1) | JPS59108353A (ja) |
| KR (1) | KR870000152B1 (ja) |
| BR (1) | BR8306509A (ja) |
| DK (1) | DK541383A (ja) |
| ES (1) | ES527571A0 (ja) |
| FR (1) | FR2536909A1 (ja) |
| IN (1) | IN159925B (ja) |
| ZA (1) | ZA838817B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018503978A (ja) * | 2014-12-17 | 2018-02-08 | アーベーベー・シュバイツ・アーゲー | 双方向パワー半導体デバイス |
| JP2023519984A (ja) * | 2020-03-31 | 2023-05-15 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | サイリスタおよびバイポーラ接合トランジスタを備える電力半導体デバイス |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2566582B1 (fr) * | 1984-06-22 | 1987-02-20 | Silicium Semiconducteur Ssc | Dispositif bidirectionnel de protection declenche par avalanche |
| FR2566963B1 (fr) * | 1984-06-29 | 1987-03-06 | Silicium Semiconducteur Ssc | Triac de protection sans gachette, realise a partir d'un substrat a haute resistivite |
| DE3573357D1 (en) * | 1984-12-27 | 1989-11-02 | Siemens Ag | Semiconductor power switch |
| FR2579007B1 (fr) * | 1985-03-12 | 1988-09-09 | Telemecanique Electrique | Interrupteur hybride |
| FR2582882A1 (fr) * | 1985-05-30 | 1986-12-05 | Telemecanique Electrique | Relais statique comportant des thyristors normalement conducteurs. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4060825A (en) * | 1976-02-09 | 1977-11-29 | Westinghouse Electric Corporation | High speed high power two terminal solid state switch fired by dV/dt |
| US4092703A (en) * | 1977-03-15 | 1978-05-30 | Kabushiki Kaisha Meidensha | Gate controlled semiconductor device |
| DE2945380A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Triac mit einem mehrschichten-halbleiterkoerper |
| DE2945391A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit einem abschaltbaren emitter-kurzschluss |
-
1982
- 1982-11-25 FR FR8219728A patent/FR2536909A1/fr active Granted
-
1983
- 1983-11-23 EP EP83402259A patent/EP0110777A1/fr not_active Withdrawn
- 1983-11-23 KR KR1019830005520A patent/KR870000152B1/ko active IP Right Grant
- 1983-11-25 DK DK541383A patent/DK541383A/da not_active Application Discontinuation
- 1983-11-25 ZA ZA838817A patent/ZA838817B/xx unknown
- 1983-11-25 JP JP58221950A patent/JPS59108353A/ja active Pending
- 1983-11-25 BR BR8306509A patent/BR8306509A/pt unknown
- 1983-11-25 ES ES527571A patent/ES527571A0/es active Granted
- 1983-11-29 IN IN796/DEL/83A patent/IN159925B/en unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018503978A (ja) * | 2014-12-17 | 2018-02-08 | アーベーベー・シュバイツ・アーゲー | 双方向パワー半導体デバイス |
| JP2023519984A (ja) * | 2020-03-31 | 2023-05-15 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | サイリスタおよびバイポーラ接合トランジスタを備える電力半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| BR8306509A (pt) | 1984-07-03 |
| DK541383D0 (da) | 1983-11-25 |
| EP0110777A1 (fr) | 1984-06-13 |
| FR2536909A1 (fr) | 1984-06-01 |
| KR870000152B1 (ko) | 1987-02-12 |
| ES8501923A1 (es) | 1984-12-01 |
| IN159925B (ja) | 1987-06-13 |
| FR2536909B1 (ja) | 1985-03-29 |
| KR840006874A (ko) | 1984-12-03 |
| DK541383A (da) | 1984-05-26 |
| ZA838817B (en) | 1984-07-25 |
| ES527571A0 (es) | 1984-12-01 |
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