JPS59107283A - ロジツク駆動信号変換装置 - Google Patents
ロジツク駆動信号変換装置Info
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- JPS59107283A JPS59107283A JP58201853A JP20185383A JPS59107283A JP S59107283 A JPS59107283 A JP S59107283A JP 58201853 A JP58201853 A JP 58201853A JP 20185383 A JP20185383 A JP 20185383A JP S59107283 A JPS59107283 A JP S59107283A
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路等の試験、特に被試験集積回路のロジ
ック・ファミリＫｍ合する波形の駆動信号を発生する装
置に関する。
ック・ファミリＫｍ合する波形の駆動信号を発生する装
置に関する。
背景技術とその問題点
市場には種々の目シック・ファミリ（例えばＥＣＬ、Ｔ
ＴＬ等）の複雑な集積回路（ＩＣ）素子が出回っており
、これら素子のあるものはロジック・ファミリが混在し
ている。１２８ピン以上の複雑なＩＣを試験するには、
試験中、これら総てのピンを適当にアドレス指定しなけ
ればならない。この試験では、入力として特定のピンに
加わる波形、及び必要忙応じて期待される出力波形の特
性を予め知っておかなければならない。多くの複雑なＩ
Ｃでは、それらの複雑さ、及び各素子が具えることがで
きる外部ピンの数の物理的限界により、各ピンには２つ
の機能がある。よって、各ＩＣ試験装ｆｉｉ（ＩＣテス
タ）は、被測定ＩＣの各ピンが入力専用なのか、出°力
専用なのか、又は双方向（入出力兼用）なのかを予め知
る必要がある。更に、各ＩＣピンは２又は３ステート・
ピンかもしれない。
ＴＬ等）の複雑な集積回路（ＩＣ）素子が出回っており
、これら素子のあるものはロジック・ファミリが混在し
ている。１２８ピン以上の複雑なＩＣを試験するには、
試験中、これら総てのピンを適当にアドレス指定しなけ
ればならない。この試験では、入力として特定のピンに
加わる波形、及び必要忙応じて期待される出力波形の特
性を予め知っておかなければならない。多くの複雑なＩ
Ｃでは、それらの複雑さ、及び各素子が具えることがで
きる外部ピンの数の物理的限界により、各ピンには２つ
の機能がある。よって、各ＩＣ試験装ｆｉｉ（ＩＣテス
タ）は、被測定ＩＣの各ピンが入力専用なのか、出°力
専用なのか、又は双方向（入出力兼用）なのかを予め知
る必要がある。更に、各ＩＣピンは２又は３ステート・
ピンかもしれない。
一般的に従来の１０テスタではその試験能力が単一のロ
ジック・７７ミリ（例えばＴ ’１’ Ｌ又はＥＣＬ）
に限定された。例えばテクトロニツクス！Ｉ！！！ ３
２８０型ＩＣテスタはこのよ５なＥＣＬ−ＩＣ素子用の
テスタである。更に、ＩＣを試験する最近の装置のほと
んどはコンピュータにより制御されて〜＼る。
ジック・７７ミリ（例えばＴ ’１’ Ｌ又はＥＣＬ）
に限定された。例えばテクトロニツクス！Ｉ！！！ ３
２８０型ＩＣテスタはこのよ５なＥＣＬ−ＩＣ素子用の
テスタである。更に、ＩＣを試験する最近の装置のほと
んどはコンピュータにより制御されて〜＼る。
ＩＣ試験にとって必要なものは入力から出力までの伝搬
遅延時間の短いＩＣ駆動回路であり、このＩＣ駆動回路
は最高速のＩＣロジック・ファミリ（例えばＥＣＬ）に
適合するような高速の状態遷移時間の信号を発生できる
必要がある。また、こノ信号は低速ＩＣロジック・７７
ミリに適合するよデに状態遷移時間を遅くプログラムで
きる必要があるし、この信号の論理レベル振幅は、各Ｉ
Ｃロジック・ファミリに必要な電圧レベルに適合するよ
うにプログラムできる必要もある。更に、トライ・ステ
ート素子を実ｖＡＫ近づけて試験するために、宗主状態
の出力容量が小さいことも必要である。
遅延時間の短いＩＣ駆動回路であり、このＩＣ駆動回路
は最高速のＩＣロジック・ファミリ（例えばＥＣＬ）に
適合するような高速の状態遷移時間の信号を発生できる
必要がある。また、こノ信号は低速ＩＣロジック・７７
ミリに適合するよデに状態遷移時間を遅くプログラムで
きる必要があるし、この信号の論理レベル振幅は、各Ｉ
Ｃロジック・ファミリに必要な電圧レベルに適合するよ
うにプログラムできる必要もある。更に、トライ・ステ
ート素子を実ｖＡＫ近づけて試験するために、宗主状態
の出力容量が小さいことも必要である。
発明の目的
したがって本発明の目的は上述の如く種々のロジック・
ファミリに適合できる駆動信号を発生するロジック駆動
信号変換装置の提供にある。
ファミリに適合できる駆動信号を発生するロジック駆動
信号変換装置の提供にある。
発明の概要
本発明の装置によれば、あ゛るロジック・ファミリに適
合するあるデジタル信号を他のロジック・７アミ１７に
適合する他のデジタル信号に変換する機能が得られる。
合するあるデジタル信号を他のロジック・７アミ１７に
適合する他のデジタル信号に変換する機能が得られる。
この機能は、デジタル信号の高及び低ロジック・レベル
並びに正及び負（立上り及び立下り）のスルー・レート
（ｓｌｅｗ ｒａｔｅ ：遷移時間）を調整し、他の手
段により設定された他のデジタル信号に変換することに
より実現する。
並びに正及び負（立上り及び立下り）のスルー・レート
（ｓｌｅｗ ｒａｔｅ ：遷移時間）を調整し、他の手
段により設定された他のデジタル信号に変換することに
より実現する。
更に、本発明は別の所定期間中、変換を禁止する手段を
具えている。この禁止期間中、出力線はフローティング
になる。即ち、トライ・ステート信号にも適用できる。
具えている。この禁止期間中、出力線はフローティング
になる。即ち、トライ・ステート信号にも適用できる。
実施例
種々のロジック・ファミリ回路の各々は、ロジック信号
レベル並びにロジック状態遷移時間（立上り及び立下り
時間）により特徴付けられる信号を発生したり、受信す
る。よって万能ロジック・テスタは選択した被試験ＩＣ
に最適に適応するよ５Ｋ、これら信号成分を調整する機
能がなければならない。被試験ＩＣの各ピンには選択し
た一遅の２通信号が必要であるし、異なるロジック・フ
ァミＩＪ特性の信号を供給してもよいので、被試験ＩＣ
の各ピンに専用のプログラム可能なピン・カードを試験
装置内に設ける必要がある。多くのＩＣピンは出力ビン
及び入力ビンであるので、これらカードの各々は受信及
び送信を行なわなければならない。
レベル並びにロジック状態遷移時間（立上り及び立下り
時間）により特徴付けられる信号を発生したり、受信す
る。よって万能ロジック・テスタは選択した被試験ＩＣ
に最適に適応するよ５Ｋ、これら信号成分を調整する機
能がなければならない。被試験ＩＣの各ピンには選択し
た一遅の２通信号が必要であるし、異なるロジック・フ
ァミＩＪ特性の信号を供給してもよいので、被試験ＩＣ
の各ピンに専用のプログラム可能なピン・カードを試験
装置内に設ける必要がある。多くのＩＣピンは出力ビン
及び入力ビンであるので、これらカードの各々は受信及
び送信を行なわなければならない。
更に１各ビン・カードの入力から出力までの信号遅延は
最小として、信号のエツジ（縁）部分の測定精度を維持
しなければならない。コンピュータ用ＩＣにおいては、
種々のピンに供給する信号間の相互作用が生じるのとほ
とんど同時に、被試験ＩＣの各ピンが能動的になるので
、上述の測定精度の維持は測定結果の再現性にとって特
に重要である。
最小として、信号のエツジ（縁）部分の測定精度を維持
しなければならない。コンピュータ用ＩＣにおいては、
種々のピンに供給する信号間の相互作用が生じるのとほ
とんど同時に、被試験ＩＣの各ピンが能動的になるので
、上述の測定精度の維持は測定結果の再現性にとって特
に重要である。
本発明の好適な実施例の回路により、種々のロジック・
ファミリを試験するには、この回路の動作速度は少なく
とも被試験ロジック・ファミリの最高速のものと同じ位
に速く（即ち、立上り及び立下り時間が短かく）なけれ
ばならない。電流駆動に基づ＜、ＥＣＬは最高速のしシ
ック・ファミリであり、各ピン・カードのほとんどの部
品はとのＥＣＬロジック・ファミリである。
ファミリを試験するには、この回路の動作速度は少なく
とも被試験ロジック・ファミリの最高速のものと同じ位
に速く（即ち、立上り及び立下り時間が短かく）なけれ
ばならない。電流駆動に基づ＜、ＥＣＬは最高速のしシ
ック・ファミリであり、各ピン・カードのほとんどの部
品はとのＥＣＬロジック・ファミリである。
第１図は本発明を用いたコンピュータ制御による自動Ｉ
Ｃテスタのブロック図である。試験システム・コンピュ
ータ（１４）はピン・カードの１つ圓と通信を行ない、
このピン・カードｆ１３も被試験ＩＣ（ＤＵＴ）Ｑｌの
ピンの１つと通信を行なう。この試験システムにおいて
、試験システム・コンピュータ（１４１はＤＵＴ （Ｉ
αのビン数と同じ数のピン・カード（１２１をアドレス
指定する。
Ｃテスタのブロック図である。試験システム・コンピュ
ータ（１４）はピン・カードの１つ圓と通信を行ない、
このピン・カードｆ１３も被試験ＩＣ（ＤＵＴ）Ｑｌの
ピンの１つと通信を行なう。この試験システムにおいて
、試験システム・コンピュータ（１４１はＤＵＴ （Ｉ
αのビン数と同じ数のピン・カード（１２１をアドレス
指定する。
試験システム・コンピュータ（＋４１はＣＰＵｆ１６１
、パターン・プロセッサＵ及びタイミング回路＋２（＋
１を含んでいる。ピン・カート責１２は駆動フォーマッ
ト・ロジック回路−、禁止フォーマット・ロジック回路
（２８１、ドライバ（７）、バッファＣ３カ、比較器Ｇ
４１及びサンプル・ホールド回路（ハ）を具えている。
、パターン・プロセッサＵ及びタイミング回路＋２（＋
１を含んでいる。ピン・カート責１２は駆動フォーマッ
ト・ロジック回路−、禁止フォーマット・ロジック回路
（２８１、ドライバ（７）、バッファＣ３カ、比較器Ｇ
４１及びサンプル・ホールド回路（ハ）を具えている。
試験システム・コンピュータ（１４１はＤＵＴ（ＩＱＩ
の各ピンに供給するパルスのタイミングとロジック・パ
ターンを決定し、各ピン・カードα２は通信な行なうＤ
ＵＴＱＩのピンに供給する適当な特性のパルスを発生す
る。コンピュータＱ４１において、ＣＰＵ（１６１はこ
のコンピュータを制御する。パターン・プロセッサ（Ｉ
ＩＧ （例えばテクトロニツクス＆？ ２９５２型）は
、必要なロジック・ファミリ・フォーマット及び予め記
憶した多（のＩＣの信号条件を満たすために、フルボリ
ズム又は予め記憶したパターンにより試験信号を発生す
る。タイミング回路（２Ｇ（例えばテクトロニツクス２
９４５型）は、多くのＩＣのピン・タイミング情報を予
め記憶したＩ’ｔＯＭ（図示せず）と共に、ＤＵＴＱＱ
Ｉの各ピンの必要なタイミング信号を発生する。
の各ピンに供給するパルスのタイミングとロジック・パ
ターンを決定し、各ピン・カードα２は通信な行なうＤ
ＵＴＱＩのピンに供給する適当な特性のパルスを発生す
る。コンピュータＱ４１において、ＣＰＵ（１６１はこ
のコンピュータを制御する。パターン・プロセッサ（Ｉ
ＩＧ （例えばテクトロニツクス＆？ ２９５２型）は
、必要なロジック・ファミリ・フォーマット及び予め記
憶した多（のＩＣの信号条件を満たすために、フルボリ
ズム又は予め記憶したパターンにより試験信号を発生す
る。タイミング回路（２Ｇ（例えばテクトロニツクス２
９４５型）は、多くのＩＣのピン・タイミング情報を予
め記憶したＩ’ｔＯＭ（図示せず）と共に、ＤＵＴＱＱ
Ｉの各ピンの必要なタイミング信号を発生する。
選択したＤＵＴ用のピン・パターン及びタイミング情報
をピン・カード（１２に供給し、このピン・カードはＤ
ＵＴ（ＩｇＩのピンをアドレス指定する。駆動フォーマ
ット・ロジック回路（２（９及び禁止フォーマット・ロ
ジック回路（ハ）はこれらの信号を受ける。
をピン・カード（１２に供給し、このピン・カードはＤ
ＵＴ（ＩｇＩのピンをアドレス指定する。駆動フォーマ
ット・ロジック回路（２（９及び禁止フォーマット・ロ
ジック回路（ハ）はこれらの信号を受ける。
これら回路（１）及び（２〜の各出力を駆動回路（至）
に供給する。駆動フォーマット・日シック回路（４）の
機能は適当なタイミングのパルスとパターン情報（試験
信号）を合成して、駆＠向路（至））を介してＤＵＴＱ
ＯＩのピンに供給することである。同様Ｋ、禁止フォー
マット・ロジック回路（ハ）は試験信号及びタイミング
・パルスを合成して駆動回路４３ＱＩに供給し、適当な
時点に駆動回路（７）の出力インピーダンスを無限大（
即ち駆動回路（至）からＤＵＴＱＯＩに供給する信号が
存在しない）にする。これはＤＵＴ（１０１の被試験ピ
ンからピン・カードａ′２に出力する場合に必要である
。駆動回路（鱒は駆動モード又は禁止モードで動作し、
同時に２つのモードにはなれないこｉに注意されたい。
に供給する。駆動フォーマット・日シック回路（４）の
機能は適当なタイミングのパルスとパターン情報（試験
信号）を合成して、駆＠向路（至））を介してＤＵＴＱ
ＯＩのピンに供給することである。同様Ｋ、禁止フォー
マット・ロジック回路（ハ）は試験信号及びタイミング
・パルスを合成して駆動回路４３ＱＩに供給し、適当な
時点に駆動回路（７）の出力インピーダンスを無限大（
即ち駆動回路（至）からＤＵＴＱＯＩに供給する信号が
存在しない）にする。これはＤＵＴ（１０１の被試験ピ
ンからピン・カードａ′２に出力する場合に必要である
。駆動回路（鱒は駆動モード又は禁止モードで動作し、
同時に２つのモードにはなれないこｉに注意されたい。
またアドレス指定されたＤＵＴ（＋１のピンが入力及び
出力ピンの両方を兼ねていなければ、駆動回路（至）が
禁止モードになることはない。
出力ピンの両方を兼ねていなければ、駆動回路（至）が
禁止モードになることはない。
ＤＵＴ（１０１がピン−カードｔ１３ （駆動回路０３
０１は禁止モード）に信号を出力すると、この信号はバ
ッフアイ２１ｙ！′介して比較器（財）に供給される。
０１は禁止モード）に信号を出力すると、この信号はバ
ッフアイ２１ｙ！′介して比較器（財）に供給される。
次に比較器０嚇はこの信号を１）ＵＴＱ（ｌの期待する
出力と比較する。パターン・プロセッサａ＆及びタイミ
ング回路（イ）は期待する出力信号に関する情報を比較
器（ロ）に供給する。比較器■によつエラーを検出する
と、このピンのエラー・フラッグをセットし、試験シス
テム・コンピュータ０４に転送する。ＤＵＴ（Ｉｌｌｌ
のピンからの出力信号が期待されない場合、試験システ
ム・コンピュータ０４１に命令してピン・カードａ３か
らのエラー・フラッグを無視する。
出力と比較する。パターン・プロセッサａ＆及びタイミ
ング回路（イ）は期待する出力信号に関する情報を比較
器（ロ）に供給する。比較器■によつエラーを検出する
と、このピンのエラー・フラッグをセットし、試験シス
テム・コンピュータ０４に転送する。ＤＵＴ（Ｉｌｌｌ
のピンからの出力信号が期待されない場合、試験システ
ム・コンピュータ０４１に命令してピン・カードａ３か
らのエラー・フラッグを無視する。
第２図は、コンピュータ０４及びピン・カードα２の詳
細なブロック図である。コンピュータ圓はラッチ回路を
具えた１対の１２ビツトのデジタル・アナログ変換器（
ＤＡＣ）（５湯及び１６ピツトＤＡＣ（５０１を有し、
これらＤＡＣをＣＰ Ｕ （１６１により制御する。
細なブロック図である。コンピュータ圓はラッチ回路を
具えた１対の１２ビツトのデジタル・アナログ変換器（
ＤＡＣ）（５湯及び１６ピツトＤＡＣ（５０１を有し、
これらＤＡＣをＣＰ Ｕ （１６１により制御する。
ビンカードＱ２＋については、サンプル・ホールド回路
（至）及び比較器０１０部分を詳細に示している。サン
プル・ホールド回路（ト）は、高レベル・サンプルノ ・ホールド回路（Ｓ／Ｈ） Ｃ３８Ｊ及び低レベル・サ
ンプル・ホールド回路（４０を含んでいる。比較器０ａ
は、高レベル比較器（４ａ、低レベル比較器０４１１比
較器用高レベル・サンプル・ホールド回路（４Ｇ） 、
及び比較器用低レベル・サンプル・ホールド回路（４８
１を含んで〜葛る。
（至）及び比較器０１０部分を詳細に示している。サン
プル・ホールド回路（ト）は、高レベル・サンプルノ ・ホールド回路（Ｓ／Ｈ） Ｃ３８Ｊ及び低レベル・サ
ンプル・ホールド回路（４０を含んでいる。比較器０ａ
は、高レベル比較器（４ａ、低レベル比較器０４１１比
較器用高レベル・サンプル・ホールド回路（４Ｇ） 、
及び比較器用低レベル・サンプル・ホールド回路（４８
１を含んで〜葛る。
１６ビツトＤＡＣ（り１１に応答して、サンプル・ホー
ルド回路（ハ）及び（４Ｇは夫々高及び低レベル・ロジ
ック電圧値を駆動回路ｃｌｏｌに供給し、ＤＵＴ（ＩＩ
のロジック・ファミリの振幅レベルに一致させる。１対
の１２ピツ）ＤＡＣ（！ｉ３は正及び負のスルー・レー
ト情報を駆動回路（３０１に供給して、ＤＵＴ（ＩＧの
ロジック・ファミリ用信号の立上り及び立下り時間に、
又は選択したピン・カード０２によりアドレス指定され
たＤＵＴ（ＩＩの特定のピンのロジック・ファミリの特
性に一致させる。これらの値はＣＰ Ｕ Ｑ６１からの
ス）ｐ−プ信号により転送する。比較器用高及ヒ低レベ
ル・サンプル・ホールド回路（４６）及び（４Ｑを用い
て、ＤＵＴ、０αからの期待する出力信号の振幅又はロ
ジック電圧を同時に設定する。
ルド回路（ハ）及び（４Ｇは夫々高及び低レベル・ロジ
ック電圧値を駆動回路ｃｌｏｌに供給し、ＤＵＴ（ＩＩ
のロジック・ファミリの振幅レベルに一致させる。１対
の１２ピツ）ＤＡＣ（！ｉ３は正及び負のスルー・レー
ト情報を駆動回路（３０１に供給して、ＤＵＴ（ＩＧの
ロジック・ファミリ用信号の立上り及び立下り時間に、
又は選択したピン・カード０２によりアドレス指定され
たＤＵＴ（ＩＩの特定のピンのロジック・ファミリの特
性に一致させる。これらの値はＣＰ Ｕ Ｑ６１からの
ス）ｐ−プ信号により転送する。比較器用高及ヒ低レベ
ル・サンプル・ホールド回路（４６）及び（４Ｑを用い
て、ＤＵＴ、０αからの期待する出力信号の振幅又はロ
ジック電圧を同時に設定する。
第３及び第４図は詳細に示したプログラム可能な駆動回
路ＯＩを開示している。第３図は駆動回路（至）の詳細
なブロック図であり、制御手段である電圧・１流変換器
’ｆ＝７Ｊ及ヒＩ４Ｊ、！圧変換器ｌ５４） 、 （５
６１、６８及びの０）、充放電手段スルーイング（ｓｌ
ｅｗｉｎｇ ）段Ｕ及びｆｆ２．禁止駆動回路−及び（
７（刀、バイアス及び切断回路σａ、クランプ手段であ
るクランプ回路ｆｆ６） 。
路ＯＩを開示している。第３図は駆動回路（至）の詳細
なブロック図であり、制御手段である電圧・１流変換器
’ｆ＝７Ｊ及ヒＩ４Ｊ、！圧変換器ｌ５４） 、 （５
６１、６８及びの０）、充放電手段スルーイング（ｓｌ
ｅｗｉｎｇ ）段Ｕ及びｆｆ２．禁止駆動回路−及び（
７（刀、バイアス及び切断回路σａ、クランプ手段であ
るクランプ回路ｆｆ６） 。
σ槌、翰及び＠湯、出力手段である出力段（財）及び（
財）、逆終端回路弼及び（９つ、禁止ダイオード（ハ）
及び−を具えている。
財）、逆終端回路弼及び（９つ、禁止ダイオード（ハ）
及び−を具えている。
駆動回路Ｃ（０１には駆動及び禁止信号の各々として標
準ＥＣＬロジック・レベルの差動デジタル入力信号が必
要である。また、ＤＵ’ｌ’１ｌ（ｌのロジック・７７
ミリの正及び負のスルー・レートを表わすアナログ信号
と、ＤＵＴＱｌｆ）ｏシック・ファミリのロジック・レ
ベル電圧を設定する１対のアナログ電圧も必要である。
準ＥＣＬロジック・レベルの差動デジタル入力信号が必
要である。また、ＤＵ’ｌ’１ｌ（ｌのロジック・７７
ミリの正及び負のスルー・レートを表わすアナログ信号
と、ＤＵＴＱｌｆ）ｏシック・ファミリのロジック・レ
ベル電圧を設定する１対のアナログ電圧も必要である。
差動駆動信号を電圧変換器５ａ及び時の各々に供給し、
これら変換器は差動的に切替えられた電流を正及び負の
スルーイング段ＩＱ及びσ２の各々に供給する。
これら変換器は差動的に切替えられた電流を正及び負の
スルーイング段ＩＱ及びσ２の各々に供給する。
駆動信号が「低」レベル状態であり、かつ禁止信号も「
低」レベル状態であると仮定すると、出力信号はｖＬＫ
はぼ等しい電圧の「低」レベルモある。このｖＬは負ク
ランプ回路０及び帆を介して供給されるプログラムされ
た低ロジック出力レベルである。この場合、正スルーイ
ング段−の出力電流は低レベル状態であ゛す、負スルー
イング段σ４の出力％、 ｆｉは高レベル状態である。
低」レベル状態であると仮定すると、出力信号はｖＬＫ
はぼ等しい電圧の「低」レベルモある。このｖＬは負ク
ランプ回路０及び帆を介して供給されるプログラムされ
た低ロジック出力レベルである。この場合、正スルーイ
ング段−の出力電流は低レベル状態であ゛す、負スルー
イング段σ４の出力％、 ｆｉは高レベル状態である。
正スルーイング段印の出力電流のほとんどは接続点■か
らバイアス及び切断回路ｇ４）を介して接続点Ｈに流れ
る。
らバイアス及び切断回路ｇ４）を介して接続点Ｈに流れ
る。
この出力電流の残りが、正出力段ＩＨのトランジスタの
ベースを！ＩＡ動する。負クランプ回路Ｈ３からのｖＬ
により供給された負スルーイング段σ２の高レベル電流
と平衡を保って、この負スルーイング段ｔ７３は正スル
ーイング段輪からの電流及び負出力段ｅＪｌのトランジ
スタのベース電流を受ける。よって、出力信号を低レベ
ル電圧とする。
ベースを！ＩＡ動する。負クランプ回路Ｈ３からのｖＬ
により供給された負スルーイング段σ２の高レベル電流
と平衡を保って、この負スルーイング段ｔ７３は正スル
ーイング段輪からの電流及び負出力段ｅＪｌのトランジ
スタのベース電流を受ける。よって、出力信号を低レベ
ル電圧とする。
次に、駆動信号が高レベル忙変化したと仮定する。負ス
ルーイング段σ擾の出力電流は低レベルに切替わり、正
スルーイング段呻の出力電流は高レベルに切替わる。接
続点Ｉ及びＩＩ Ｉｃおける全素子及び幕板の寄生容ｔ
（容量手段）及び正スルーイング段田からの超過電流値
により決まる割合で、接続点Ｉ及びＨの電圧は一致して
正方向忙変化し始める。この電圧変化は接続点１の電圧
がＶＨＹ超すときまで続き、このときに正クランプ回路
（Ｉｅは接続点Ｉをクランプし、接続点１及び■の電圧
変動を停止させる。よって、出力信号が高レベルの電圧
になる。
ルーイング段σ擾の出力電流は低レベルに切替わり、正
スルーイング段呻の出力電流は高レベルに切替わる。接
続点Ｉ及びＩＩ Ｉｃおける全素子及び幕板の寄生容ｔ
（容量手段）及び正スルーイング段田からの超過電流値
により決まる割合で、接続点Ｉ及びＨの電圧は一致して
正方向忙変化し始める。この電圧変化は接続点１の電圧
がＶＨＹ超すときまで続き、このときに正クランプ回路
（Ｉｅは接続点Ｉをクランプし、接続点１及び■の電圧
変動を停止させる。よって、出力信号が高レベルの電圧
になる。
スルーイング段輸又は（７４からの超過電流及び寄生容
量は、接続点電圧の遷移又はスルーイングの割合を決定
する。スルーイング段１又は１７３内め手段は電圧・電
流変換器−又は−と共にこの電流を減らすことができる
。よって、正及び負の遷移割合をプログラムできる。
量は、接続点電圧の遷移又はスルーイングの割合を決定
する。スルーイング段１又は１７３内め手段は電圧・電
流変換器−又は−と共にこの電流を減らすことができる
。よって、正及び負の遷移割合をプログラムできる。
次に禁止信号が高ロジック・レベルに変化したと仮定す
る。この高レベル禁止信号に応じて駆動電圧変換器６荀
及び（ト）は正及び負スルーイング段田及び（皺を制御
してそれらの出力電流を低レベルにする。同時に、禁止
電圧変換器６樽及び−は負及び正禁止駆動回路關及びσ
Ｑの出力電流を高レベル状態に切替える。負禁止クラン
プ回路σ種は接続点Ｉの電圧をＶＬＫクランプする。同
様に、正禁止クランプ回路−が接続点■の電圧を■Ｈに
クランプするまで、正禁止駆動回路（７Ｇは接続点■を
正に駆動する。この場合、禁止ダイオード關及び鏝は逆
バイアスとなって非導通と外るか、又はＦＸ駆動回路至
）の出力を禁止する。
る。この高レベル禁止信号に応じて駆動電圧変換器６荀
及び（ト）は正及び負スルーイング段田及び（皺を制御
してそれらの出力電流を低レベルにする。同時に、禁止
電圧変換器６樽及び−は負及び正禁止駆動回路關及びσ
Ｑの出力電流を高レベル状態に切替える。負禁止クラン
プ回路σ種は接続点Ｉの電圧をＶＬＫクランプする。同
様に、正禁止クランプ回路−が接続点■の電圧を■Ｈに
クランプするまで、正禁止駆動回路（７Ｇは接続点■を
正に駆動する。この場合、禁止ダイオード關及び鏝は逆
バイアスとなって非導通と外るか、又はＦＸ駆動回路至
）の出力を禁止する。
第４図は第３図の駆動回路■の回路図であり、第３図と
同じブロックには同じ参照番号を付す。
同じブロックには同じ参照番号を付す。
この回路は２つの信号路、即ち駆動信号路及び禁止信号
路を具えており、駆動信号路が主信号路である。
路を具えており、駆動信号路が主信号路である。
壓Ｊ１１熊
差動デジタル駆動信号を電圧変換器ｆ５４）及び（ト）
に供給する。電圧変換器も４）及び（ト）の各々を差動
増幅器により構成し、駆動信号を各変換器内のトランジ
スタＱ２及びＱ１２のベースにダ給し、駆動信号を他方
のトランジスタ（Ｊｌ及びＱｏのベースに供給する。こ
れら電圧変換器の機能−一より正及び負スルーイング段
輸及びσ邊を介してＥＣＬレベル（−０，８Ｖ〜−１，
６Ｖ）の駆動入力ロジック・レベルをＤＵＴ（１０１の
ＩＣファミリの所望のロジック・レベルに変換する。差
動駆動信号の各々は、電圧変換器６（４）及び（ト）を
差動的に駆動する。電圧変換器６４Ｊにおいて、トラン
ジスタＱ１及びＱ２のエミッタ間に逆極性でダイオード
ＣＩ（１及びＣＲ２を接続する。
に供給する。電圧変換器も４）及び（ト）の各々を差動
増幅器により構成し、駆動信号を各変換器内のトランジ
スタＱ２及びＱ１２のベースにダ給し、駆動信号を他方
のトランジスタ（Ｊｌ及びＱｏのベースに供給する。こ
れら電圧変換器の機能−一より正及び負スルーイング段
輸及びσ邊を介してＥＣＬレベル（−０，８Ｖ〜−１，
６Ｖ）の駆動入力ロジック・レベルをＤＵＴ（１０１の
ＩＣファミリの所望のロジック・レベルに変換する。差
動駆動信号の各々は、電圧変換器６（４）及び（ト）を
差動的に駆動する。電圧変換器６４Ｊにおいて、トラン
ジスタＱ１及びＱ２のエミッタ間に逆極性でダイオード
ＣＩ（１及びＣＲ２を接続する。
これらダイオードの機能により、トランジスタＱｌのコ
レクタ１ｒ１．流を約１ｍＡから約７ｍＡに切替える。
レクタ１ｒ１．流を約１ｍＡから約７ｍＡに切替える。
駆動信号が正になると、例えばトランジスタＱ２は１ｍ
Ａ状態から７ｍＡ状態に切替わる。トランジスタＱ２が
切替わると、正スルーイング段（６ＥＪ内のトランジス
タＱ５のベース電流を引込む。正スルーイング段（６Ｇ
）はトランジスタＱ４及びＱ５から成る差動対を含んで
いる。トランジスタＱ５のベース電流が引込まれるとト
ランジスタＱ４及びＱ５は回路の最終出力振幅に適合す
る高電圧状態にある。
Ａ状態から７ｍＡ状態に切替わる。トランジスタＱ２が
切替わると、正スルーイング段（６ＥＪ内のトランジス
タＱ５のベース電流を引込む。正スルーイング段（６Ｇ
）はトランジスタＱ４及びＱ５から成る差動対を含んで
いる。トランジスタＱ５のベース電流が引込まれるとト
ランジスタＱ４及びＱ５は回路の最終出力振幅に適合す
る高電圧状態にある。
トランジスタＱ５がわずかに順バイアスされると、トラ
ンジスタＱ４が非導通となり、トランジスタＱ４及び９
５間で大電流を切替える。この電流切替により、トラン
ジスタＱ５が導通するとコレクタ電流が約２５ｍＡの最
大スルー・レートになる。トランジスタＱ５のコレクタ
電流はその休止状態における５ｍＡからその高レベル状
態における３０ｍＡまで変化する。トランジスタＱ５が
その高レベル状態の場合、接続点Ｉの電圧がｖＨとダイ
オードＣＲ８の電圧降下との和になるまで、接続点Ｉの
電圧は１ナノ秒当り約ＩＶの割合で上昇する。このダイ
オードＣＲ８はショットキー・ダイオードであり、正禁
止クランプ回路（７０となる。同時Ｋ、接続点Ｈの電圧
も、バイアス及び切断回路σａを介して上昇する。この
回路σ優は直列接続した５個のダイオードＣＲ４０〜Ｃ
Ｒ４４により構成する。
ンジスタＱ４が非導通となり、トランジスタＱ４及び９
５間で大電流を切替える。この電流切替により、トラン
ジスタＱ５が導通するとコレクタ電流が約２５ｍＡの最
大スルー・レートになる。トランジスタＱ５のコレクタ
電流はその休止状態における５ｍＡからその高レベル状
態における３０ｍＡまで変化する。トランジスタＱ５が
その高レベル状態の場合、接続点Ｉの電圧がｖＨとダイ
オードＣＲ８の電圧降下との和になるまで、接続点Ｉの
電圧は１ナノ秒当り約ＩＶの割合で上昇する。このダイ
オードＣＲ８はショットキー・ダイオードであり、正禁
止クランプ回路（７０となる。同時Ｋ、接続点Ｈの電圧
も、バイアス及び切断回路σａを介して上昇する。この
回路σ優は直列接続した５個のダイオードＣＲ４０〜Ｃ
Ｒ４４により構成する。
差動デジタル駆動信号は第２電圧変換器Ｃ！を駆動する
が、この電圧変換器はトランジスタＱ１を及びＱ１２か
ら成る差動対を含んでいる。この差動対は電圧変換器５
ａの差動対と全く逆に動作する。例えば、駆動信号が正
に変化すると、トランジスタＱ１２のコレクタ電流を１
ｍＡに切替え、トランジスタＱｌｌのコレクタ電流を７
ｍＡに切替える。この切替えを行なうと、負スルーイン
グ段（１２のトランジスタＱ１ｓはそのコレクタ電流を
５ｍＡに切替える。負スルーイング段（７りもまた差動
対Ｑ１４及び（Ｊ＋ｓを含んでいる。よって、トランジ
スタＱ１５のコレクタ電流が低レベルになると、トラン
ジスタＱ１４のコレクタ電流が高レベルになる。電圧変
換器（財）及び（ＩＣＡの切替え動作の結果、トランジ
スタ喝のコレクタ′亀流は高レベル（３０ｍＡ）となり
、トランジスタＣＪ＋ｓのコレクタ電流は低レベル（５
ｍＡ）となる。トランジスタＱ５及びＱ１５のコレクタ
の作用により、接続点１及びＨの電圧は夫々負電圧クラ
ンプ回路（８ｚによりＶＬにクランプされた状態から正
クランプ回路（７ｅによりＶＨにクランプされた状態に
変化する。バイアス及び切断回路Ｃｌ４１に約５ｍＡの
電流を常に流しているので、正及び負スルーイング段（
６１９及び（７２の切替え動作により接続点１及び］の
電圧を互いに追従させる。バイアス及び切断回路Ｈは直
列接続したダイオードを含んでいるので、接続点１及び
封の電圧差は約３．１■に維持される。
が、この電圧変換器はトランジスタＱ１を及びＱ１２か
ら成る差動対を含んでいる。この差動対は電圧変換器５
ａの差動対と全く逆に動作する。例えば、駆動信号が正
に変化すると、トランジスタＱ１２のコレクタ電流を１
ｍＡに切替え、トランジスタＱｌｌのコレクタ電流を７
ｍＡに切替える。この切替えを行なうと、負スルーイン
グ段（１２のトランジスタＱ１ｓはそのコレクタ電流を
５ｍＡに切替える。負スルーイング段（７りもまた差動
対Ｑ１４及び（Ｊ＋ｓを含んでいる。よって、トランジ
スタＱ１５のコレクタ電流が低レベルになると、トラン
ジスタＱ１４のコレクタ電流が高レベルになる。電圧変
換器（財）及び（ＩＣＡの切替え動作の結果、トランジ
スタ喝のコレクタ′亀流は高レベル（３０ｍＡ）となり
、トランジスタＣＪ＋ｓのコレクタ電流は低レベル（５
ｍＡ）となる。トランジスタＱ５及びＱ１５のコレクタ
の作用により、接続点１及びＨの電圧は夫々負電圧クラ
ンプ回路（８ｚによりＶＬにクランプされた状態から正
クランプ回路（７ｅによりＶＨにクランプされた状態に
変化する。バイアス及び切断回路Ｃｌ４１に約５ｍＡの
電流を常に流しているので、正及び負スルーイング段（
６１９及び（７２の切替え動作により接続点１及び］の
電圧を互いに追従させる。バイアス及び切断回路Ｈは直
列接続したダイオードを含んでいるので、接続点１及び
封の電圧差は約３．１■に維持される。
トランジスタＱ５の；レクタ電流が高レベルに切替わる
と、接続点Ｉの電圧は正クランプ回路（７６１のｖＨと
ダイオードＣＲｓの電圧降下との和になる。
と、接続点Ｉの電圧は正クランプ回路（７６１のｖＨと
ダイオードＣＲｓの電圧降下との和になる。
この状態において、負クランプ回路曽のダイオードＣＲ
１８は逆バイアスになる。駆動信号及び１１信号の状態
が切替われば、トランジスタＱ５及びＱ１５の状態は切
替わり、導通したダイオードＣＲ１５を介して接続点■
の電圧はｔｌは■ＬＫ下がり、接続点Ｉの電圧をＶＬよ
り３．１■高い重圧に維持する。
１８は逆バイアスになる。駆動信号及び１１信号の状態
が切替われば、トランジスタＱ５及びＱ１５の状態は切
替わり、導通したダイオードＣＲ１５を介して接続点■
の電圧はｔｌは■ＬＫ下がり、接続点Ｉの電圧をＶＬよ
り３．１■高い重圧に維持する。
駆動回路０））の動作サイクルにわたって、出力段（財
）及びＯａを能動領域に維持するため、接ト１１；点Ｉ
及び■の電圧差を３．１Ｖにする心安がある。よって、
逆終端回路（財）及び（９渇内の抵抗器Ｒ６ａ 、 Ｉ
Ｌ６ｂ 、 １Ｌ６ｃ 。
）及びＯａを能動領域に維持するため、接ト１１；点Ｉ
及び■の電圧差を３．１Ｖにする心安がある。よって、
逆終端回路（財）及び（９渇内の抵抗器Ｒ６ａ 、 Ｉ
Ｌ６ｂ 、 １Ｌ６ｃ 。
Ｒ１６ａ 、 Ｒ１６ｂ及びＲ１６ｃの各々の電圧降下
を維持する。したがって、正出力段（８４）内のトラン
ジスタＱ６Ａ、Ｑ６Ｂ及びＱ６Ｃ並びに負出力段ｆＨ内
のトランジスタＱ１６Ａ ＊ Ｑ１６ ｎ及びＱ１６Ｃ
の各コレクタ電流を約１０ｍＡＫ維持する。
を維持する。したがって、正出力段（８４）内のトラン
ジスタＱ６Ａ、Ｑ６Ｂ及びＱ６Ｃ並びに負出力段ｆＨ内
のトランジスタＱ１６Ａ ＊ Ｑ１６ ｎ及びＱ１６Ｃ
の各コレクタ電流を約１０ｍＡＫ維持する。
上述し、第２図に示したサンプル・ホールド回路（至）
及び（４０ｉにより、駆動回路（ＩＱ＋は高及び低ロジ
ック・レベルの電圧信号を出力する。よって、駆動回路
（３０＋は出力信号のレベルを前もって選択されたレベ
ルに設定する。
及び（４０ｉにより、駆動回路（ＩＱ＋は高及び低ロジ
ック・レベルの電圧信号を出力する。よって、駆動回路
（３０＋は出力信号のレベルを前もって選択されたレベ
ルに設定する。
出力信号の立上り及び立下り時間、又は正及び負のスル
ー・レートを前もって選択した値に設定するための容：
ｊｊ、を駆動回路Ｃ３ｌ）Ｉは具えている。これは、正
及び負スルーイング段鈎及び（１２）Ｋより行なう。正
スルーイング段田のトランジスタＱ４及びＱ５のエミッ
タ間に逆極性に接続したダイオードＣＲ４及びＣＲ５の
共通接続点から流れる電流を制御して、正スルーイング
・レートを変化させる。
ー・レートを前もって選択した値に設定するための容：
ｊｊ、を駆動回路Ｃ３ｌ）Ｉは具えている。これは、正
及び負スルーイング段鈎及び（１２）Ｋより行なう。正
スルーイング段田のトランジスタＱ４及びＱ５のエミッ
タ間に逆極性に接続したダイオードＣＲ４及びＣＲ５の
共通接続点から流れる電流を制御して、正スルーイング
・レートを変化させる。
定電圧ダイオードｚ１の電圧降下、トランジスタＱ５の
ペース・エミッタ間の電圧差、及びダイオードＣＲ５の
電圧降下により決まる電圧値において、抵抗器Ｒ５Ａ及
びＲ５Ｂが電流を制御して最高の正スルー・レートを決
常する。定電圧ダイオードの定電圧が５．６ｖの場合、
ダイオードＣＲ４及びＣＲ５の共通接続点の電圧は＋Ｖ
ｃより約４．５ｖ低い。
ペース・エミッタ間の電圧差、及びダイオードＣＲ５の
電圧降下により決まる電圧値において、抵抗器Ｒ５Ａ及
びＲ５Ｂが電流を制御して最高の正スルー・レートを決
常する。定電圧ダイオードの定電圧が５．６ｖの場合、
ダイオードＣＲ４及びＣＲ５の共通接続点の電圧は＋Ｖ
ｃより約４．５ｖ低い。
また接続点■及びＨにおける回路の寄生容量に発生する
電圧を変化させるのに電流が必要である。
電圧を変化させるのに電流が必要である。
回路配置、トランジスタ、ダイオード等により確実に寄
生容量が存在し、２５ ｍＡの不平衡な電流が１ナノ秒
につき１■のスルー・レートを発生した場合、寄生容量
の総計は約２５ＰＦである。
生容量が存在し、２５ ｍＡの不平衡な電流が１ナノ秒
につき１■のスルー・レートを発生した場合、寄生容量
の総計は約２５ＰＦである。
ダイオードＣＲ４及びＣＲ５の共通接続点から流れる電
流を減らすようにプログラムして、スルー・レートを調
整できる。小電流により同じ電圧まで寄生容量を充電す
ることにより遅いスルー・レート（即ち遅い立上り時間
）が得られる。増幅器Ｕ１及びＦＥＴ ＱＩＯＩを含ん
だ電圧・電流変換器０により、ダイオードＣＲ４及びＣ
Ｉｔ ５からの電流を変化させる。第２図に示した試験
システム・コンピュータ（＋４１の１２ビツトＤＡＣ１
５ａが供給するアナログ信号により、増幅器Ｕ１の動作
を制御する。増幅器ＵＩ Ｋ供給される電圧範囲は０■
から一１０ｖであり、ＦＥＴＱｒｏｔに０から２５ｍＡ
！での電ｉを発、生させる。換言すれば、ＦＥＴＱｒｏ
ｌに流れる電流が増加すればする程、ダイオードＣＩ’
ｔ４及びＣＲ５の共通接続点から引出す電流が増える。
流を減らすようにプログラムして、スルー・レートを調
整できる。小電流により同じ電圧まで寄生容量を充電す
ることにより遅いスルー・レート（即ち遅い立上り時間
）が得られる。増幅器Ｕ１及びＦＥＴ ＱＩＯＩを含ん
だ電圧・電流変換器０により、ダイオードＣＲ４及びＣ
Ｉｔ ５からの電流を変化させる。第２図に示した試験
システム・コンピュータ（＋４１の１２ビツトＤＡＣ１
５ａが供給するアナログ信号により、増幅器Ｕ１の動作
を制御する。増幅器ＵＩ Ｋ供給される電圧範囲は０■
から一１０ｖであり、ＦＥＴＱｒｏｔに０から２５ｍＡ
！での電ｉを発、生させる。換言すれば、ＦＥＴＱｒｏ
ｌに流れる電流が増加すればする程、ダイオードＣＩ’
ｔ４及びＣＲ５の共通接続点から引出す電流が増える。
よって、トランジスタＱｓにより接続点Ｉ及び■へ切替
えられる電流が減少し、正スルー・レートを制御する。
えられる電流が減少し、正スルー・レートを制御する。
同様に、負スルー・レートも負スルーイング段σカ及び
電圧・電流変換器Ｈにより調整可能であるＯ正及び負の
スルー・レートは互いに独立して調整可能であり、非常
に遅い正のスルー・レートと非常に速い負のスルー・レ
ートとを航・合せるのも可能であるし、ＤＵ’ｌαの特
性に適合するのに必要な組合せも可能である。
電圧・電流変換器Ｈにより調整可能であるＯ正及び負の
スルー・レートは互いに独立して調整可能であり、非常
に遅い正のスルー・レートと非常に速い負のスルー・レ
ートとを航・合せるのも可能であるし、ＤＵ’ｌαの特
性に適合するのに必要な組合せも可能である。
禁止機能
駆動回路■に供給する第２０差動デジタル入力信号対は
禁止信号である。これらの信号を電圧変換器（至）及び
１（ｊと共に駆動信号電圧変換器６分及び州に供給する
。禁止信号はＥＣＬレベルの信号である。電圧変換器６
種及び−の各々はトランジスタＱ２１及びＱ２２の差動
対、並びにトランジスタＱ３１及びＱ３２の差動対を含
んでいる。電圧変換器−の出力を負禁止駆動回路ｌ８１
Ｋ供給し、電圧変換器−の出力を正禁止駆動回路σＩに
供給する。禁止駆動回路岐及び（７０は差動トランジス
タ対Ｑ２４及びＱ２５と差動トランジスタ対Ｑ３４及び
Ｑａｓとを夫々含んでいる。禁止信号が高レベルになる
と、電圧変換器（ト）の出力に応答して、負禁止駆動回
路岐のトランジスタＱ２５のコレクタ電流を高レベルに
切替える。これに応答して、ダイオードＣＲ９を含んだ
負禁止クランプ回路ｑ８が導通するまで、接続点Ｉの電
圧は下がる。この結果、接続点Ｉの電圧はｖＬになる。
禁止信号である。これらの信号を電圧変換器（至）及び
１（ｊと共に駆動信号電圧変換器６分及び州に供給する
。禁止信号はＥＣＬレベルの信号である。電圧変換器６
種及び−の各々はトランジスタＱ２１及びＱ２２の差動
対、並びにトランジスタＱ３１及びＱ３２の差動対を含
んでいる。電圧変換器−の出力を負禁止駆動回路ｌ８１
Ｋ供給し、電圧変換器−の出力を正禁止駆動回路σＩに
供給する。禁止駆動回路岐及び（７０は差動トランジス
タ対Ｑ２４及びＱ２５と差動トランジスタ対Ｑ３４及び
Ｑａｓとを夫々含んでいる。禁止信号が高レベルになる
と、電圧変換器（ト）の出力に応答して、負禁止駆動回
路岐のトランジスタＱ２５のコレクタ電流を高レベルに
切替える。これに応答して、ダイオードＣＲ９を含んだ
負禁止クランプ回路ｑ８が導通するまで、接続点Ｉの電
圧は下がる。この結果、接続点Ｉの電圧はｖＬになる。
同様に、 ＩＩＥ圧変換器ＩＩは正禁止駆動回路σαの
トランジスタＱ３５のコレクタ電流を高レベルに切替え
るので、ダイオードＣＲ１９を含む正禁止クランプ回路
−を順バイアスとし、接続点Ｈの電圧をＶＨＫ上昇させ
る。この結果、バイアス及び切断回路ζ（は非導通状態
となり、接続点１及び田の電圧は逆になる。この状態に
おいて、接続点ｎの電圧は接続点Ｉの電圧よりも高いの
で、これら接続点間の電圧差はもはや３．１■ではない
。
トランジスタＱ３５のコレクタ電流を高レベルに切替え
るので、ダイオードＣＲ１９を含む正禁止クランプ回路
−を順バイアスとし、接続点Ｈの電圧をＶＨＫ上昇させ
る。この結果、バイアス及び切断回路ζ（は非導通状態
となり、接続点１及び田の電圧は逆になる。この状態に
おいて、接続点ｎの電圧は接続点Ｉの電圧よりも高いの
で、これら接続点間の電圧差はもはや３．１■ではない
。
これら接続点の電圧が逆になることにより、正出力段（
財）及び負出力段（財）のトランジスタＱｅ及びＱ１６
は夫々カット・オフになる。換言すれば、接続点Ｈの電
圧が増加すれば、トランジスタＱ１ｇが非導通になり、
接続点Ｉの電圧が減少すれば、−トランジスタＱ６が非
導通になる。その結果、禁止モードにおいて駆動回路（
至）の出力はフローティングになる。駆動回路（至）の
出力端に接続した禁止夕゛イオード■及び−のショット
キー・ダイオードの容量は小さいので、禁止モードにお
ける出力線の容量は非常に小さくなる。
財）及び負出力段（財）のトランジスタＱｅ及びＱ１６
は夫々カット・オフになる。換言すれば、接続点Ｈの電
圧が増加すれば、トランジスタＱ１ｇが非導通になり、
接続点Ｉの電圧が減少すれば、−トランジスタＱ６が非
導通になる。その結果、禁止モードにおいて駆動回路（
至）の出力はフローティングになる。駆動回路（至）の
出力端に接続した禁止夕゛イオード■及び−のショット
キー・ダイオードの容量は小さいので、禁止モードにお
ける出力線の容量は非常に小さくなる。
駆動電圧変換器６荀及び（ト）並びに関連した回路が禁
止モードのトランジスタと干渉するのを防止するため、
トランジスタＱ３及びＱｌｓを電圧変換器６荀及び（ト
）に夫々設ける。トランジスタＱ３及びＱｓｓは供給さ
・れた禁止信号に応答する。禁止状態になったとき、こ
れらトランジスタＱ３及びＱｌａの各々は能動状態にな
り、正及び負スルーイング段呻及びａ２のトランジスタ
Ｑ５及びＱ１５の出力コレクタ電流を共に５ｍＡ状態に
して、接続点Ｉ及び］の電圧を反転する。トランジスタ
Ｑ３及びＱｒａを設けないと、トランジスタＱ５又はＱ
ｌｓの一方のコレクタ電流が高レベルとなり、他方のコ
レクタ電流が低レベルとなり、駆動及び禁止信号が互い
に反対となり、大量の熱を回路内に発生する。よって、
トランジスタＱ２５及びＱ３５が導通のとき同時にトラ
ンジスタＱ５及びＱ１５は導通とはならず、その逆も同
様である。
止モードのトランジスタと干渉するのを防止するため、
トランジスタＱ３及びＱｌｓを電圧変換器６荀及び（ト
）に夫々設ける。トランジスタＱ３及びＱｓｓは供給さ
・れた禁止信号に応答する。禁止状態になったとき、こ
れらトランジスタＱ３及びＱｌａの各々は能動状態にな
り、正及び負スルーイング段呻及びａ２のトランジスタ
Ｑ５及びＱ１５の出力コレクタ電流を共に５ｍＡ状態に
して、接続点Ｉ及び］の電圧を反転する。トランジスタ
Ｑ３及びＱｒａを設けないと、トランジスタＱ５又はＱ
ｌｓの一方のコレクタ電流が高レベルとなり、他方のコ
レクタ電流が低レベルとなり、駆動及び禁止信号が互い
に反対となり、大量の熱を回路内に発生する。よって、
トランジスタＱ２５及びＱ３５が導通のとき同時にトラ
ンジスタＱ５及びＱ１５は導通とはならず、その逆も同
様である。
発明の効果
したがって、本発明によれば、ＤＵＴのロジック・ファ
ミリに最適のスル°−・レート（遷移時間）及びロジッ
ク・レベルの駆動信号をＤＵＴに供給できる。またこの
正及び負のスルー・レートを独立に制御できるので、応
用範囲が広がる。更に禁止状態においては出力端を７０
−ティングにできるので、トライステート素子にも適用
できる。
ミリに最適のスル°−・レート（遷移時間）及びロジッ
ク・レベルの駆動信号をＤＵＴに供給できる。またこの
正及び負のスルー・レートを独立に制御できるので、応
用範囲が広がる。更に禁止状態においては出力端を７０
−ティングにできるので、トライステート素子にも適用
できる。
第１図は本発明を適用したＩＣテスタの簡略化したブロ
ック図、第２図は第１図の一部を詳細に示したプ田ツク
図、第３図は本発明を適用した駆動回路のブロック図、
第４図は第３図の回路図である。 図において、Ｅ及び呻は制御手段、６６）及びｆｆ３は
充放電手段、（甫及び６擾はクーランプ手段、（財）及
び！１１は出力手段である。
ック図、第２図は第１図の一部を詳細に示したプ田ツク
図、第３図は本発明を適用した駆動回路のブロック図、
第４図は第３図の回路図である。 図において、Ｅ及び呻は制御手段、６６）及びｆｆ３は
充放電手段、（甫及び６擾はクーランプ手段、（財）及
び！１１は出力手段である。
Claims (1)
- 入力ロジック駆動信号の目シック・レベルに応じて容量
手段の充放電を行なう充放電手段と、該充放電手段の充
放電電流の値を制御する制御手段と、上記充放電手段の
電圧を所定の高及び低ロジック・レベル電圧にクランプ
するクランプ手段と、上記容量手段の電圧により出力ロ
ジック駆動信号を発生する出力手段とを具え、上記入力
目シック駆動信号を所定の遷移時間及びロジック・レベ
ル電圧の上記出力ロジック駆動信号に変換することを特
徴とするロジック駆動信号変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/437,248 US4507576A (en) | 1982-10-28 | 1982-10-28 | Method and apparatus for synthesizing a drive signal for active IC testing including slew rate adjustment |
| US437248 | 1982-10-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107283A true JPS59107283A (ja) | 1984-06-21 |
| JPH0252993B2 JPH0252993B2 (ja) | 1990-11-15 |
Family
ID=23735672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201853A Granted JPS59107283A (ja) | 1982-10-28 | 1983-10-27 | ロジツク駆動信号変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4507576A (ja) |
| JP (1) | JPS59107283A (ja) |
| DE (1) | DE3339264A1 (ja) |
| FR (1) | FR2535552B1 (ja) |
| GB (1) | GB2129571B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6333677A (ja) * | 1986-04-10 | 1988-02-13 | カデイツク・インコ−ポレ−テツド | 回路テスト方法および装置 |
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