JPS5899282A - 直流電動機の制御装置 - Google Patents
直流電動機の制御装置Info
- Publication number
- JPS5899282A JPS5899282A JP56195266A JP19526681A JPS5899282A JP S5899282 A JPS5899282 A JP S5899282A JP 56195266 A JP56195266 A JP 56195266A JP 19526681 A JP19526681 A JP 19526681A JP S5899282 A JPS5899282 A JP S5899282A
- Authority
- JP
- Japan
- Prior art keywords
- control
- circuit
- motor
- data
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/0077—Characterised by the use of a particular software algorithm
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Electric Motors In General (AREA)
- Control Of Direct Current Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は直流電動機の制御装置に関し、特にサイリスタ
レオナード方式によるディジタル制御に基づく直流電動
機の制御装置に関するもので、ディジタル処理による轡
精変化、応答性の良好な直流電動機の劃−装置を提供す
ることを目的とする。
レオナード方式によるディジタル制御に基づく直流電動
機の制御装置に関するもので、ディジタル処理による轡
精変化、応答性の良好な直流電動機の劃−装置を提供す
ることを目的とする。
以下本発明の一実施例を添附された図面と共に説明する
。
。
第１図はシステムの概略的な全体構成を示すブロツク図
であり、１は三相交流ｍ１ｌｌ、 ２は直流電動機Ｓを
制御する三相ブリッジ構成のサイリスタ変換部、４はこ
の直流電動−３の回転速度をパルスとして検出するパル
スピックアップ、５は三相交流の電流検出を行う１を流
検出回路である。６は制御回路部でパルスピックアップ
４からのパルスカウント数と電流検出回路５からの電流
検出値に基づき比較演算処理がされ、所定のタイミング
でゲートパルス７ｇを生成しゲート増幅回路１を介して
このゲートパルス７ｇを出力する。
であり、１は三相交流ｍ１ｌｌ、 ２は直流電動機Ｓを
制御する三相ブリッジ構成のサイリスタ変換部、４はこ
の直流電動−３の回転速度をパルスとして検出するパル
スピックアップ、５は三相交流の電流検出を行う１を流
検出回路である。６は制御回路部でパルスピックアップ
４からのパルスカウント数と電流検出回路５からの電流
検出値に基づき比較演算処理がされ、所定のタイミング
でゲートパルス７ｇを生成しゲート増幅回路１を介して
このゲートパルス７ｇを出力する。
この制御回路部６の詳細を第２図に示す。善本的な構５
！！’素としてクロック発振回路６１の出力により動作
する中央演算処理装置（以下ＣＰＵと略記する）、メモ
リーとしてＲＯＭ６Ｂ 、 ＲＡＭ４を有する。
！！’素としてクロック発振回路６１の出力により動作
する中央演算処理装置（以下ＣＰＵと略記する）、メモ
リーとしてＲＯＭ６Ｂ 、 ＲＡＭ４を有する。
ここでＲＯＭ６３はシステムプログラム及びチー４プル
を内蔵している。ＲＡＭ６４は７ステムパラメータ値の
一時記憶場所でスタックエリアとして使用される。操作
部としてキーボード）Ｓ設けられ、ここでは７ステムの
スタート、設定値の入力、運転開始などの機能を有して
いる。６６は割込信号発生回路で０ＰＵＩＩＪはこの回
路６６にょシ割込みを受けつける。
を内蔵している。ＲＡＭ６４は７ステムパラメータ値の
一時記憶場所でスタックエリアとして使用される。操作
部としてキーボード）Ｓ設けられ、ここでは７ステムの
スタート、設定値の入力、運転開始などの機能を有して
いる。６６は割込信号発生回路で０ＰＵＩＩＪはこの回
路６６にょシ割込みを受けつける。
これらの割込みには３種類あり、それＥこついては後述
する。６１は線間電圧発生回路であり、３相の線間電圧
を０，１の信号に変換し入出力回路６８Ｉ！Ｌ及び工１
０バス６９を介して一前記ＯＰＴ：１６２に送られる。
する。６１は線間電圧発生回路であり、３相の線間電圧
を０，１の信号に変換し入出力回路６８Ｉ！Ｌ及び工１
０バス６９を介して一前記ＯＰＴ：１６２に送られる。
またパルスピックアップ４からの回転数噴石値はＹ変換
器ｒ０で周波数・！正変換され、ψ変換器１１でアナロ
グ・ディジタル変換され、入出力回路６８ｂ、工１０バ
ス６９を介して０ＰＨ６２に送られる。
器ｒ０で周波数・！正変換され、ψ変換器１１でアナロ
グ・ディジタル変換され、入出力回路６８ｂ、工１０バ
ス６９を介して０ＰＨ６２に送られる。
また電流検出回路、５からの′＃を流検出値は同様に％
変学器７１アナログ・ディジタル変換され入出力回路６
８ｂ％Ｉ１０バス４ｔを介して０ＰＵ６２に送られる。
変学器７１アナログ・ディジタル変換され入出力回路６
８ｂ％Ｉ１０バス４ｔを介して０ＰＵ６２に送られる。
また、この入出力回路６８ｂには所要の設定値が人力さ
れる。更に前記０ＰＵ６２における比較演算処理に基づ
き所定のタイミングで入出力回路６８０を介してゲート
パルスが出力される。
れる。更に前記０ＰＵ６２における比較演算処理に基づ
き所定のタイミングで入出力回路６８０を介してゲート
パルスが出力される。
次に前述した割込信号発生回路６６の詳細を第３図に示
す。キーボード６５からのキーイン割込はラッチ回路６
６１−でラッチされてキーイン割込信号として９ＰＵｇ
ｊに受付けられる。また、同期信号処理割込は、３相Ｕ
、Ｖ、Ｗの相信号よシ各交叉点より同期信号発生回路６
６２で求めた同期パルス０もしくは同期パルス１をゲー
ト６６３ 、ワン７ヨツト６６４を介して０ＰＵ６２に
入力することにより行う。
す。キーボード６５からのキーイン割込はラッチ回路６
６１−でラッチされてキーイン割込信号として９ＰＵｇ
ｊに受付けられる。また、同期信号処理割込は、３相Ｕ
、Ｖ、Ｗの相信号よシ各交叉点より同期信号発生回路６
６２で求めた同期パルス０もしくは同期パルス１をゲー
ト６６３ 、ワン７ヨツト６６４を介して０ＰＵ６２に
入力することにより行う。
また、ゲート出力要求割込は、制御角演算処理に応じて
予じめセットされているタイマー蝋をスタート信号とし
て、ゲート６６７を介して同期パルス０、同期パルス１
のいずれかを０ＰＵ１５２に人力することにより行う。
予じめセットされているタイマー蝋をスタート信号とし
て、ゲート６６７を介して同期パルス０、同期パルス１
のいずれかを０ＰＵ１５２に人力することにより行う。
上述した割込み信号の他に０ＰＵ６ＪぼタイＹ６６５の
タイムアツプパルス信号ヲ受けつける。即ちタイマ６６
５はクロックを分周回路６６６で分周したパルスでカウ
ントを開始し、タイムアツプ時にタイマー〇のタイムア
ツプ信号がワン・／：１ツト６６１ヲ介してタイマー〇
のタイムアツプパルス信号として０ＰＵ６２に人力され
る。
タイムアツプパルス信号ヲ受けつける。即ちタイマ６６
５はクロックを分周回路６６６で分周したパルスでカウ
ントを開始し、タイムアツプ時にタイマー〇のタイムア
ツプ信号がワン・／：１ツト６６１ヲ介してタイマー〇
のタイムアツプパルス信号として０ＰＵ６２に人力され
る。
各回路の個別構成は上述したようであり、次に制御角タ
イマー演算処理について第４図のフローと共に説明する
。
イマー演算処理について第４図のフローと共に説明する
。
まず判断ブロックＳ、で速度制御であるか否かの判断を
行い、ＹＩＩｉ８ならばステップ８．で工ｎ＝に＋ （
（ｓｖ−ＩＴｎ）＋Σ（ＳＶ −ＩＶｎ ）／Ｔ、
）を比例積分により制ｉｉｐｍＩｎを求める。ここでに
１は連層補償ゲイン常数、ＳＶは設定値、ＩＶｎは人力
速度、ＴＩは速度補償積分常数である。次に判断ブロッ
ク日、てこの速度制紳量Ｉｎが零より大であるかどうか
の判断を行う。
行い、ＹＩＩｉ８ならばステップ８．で工ｎ＝に＋ （
（ｓｖ−ＩＴｎ）＋Σ（ＳＶ −ＩＶｎ ）／Ｔ、
）を比例積分により制ｉｉｐｍＩｎを求める。ここでに
１は連層補償ゲイン常数、ＳＶは設定値、ＩＶｎは人力
速度、ＴＩは速度補償積分常数である。次に判断ブロッ
ク日、てこの速度制紳量Ｉｎが零より大であるかどうか
の判断を行う。
零以上であれば判断ブロック日、てこの制卸量工ｎと電
流制限値ＣＩとの比較判断を行う。なお判断ブロック日
、で制紬量工ｎが零以下の時は、ステップ８＠に示され
るようにｌｎ＝０とする。紡速した判断ブロック８４で
の比較判断において、制碑量Ｉｎが電流制限値以下の時
はステップ日・でこの制鉤置工ｎを電流制限値とする。
流制限値ＣＩとの比較判断を行う。なお判断ブロック日
、で制紬量工ｎが零以下の時は、ステップ８＠に示され
るようにｌｎ＝０とする。紡速した判断ブロック８４で
の比較判断において、制碑量Ｉｎが電流制限値以下の時
はステップ日・でこの制鉤置工ｎを電流制限値とする。
次にステップ８．でαｎ＝ Ｋｌ （（Ｉｎ−エエｎ）
＋Σ（−Ｉｎ−エエｎ）／７．）に基づき電流補償とし
て比例・積分を行う。ここでに、は電流補償ゲイン常数
、Ｔ、は電流補償積分定数である。判断ブロック日、で
この出力α。が零より大であるかどうかの判断を行い、
零以上であればステップ８．でα＝αｎ／Ｋｓとして補
正を行う。ここでに、は制御角テーブル補正常数である
。もし判断ブロックＳ、で零以下であればステップも＠
でα＝０とする。次にステップＳ１１でαの逆余弦値に
相当するタイマー値ＴをＴ ＝ｃＯａαで求める。この
ようにして、後述するようにｆ−宗弦換算テーブルのア
ドレスとしてタイマー値が取り出される。また、判断ブ
ロック８１でＮＯと判断された時には電流開側が行われ
ることになり、この場合には速度補償は行われず、ステ
ップａｌｌで制帆歓工ｎを設定＠ ＳＶとし、直接ステ
ップＳ、以下の１１Ｌ流補償処理に入る。
＋Σ（−Ｉｎ−エエｎ）／７．）に基づき電流補償とし
て比例・積分を行う。ここでに、は電流補償ゲイン常数
、Ｔ、は電流補償積分定数である。判断ブロック日、で
この出力α。が零より大であるかどうかの判断を行い、
零以上であればステップ８．でα＝αｎ／Ｋｓとして補
正を行う。ここでに、は制御角テーブル補正常数である
。もし判断ブロックＳ、で零以下であればステップも＠
でα＝０とする。次にステップＳ１１でαの逆余弦値に
相当するタイマー値ＴをＴ ＝ｃＯａαで求める。この
ようにして、後述するようにｆ−宗弦換算テーブルのア
ドレスとしてタイマー値が取り出される。また、判断ブ
ロック８１でＮＯと判断された時には電流開側が行われ
ることになり、この場合には速度補償は行われず、ステ
ップａｌｌで制帆歓工ｎを設定＠ ＳＶとし、直接ステ
ップＳ、以下の１１Ｌ流補償処理に入る。
第５図（Ａ） 、 （Ｂｌは１６進表示による逆余弦換
算テーブルであシ同図（ム）は下位バイト、同図（Ｂ）
は上位バイトを夫々示しており、これらがＲＯＭ６３内
に格納されている。
算テーブルであシ同図（ム）は下位バイト、同図（Ｂ）
は上位バイトを夫々示しており、これらがＲＯＭ６３内
に格納されている。
次に、ゲートパルスの生成について第６図（Ａ）乃至（
ｍ）の波形図と共に説明する。同図ＴＡ）は［１図に示
されるサイリスタ変換部２を構成する３相ブリツジ構成
のサイリスタをＵ、Ｖ、Ｗ、Ｘ、Ｙ、Ｚとした時の３相
相電圧Ｕ 、 Ｖ 、 ’ｌこ対する電圧波形を示し、
同図（Ｂｌは％３相の絆関電、圧ｔｒ−ｖ、ｖ−Ｗ、Ｗ
−Ｕを正のときを１−１負のときを０として表わしたも
ので、同図（ｃｌは、同期信号Ｏ１同期信４１の各パル
スタイミングであり、夫々同期タイミング時に斜線の如
（制御角の演算がなされ、夫々他のタイマーにカウント
値がセットされることを示している。同図りはタイマー
〇、タイマー゛１が夫々？、、Ｔ、 Ｍ間抜タイムアツ
プしたことを示しており、同図（ＩＣ）はタイマー〇、
タイマー１のいずれかがタイムアツプした時のゲート出
力パルスタイミングを示している。この場合、サイリス
タ変換部２を構成する６つのサイリスタのどのゲートに
パルスを出力するかはタイマー〇、タイマー１のいずれ
のタイマーのタイムアツプ時であるかという情報と、そ
の時の線間電圧の０．ルベルより判断でき、そのテーブ
ルを第７図（Ａｌ 、 （Ｂｌに夫々示す。同図（Ａｓ
はタイマー〇タイムアツプ時、同図（Ｂ）はタイマ−１
タイムアツプ時のテーブルを夫々示しており１例えばタ
イマー〇タイムアツプ時であれば線間電圧Ｕ−Ｖ 、
Ｖ−Ｗ 、 Ｗ−Ｕ（７）０ 。
ｍ）の波形図と共に説明する。同図ＴＡ）は［１図に示
されるサイリスタ変換部２を構成する３相ブリツジ構成
のサイリスタをＵ、Ｖ、Ｗ、Ｘ、Ｙ、Ｚとした時の３相
相電圧Ｕ 、 Ｖ 、 ’ｌこ対する電圧波形を示し、
同図（Ｂｌは％３相の絆関電、圧ｔｒ−ｖ、ｖ−Ｗ、Ｗ
−Ｕを正のときを１−１負のときを０として表わしたも
ので、同図（ｃｌは、同期信号Ｏ１同期信４１の各パル
スタイミングであり、夫々同期タイミング時に斜線の如
（制御角の演算がなされ、夫々他のタイマーにカウント
値がセットされることを示している。同図りはタイマー
〇、タイマー゛１が夫々？、、Ｔ、 Ｍ間抜タイムアツ
プしたことを示しており、同図（ＩＣ）はタイマー〇、
タイマー１のいずれかがタイムアツプした時のゲート出
力パルスタイミングを示している。この場合、サイリス
タ変換部２を構成する６つのサイリスタのどのゲートに
パルスを出力するかはタイマー〇、タイマー１のいずれ
のタイマーのタイムアツプ時であるかという情報と、そ
の時の線間電圧の０．ルベルより判断でき、そのテーブ
ルを第７図（Ａｌ 、 （Ｂｌに夫々示す。同図（Ａｓ
はタイマー〇タイムアツプ時、同図（Ｂ）はタイマ−１
タイムアツプ時のテーブルを夫々示しており１例えばタ
イマー〇タイムアツプ時であれば線間電圧Ｕ−Ｖ 、
Ｖ−Ｗ 、 Ｗ−Ｕ（７）０ 。
１信号を入力し、（１，０，１）であれば、サイリスタ
ＷとＹのゲートをオンにすればよいことを示している。
ＷとＹのゲートをオンにすればよいことを示している。
タイマ−１タイムアツプ時同様にして出力ゲート信号を
テーブルより参照する。
テーブルより参照する。
本発明の一実施例は上述したようであし、直流電動機の
速度制御、電淀制紙がディジタル制卸で可能となり、各
部のパラメータをソフト処理で変更できる。またゲート
出力パルスはＲＯＭに内蔵されたテーブルにより一定の
アルゴリズムで出力され、ゲート出力パルスのタイミン
グは２つのタイマーによし制御されると共にゲート出力
タイマ用の逆余弦テーブルをＲＯＭ化して使用できる。
速度制御、電淀制紙がディジタル制卸で可能となり、各
部のパラメータをソフト処理で変更できる。またゲート
出力パルスはＲＯＭに内蔵されたテーブルにより一定の
アルゴリズムで出力され、ゲート出力パルスのタイミン
グは２つのタイマーによし制御されると共にゲート出力
タイマ用の逆余弦テーブルをＲＯＭ化して使用できる。
また６０’毎に同期信号を形成して制御角演算のタイば
ングとしており、制御角演算後その制御タイマ値を２つ
のタイマに交互にセットするアルゴリズムを採用するこ
とによりタイミングを精奪よくと−ることを可能として
いる。更に三相交流電圧の相聞電圧を窒ることにより同
期信号を形成しているので安定した同期、化を計ること
ができる。
ングとしており、制御角演算後その制御タイマ値を２つ
のタイマに交互にセットするアルゴリズムを採用するこ
とによりタイミングを精奪よくと−ることを可能として
いる。更に三相交流電圧の相聞電圧を窒ることにより同
期信号を形成しているので安定した同期、化を計ること
ができる。
本発明に係る直流電動機の制御装置は上述したようであ
るため、従来装置に比べてディジタル処理による精度の
向上及び応答性の改善をソフト処理により容易に計るこ
とができる。
るため、従来装置に比べてディジタル処理による精度の
向上及び応答性の改善をソフト処理により容易に計るこ
とができる。
第１図は本発明に係る直流電動機の制御装置の概略構成
を示すブロック図、第２図は第１図に示される制御回路
部の騨細を示すブロック図、第３図は第２図に示される
割込信号発生回路の評細を示すブロック図、第４図は本
発明における制御角タイマー演算処理を示すフロー、第
５２図（Ａ３ 、 （Ｂ）は第４図に示されるフロー・
を実行する際参照される逆余弦換算テーブルを示す表置
、第６図（ム）〜（Ｋ）は、本発明におけるゲートパル
スのタイミングを説明するための波形図、第７図（Ａ）
＃ （Ｂ）は第６図に示さｔＬルタイマー〇、タイマー
１の各タイムアツプ時の線間電圧と各サイリスタの伏線
を示すテーブルである＠
を示すブロック図、第２図は第１図に示される制御回路
部の騨細を示すブロック図、第３図は第２図に示される
割込信号発生回路の評細を示すブロック図、第４図は本
発明における制御角タイマー演算処理を示すフロー、第
５２図（Ａ３ 、 （Ｂ）は第４図に示されるフロー・
を実行する際参照される逆余弦換算テーブルを示す表置
、第６図（ム）〜（Ｋ）は、本発明におけるゲートパル
スのタイミングを説明するための波形図、第７図（Ａ）
＃ （Ｂ）は第６図に示さｔＬルタイマー〇、タイマー
１の各タイムアツプ時の線間電圧と各サイリスタの伏線
を示すテーブルである＠
Claims (1)
- （１）設定入力２回転速度検出値及び電流検出値等の各
サンプル値データを制御量として制御遅れ角を制御回路
部で演算し、この演算出力に基づくゲートパルス信号に
よシ３相ブリッジ構成の変換回路を介して直流電動機の
制御を行う装置において、前記制御回路部を中央演算処
理装置の監視の下で演算制御を行うディジタル回路構成
とすると共に、前記中央演算処理装置への割込み発生回
路及び制卸データがテーブル化されて格納されている記
憶部とを設け、前記割込み発生回路内に設けられた３相
電圧信号に同期して動作するタイマからの出力をアドレ
スとして前記記憶部から制御データを読み出し、この読
み出された制御データと前記サンプル値データとの比較
演算により前記ゲートパルスを生成するようにしたこと
を特徴とする直流電動機の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195266A JPS5899282A (ja) | 1981-12-04 | 1981-12-04 | 直流電動機の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195266A JPS5899282A (ja) | 1981-12-04 | 1981-12-04 | 直流電動機の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899282A true JPS5899282A (ja) | 1983-06-13 |
| JPS6232717B2 JPS6232717B2 (ja) | 1987-07-16 |
Family
ID=16338285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195266A Granted JPS5899282A (ja) | 1981-12-04 | 1981-12-04 | 直流電動機の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899282A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391312A (en) * | 1976-12-10 | 1978-08-11 | Gen Electric | Method of and device for controlling dc motor |
-
1981
- 1981-12-04 JP JP56195266A patent/JPS5899282A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391312A (en) * | 1976-12-10 | 1978-08-11 | Gen Electric | Method of and device for controlling dc motor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232717B2 (ja) | 1987-07-16 |
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