JPS5899013A

JPS5899013A - アナログ入力装置

Info

Publication number: JPS5899013A
Application number: JP19818981A
Authority: JP
Inventors: Masayuki Murakami; 昌之村上
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-12-09
Filing date: 1981-12-09
Publication date: 1983-06-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明はトランス絶縁方式によるアナログ入力装置に関
する。

発明の技術的背景トランス絶縁方式によるアナログ入力装置は一般に第１
図に示されるように構成されている。

このようなアナログ入力装置には、各アナログ入力点に
対応してフィルタ回路Ｚ７ｉ（＋＝１．２・・・）およ
ヒパルストランスＪ２ｉ（ｉ＝１．２・・・）が設けら
れている。そして各アナログ入力点に発生するアナログ
入力電圧は対応するフィルタ回路１１１（ｌｅｌ、：ｌ
・・・）、パルストランス１ｊ１１（１＝１，２・・・
）ｔ−介シてパルストランスＪ　２１　（ｉ＝Ｊ　、２
・・）（７）　２次１１１に伝達される。マルチブレフ
サ１３はパルストランス７！１（１＝１．２・・・）の
２次側に伝えられた入力電圧の一つを制御部（以下、Ｏ
ＮＴと称する）１４の制御により選択し、増幅器（以下
、人ＭＰと称する）１５へ出力する。ＡＭＰＪＪはマル
チプレクサノ３の選択出力を０ＮＴ１４の制御によって
切り換え設定され九ゲインで増幅する＊　０ＮＴＪ４に
よるゲイン設定は、中央処理装置（以下、ＯＰＵと称す
る）７６からの指示に基づいて行なわれる。すなわち、
０ＰＵ１６は選択すべきアナログ入力点を０ＮＴＪ４に
対して指示する際、このアナログ入力点に発生するアナ
ログ入力電圧の電圧レベルをプログラムにより予め予測
しており、この予測によってＡＭＰ１５の適正ゲインを
ＯＮＴ　Ｊ　４に対して通知するよう罠なっている＠Ａ
ＭＰＪ５の出力はサンプル・ホールド回路（以下、８Ｈ
と称する）１７によってサンプル・ホールドされる。ア
ナログ／デジタルｆ換器（以下、ＡＤＣと称する）１８
はＳＨＩ　７のホールド出力を所定の構成ビット数のデ
ジタルデータに変換し、０ＮＴＪ４に出力する。そして
、０ＮＴ２４によって、この変換されたデジタルデータ
ＡＭＰ　１ｓの設定ゲイン（入力ゲイン）データとが０
ＰＵ１６に転送される。

背景技術の問題点上述した従来のアナログ入力装置では各アナログ入力点
毎に入力電圧レベルをプログラムで予測し、この予測に
基づいてＡＭＰ　Ｊ　５のゲインを決定しているため、
複雑なプログラムが必要となるとともにＣＰＵＪ６の負
荷が大きくなる欠点があった。また、予測がはずれてた
とえばスケールオーバしたときなどは、該当サンブリン
グ時におけるデータ収集が不可能となる欠点もあった。

発明の目的本発明は上記事情に鑑みてなされ九ものでその目的は、
簡単な回路構成でありながらアナログ入力電圧に対応し
て増幅器（ＡＭＰ）の適正ゲインの自動設定が行なえ、
もって中央処理装置（ＯＰＵ）の負荷の軽減を図るとと
もに確実なデータ収集が行なえるアナログ入力装置を提
供することにある。

発明の概要アナログ入力電圧を正、負に連続して切り換え出力し、
この切り換え出力の前半の半サイクルにおける増幅器の
出力値をアナログ／デジタル変換器ることによって入力
電圧の電圧レベルを判断して上記切り換え出力の後半の
半サイクルに対する増幅器のゲインを適正ゲインに設定
するものである。

発明の実施例８２図は本発明の一実施例を示すものである。

第１図と同一部分には同一符号を付して詳細な説明を省
略する。第２図において、２ＪＩ（１＝１．２・・・）
Ｆｉハルストランスである。パルストランス２１ｉ（１
＝１，２・・・）はフィルタ回路ＪＪＪ（ｉｍｌ　、２
・・・）の出力に対してそれぞれ逆相、同相の２次側出
力を得るように構成された２種　　− の１次巻線２２五、２３４および２次巻線ｆｆ／１（１
＝比は共に２対１（２対１でなくてもよい）である、２
５（（ｋ＝１，２・・・）はフィルタ回路ＩＩＩ（ｉｅ
７．！・・・）の出力を上記１次巻線２２ム（ｋ＝１，
１・・・）に供給するスイッチたとえばＦＥＴスイッチ
、２６１（ｋ＝１．２・・・）は同じフィルタ回路１１
ｋ（ｋ＝１．：２・・・）の出力を上記１次巻線２３ｉ
（ｋ＝７，２・・・）に供給するスイッチたとえばＦＥ
Ｔスイッチである。これらＦＥＴスイッチ２５遊（１−
１，２・・・）は後述するＯＮＴ、？＃によって交互に
０Ｎ１０ＦＦされるようになってイル、パルストランス
２ハ、２１．・・・の２次側出力の一つはマルチプレク
サ１３によって選択され、ＡＭＰ　ｌ　５に供給される
。

２７はＡＤＯ（アナログ／デジタル変換器）である、Ａ
ＤＯ２７け０ＮＴｊＪの制御によって所定タイミングで
ＡＭＰＪ５の出力値をアナログ／デジタル変換し、その
゛変換出力？０ＮＴ２８に出力する。２８はＯＮＴ　（
制御部）である＊０ＮＴ２Ｂは０ＰＵ７６からの指示に
応じてマルチプレクサ１３を制御してアナログ入力点の
選択を行なうとともに対応するＦ　Ｉ　Ｔスイッチ２５
に、；１６１ｆ交互にオン／オフ制御するよう罠なって
いる。また０ＮＴｘ　ａは通常ＡＭＰ１５のゲイン（入
力ゲイン）ヲ特定ゲインたとえば最低ゲインＧｏに設定
しており、この状態におけるｋＭＰｌｓの出力に対する
ＡＤＩ）２７の変換出力値に基づいて入力電圧のレベル
全判断するようになっている。０ＮＴｊ＃はこの判断結
果和基づいてＡＭＰ　ｌ　５の適正ゲインを決定し、ｋ
ＭＰｌｓに対するゲイン設定を行なう。

また、０ＮＴ２Ｂは５ＨＪ７．ＡＤＯＪ＆に対するタイ
Ｚング制御も行なっている。

次に第２図の構成の動作を第８図のタイミングチャーｉ
参照して説明する。たとえば今、フィルタ回路１１！に
対応するアナログ入力点が０ＮＴ２Ｂの制御によって選
択されるものとする。このとき、マルチプレクサＪ３は
ノくルストランス２１真の２次側出力ｉＡＭＰ１５１ｃ
選択的に供給するように動作する。そして、マルチプレ
クサ１３の選択動作とともにＦＦ１ＴＦＥＴスイッチ２
５ＮＴｚｇの制御によりオン動作する（第８図参照）、
これにより、たとえば＋、ＩＩ（Ｖ）のアナログ入力電
圧がフィルタ回路Ｊ１１．を介してパルストランス２１
．の１次側に印加され、第８図に示されるようにノくル
ストランス２１．の２次側に−ｔ／ｚＫｔ（Ｖ）の電圧
カニ生じる＊　ＯＮＴｚｇはＦＥＴスイッチ２５１を時
間Ｔの間オン状態にした後、このＦＥＴスイッチ２５．
をオフ状態にするとともにＦＩＣＴスイッチ２６．をオ
ン状態にする（第８図参照）。

これＫより、パルストランス２１１の２次側に−）ＱＥ
　１（７）の電圧が生じる。この状態はマルチプレクサ
１３が次に切り換えられるたとえば時間Ｔ軽過時点まで
保九れる。このように０ＮＴ２８の制御により、フィル
タ回路１１！に対応するアナログ入力点が選択されてい
る時間２Ｔの間にＦＥＴスイッチ２５１　　ｇ２６１カ
ニ時間Ｔ毎に交互にオン／オフされることによって、入
力電圧十１ｔ（Ｖ）はノくルストランス２１１の２次側
に±１４ＩＡＩ（ｖ）のスイッチング波形となって伝達
される。なお、ＦＥＴスイッチ３５．．２６゜０オン時
間は必ずしも上述のように同一時間である必要はない。

パルストランス２１鵞の２次側出力は０ＮＴ２８の制御
によってマルチプレクサ１３で選択され、ＡＭＰＪ５に
供給される。ノ（ルストランス２稍の２次（ａｌｌ出力
すなわち十にＥム（ト）のスイッチング波形の最初の半
サイクル（−１４Ｅｌ）の間、ムＭＰＪ５のゲインは０
ＮＴ２ａのＩＩＩＪ＃によって第８図に示されるように
最低ゲイン（必ずしも蛾低ゲインでなくてもよい）Ｇｏ
たとえば２倍となっている。したがって人ＭＰ１５の出
力は一％Ｈ１（Ｖ）Ｘ２犀−Ｅ暴（Ｖ）となる（第８図
参１［）、ＡＤＯｊ７はムＭＰｘｓの出カー引（Ｖ）を
０ＮＴｚ＆の制御によってデジタルデータに変換する（
第８図参照）、このとき、アナログ／デジタル変換され
たＡＭＰ７５の出力は上述のようＫ　−ｇ　ｉ　（Ｖ）
であシ、その絶対値は入力電圧＋１ｉｉｉＫ等しＶｈ、
ＯＮ　Ｔ　２　ＪｌはＡＤＯ！７から与えられるＩＢＢ
１０デジタル変換値によりアナログ入力電圧のレベルを
知り、これにより齢記士Ｈｇ　ｔ　（ｖ）のスイッチン
グ波形の後半の半サイクルの電圧中％Ｂ＋　（Ｖ）を増
幅するのに適正なゲインＧを決定する。０ＮＴ２８＃’
ｌこの決定に基づいてムＭＰ１５の適正ゲインＧを切り
換え設定する。なお、ＡＤＯ！７は上述したようにＡＭ
Ｐ１５の適正ゲインＧを決定するために入力電圧のレベ
ル判定に用いられるもので、したがって変換出力の構成
ビット数はＡＤＯＪＢＫ比較して少なくてもよい、ビッ
ト数が少なければアナログ／デジタル変換時間が短くて
すみ。

実時間で高速にアナログ／デジタル変換できる。

パルストランス２１１の２次側出力すなわち前記スイッ
チング波形の後半の半サイクルの電圧＋ｙ２Ｆｉｔ　（
ｖ）は、第８図に示されルヨ’）ＶＣＡＭＰ１５によっ
て０倍に増幅される。このＡＭＰ１５の増幅出力＋捧Ｍ
ＩＸＧは０ＮＴ２Ｂの制御によって８Ｈ１７で所定期間
サンプリングされ、ホールドされる。そして、ＡＤＯｌ
Ｂは０ＮＴ２８の制御によって８Ｈ１７のホールド出力
が安定した状態で当該ホールド出力を第８図に示される
タイミングでアナログ／デジタル変換する＠０ＮＴ１Ｂ
はＡＤＯｌＢによるこのアナログ／デジタル変換データ
に、このときのＡＭＰ１５の入力ゲイン（適正ゲイン）
Ｇ情報を付加して０ＰＵ１ｅに転送する。

このように本実施例では、一つのアナログ入力点選択期
間の前半部で、対応するアナログ入力電圧を（アナログ
／デジタル変換して）測定し、この測定結果に基づいて
後手部におけるＡＭＰ　１１（ＤダインＧを決定するよ
うにして−るので、従来にくらべてゲイン設定が精度よ
く行なえる。しかも本実施例ではプ鴛グラムによる入力
電圧レベルの予測が不要となるため０ＰＵ１６の負荷が
著しく軽減される。

なお、前記実施例では、ＡＤＯｉａとは独立ＫＡＤＯｊ
ｙを設けた場合について説明したが、ＡＤＯＪａに人Ｄ
０２７の役割を兼ねさせることも可能である。この場合
、０ＮＴ２ＢＫよる８ＨＪ７．ムＤｏｌＢに対する制御
内容が変わってくる。すなわち、ＯＮＴ、？Ｊｔは前半
の半サイクルにおける（ゲインＧｏＫよる）ムＭＰＩＩ
の出力に対し、８Ｈ１１がサンプリングだけを行なうよ
うに制御すると−と４に、この８Ｈ１７のサンプリング
出力をムＤＯＩＩＩにてアナシダ／デジタル変換せしめ
る。０ＮＴｊＪはこのときのムＤ、ＯＪ　８の変換出力
に基づいてムＭＰＩＩの適正ゲインＧを設定する。一方
、後半の半サイクルにおけるＯＮＴ’ｊＪＯ制御動作は
前記実施例と同じである。こうすることによって、新た
ＫＡＤＯ２ｙを設けることなく、前記実施例で示した如
き効果を得ることができる。また、上述ＯようＫＡＤＯ
ＪＪＩがムＤ０２７の役割を兼ねる構成とした場合、前
半の半サイクルにおけるアナログ／デジタル変換に時間
を簀するため、高速性が要求されるアナログ入力装置に
は変換ビット数を変えることＫより変換時間が可変でき
るいわゆるショートサイクル機能を有する人ＤＯ１−用
いることが好ましい、このショートサイクル機能を有す
るＡＤＯとして、たとえば米パーブラウン（ＢＡＲＢＵ
ＲＮ）社製のＡＤＯ８４−７３などが知られている。こ
のようなＡＤＯを用いた場合、前半の半サイクルで尚咳
ＡＤＯをショートサイクルで動作させ、ゲイン決定に必
要なビット数（低分解能）で高速にアナログ／デジタル
変換を行なわせることが好ましい。

発明の効果以上詳述したように本発明のブナログ入力装置によれば
簡単な回路構成でありながら、アナログ入力電圧に対応
して増幅器（ＡＭＰ）の適正ゲイ゛−シの自動設定が行
なえるので、中央処理装置（０ＰＵ）の負荷の軽減並び
に確実なデータ収集が図れる。

【図面の簡単な説明】

８１図は従来例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第８図は動作を説明するため
のメインングチャートである。１２鵞、１２．・・・、２１１，２１．・・・パルスト
ランス。ＩＳ・・・マルチプレクサ、１４．２８・・・制御部（
０ＮＴ）、１５・・・増幅巻（ＡＭＰ　）、１６・・・
中央処理装置（ＯＰＵ）、１７・・・サンプル・ホール
ド回路（８）１）、１８．２７・・・アナログ／デジタ
ル変換器（ＡＤＣ）、２５．．２５□・・・、　２６．
．２６．・・・ＦＩＴスイッチ（スイッチ部）。出願人代塊人　　弁理士　鈴　江　武　彦第１図第２図第３図

Claims

【特許請求の範囲】（１）トランス絶縁方式によるアナログ入力装置であっ
て、各入力点に応じて設けられ、対応入力点に発生する
アナログ入力電圧を正、負に連続して切り換え出力する
スイッチ部およびパルストランスを有する入力部と、こ
れら各入力部からの入力電圧の一つを選択するマルチプ
レクサと、このマルチプレクサの選択出力の前半の半サ
イクルを特定ケインで増幅し、後半の牛サイクルを適正
ゲインで増幅するゲイン切９換え可能な増幅器と、この
増幅器の出力の前半の′半サイクルの出力値をアナログ
／デジタル変換して第１種の変換出力を得るとともに、
上記増ＳＳの出力の後半の半サイクルの出力値をアナロ
グ／デジタル変換して第２樟の変換出力を得るアナログ
／デジタル変換器と、このアナログ／デジタル変換器の
上記第１樵の変換出力値に基づいて上記後半の半サイク
ルにおける上記増幅器の適正ゲインを決定してゲイン切
り換えを行なう制卸部とを具備し、上記アナログ／デジ
タル変換器の上記第２種の変換出力値およびこの出力値
に対応する上記増幅器の適正ゲインをアナログ入力電圧
に対するデジタル入力データとすること全特徴とするア
ナログ入力装置。（２Ｊ　　上記特定ゲインが上記増幅器の最低ゲインで
あることを特徴とする特許請求の範囲第１項記載のアナ
ログ入力装置。（８）上記アナログ／デジタル変換器の上記第１種の変
換出力の構成ビット数が上記＠２！１の変換出力の構成
ビット数より少ないことを特徴とする特許請求の範囲第
１項または第２項記載のアナログ入力装置。（４）上記アナログ／デジタル変換器が上記第１ｍの変
換出力を得る第１アナログ／デジタル変換器と上記第２
種の変換出力を得る第２アナログ／デジタル変換器とか
らなることを特徴とする特＃Ｖ−晴求の範囲第８項記載
のアナログ入力装置。（５）上記アナログ／デジタル変換器はショートサイク
ル機能全有し、このショートサイクル機能が発揮される
仁とによって上記！１ｍの変換出力を得ることを特徴と
する特許請求の範囲第８項記載のアナログ入力装置。（６）上記増幅器の後半の半サイクルの出方をサンプル
ホールドするサンプルホールド回路を有し、このサンプ
ルホールド回路のホールド出力のアナログ／ジタル変換
器力が上記第２種の変換出力であることを特徴とする特
＃！Ｆ請求の範囲第１項、第２項、第８項、第４項、ま
たは第５項に記載のアナログ入力装置。