JPS5898913A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS5898913A
JPS5898913A JP56196791A JP19679181A JPS5898913A JP S5898913 A JPS5898913 A JP S5898913A JP 56196791 A JP56196791 A JP 56196791A JP 19679181 A JP19679181 A JP 19679181A JP S5898913 A JPS5898913 A JP S5898913A
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JP
Japan
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chips
chip
power supply
integrated circuit
patterns
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JP56196791A
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Hiroshi Kozai
博 香西
Fumiyuki Kobayashi
小林　二三幸
Kenichi Furuumaya
古厩　賢一
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体ウェハ上に多数の集積回路（ＩＣ）チ
ップを一括形成した半導体ＩＣ装置に関する。
半導体ＩＣＥ）＠造は、一般に、第１図に示すように、
シリコンなどの半導体のウェハｌ上に多数のＩＣテップ
２を一括して形成したのち、分断線３で個々のＩＣチッ
プ２を切り離すという方法で行なわれる。そして、雄体
のＩＣチップ２０単位でテストを行い、良品のＩＣチッ
プ２を第２図（ａ）または（ｂ）のようにして組立てＩ
Ｃを作る。
第２図（ａ）の場合は、セラミックパッケージの台５ａ
の上にＩＣチップ２を取付ｆｆ、ＩＣチップ２上のポン
ディングパッド８とＩＣリード７との間をボンディング
ワイヤ６で接続し、ＩＣチップ２の信号ビン、電源ピン
をＩＣリード７より取出す。
この後、セラミックパッケージの上カバー５ｂを載せて
封止する。
第２図（ｂ）の場合は、ＩＣチップ２のポンディングパ
ッド９をセラミック基板ｌＯ上の接続用パッドに直接重
ねて取付け、セラミック基板ｌＯの接続パターン１１で
ＩＣチップ２相互を接続し回路を構成する。外部への信
号収出しは、セラミック基板ｌＯ上のパターン１１でＩ
Ｃリード１２に接続する。またＩＣチップ２の上方は封
止カバー１３にて櫃う。
こうして完成したＩＣは、機能テストとエージングを行
い、良品ＩＣだけを製品として使用する。
従来は以上に述べたように、ＩＣチップをＩＣパッケー
ジまたはセラミック基板に組込んだ後エージングを実施
するため、エージングによる初期不良が発生したときは
、そのＩＣをパッケージごと捨てたり、セラしツク基板
上でのＩＣチップの交換が必要となる。このため、ＩＣ
パッケージへの組立て、あるいはセラミック基板上での
ＩＣチップの交換、テスト工数に無駄を生じ、歩留りに
よっては、相当の原価上昇となる。
これは、多数のＩＣチップ２を実装する大形のハイブリ
ッドＩＣでは特に歩留り低下の原因となる。また、不良
ＩＣチップの交換作業も容易ではなく、うまくできても
作業不良による信頼度低下を起こし易い。
本発明は上述のような間魂点を改善することを目的とす
るもので、その特徴は、半導体ウニ／１上の全ＩＣチッ
プに共通の給電用パターンをＩＣチップ群の表面保護膜
（パッシベーション膜）上に形成し、各ＩＣチップを切
り離さない状態でエージングを可能とした構成に、Ｉる
。
以下、第３図および第４図によって本発明の一実施例を
説明する。なお、第１図と同様部分には同符号を付しで
ある。
第３図において、シリコンウェハｌ上に多数のＩＣチッ
プ２が形成されている。これら各ＩＣチップ２は、最終
的には分断線３で切ね離され、パッケージングされるこ
とは従来と同様である。従来と違う点は、シリコンウェ
ハｌ上の各ＩＣチップ２の上面を覆うパッシベーション
膜（第４図参照）上に、全ＩＣチップ２に共通の給電用
パターン１４ａ、１４ｂが設けられている点である。１
８ｇ。
１８ｂは給電用パターン１４ａ、１４ｂに外部より給電
するための電源供給パッドである。
ここでＩＣチップ２は、例えば第４図の断面図に示すよ
うに、多数のトランジスタ、ダイオード、抵抗より回路
を構成しており、各回路素子の表面は絶縁膜（８ｉｏ、
等）１７で絶縁し、各回路素子間はアルミニウム等の１
路間接続線１９を蒸着して接続する。また各ＩＣチップ
２には外部との接続用の信号または電源パッド１５を持
っており、ボンディング線等により外部に接続する。さ
らに１各ＩＣチツプ２の表面には、表面保護のためパッ
シベーション膜１６が形成される。
本発明の特徴である給電用パターン１４ａ、１４ｂは、
図示のように、上記のパッシベーション膜１６上にアル
ミニウム等の金属を蒸着する郷の方法で形成される。勿
論給電用パターン１４ａ、１４ｂは各ＩＣチップ２の電
源供給用パッド１５に接続される。
しかして、電源供給パッド１８ａ、１８ｂに電源を接続
すれば、給電用パターン１４ａ、１４ｂを通じてシリコ
ンウェハｌ上の全ＩＣチップ２に同時に電源を供給する
ことができる。したがって、シリコンウェハｌから切り
離す以前の状態において、全ＩＣチップ２を一勢に容易
にエージングすることができる。
なお、各ＩＣチップの使用電源が２種類以上の場合は、
それに応じた本数の給電用パターンが必要である。その
場合は、パッシベーション膜上に酸化膜を用いて給電用
パターンを多層配線すればよい。
本発明は以上に評述したように、半導体ウエノ・上の全
ＩＣチップに共通の給電線をパックベーション上に形成
するので、ウニ・・整位で効率良くＩＣチップのエージ
ングを行なうことができる。このようなウエノ１単位で
エージングを実施し初期不良品を除くことにより、ＩＣ
の後工程後の歩留りが上昇し原価低減が期待できる。杓
に、大規模で多数のチップを一つの基板上に組立てる大
形のノ・イブリッドＩＣでは、その効果が大きく、また
チップ交換等による信頼度低下の防止も期待できる。
このように、本発明によれば多くの効果が得られる。
【図面の簡単な説明】
第１図は従来技術を説明するための、ＩＣチップを切り
離す以前のシリコンウエノ・の概略的な部分拡大平面図
、第２図（ａ）および申）はＩＣチップの実装構造を説
明する断面図、第３図ふ・よび第４図は本発明の一実施
例を説明するための図であり、第３図はＩＣチップを切
り離す以前のシリコンウェハの概略的な部分拡大平面図
、第４図は同上シリコンウェハの概略的な部分拡大断面
図である。 ｌ・・・シリコンウエノ〜、２・・・ＩＣチップ、３・
・・分ＷｒＭａ、１４　ａ　、　１４　ｂ・・・給電用
ノくターン、１６・・・ノシツシヘーショｙ膜、１８　
ａ　、　１８　ｂ・・・電源供給ハツト。 ”（＝１図 第２図 （ａ）　　　　　　　（ｂ）

Claims (1)

    【特許請求の範囲】
  1. １、半導体ウェハ上に多数の集積−路チップを一括して
    形成した半導体集積回路装置において、核半導体ウェハ
    上のすべての集積−路チップに共通の給電用パターンを
    該集積（ロ）路チップ群の表面像＠喚上に形成し九こと
    を特徴とする半導体集積し路装置。
JP56196791A 1981-12-09 1981-12-09 半導体集積回路装置 Pending JPS5898913A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087239A (en) * 1982-12-23 1992-02-11 Tampax Limited Tampon applicator

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51101473A (ja) * 1975-03-04 1976-09-07 Suwa Seikosha Kk Handotaisochi
JPS5380161A (en) * 1976-12-24 1978-07-15 Matsushita Electric Ind Co Ltd Electrode formation of semiconductor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51101473A (ja) * 1975-03-04 1976-09-07 Suwa Seikosha Kk Handotaisochi
JPS5380161A (en) * 1976-12-24 1978-07-15 Matsushita Electric Ind Co Ltd Electrode formation of semiconductor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087239A (en) * 1982-12-23 1992-02-11 Tampax Limited Tampon applicator

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