JPS5896269U - voltage detection circuit - Google Patents

voltage detection circuit

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Publication number
JPS5896269U
JPS5896269U JP13319882U JP13319882U JPS5896269U JP S5896269 U JPS5896269 U JP S5896269U JP 13319882 U JP13319882 U JP 13319882U JP 13319882 U JP13319882 U JP 13319882U JP S5896269 U JPS5896269 U JP S5896269U
Authority
JP
Japan
Prior art keywords
voltage
field effect
effect transistor
detection circuit
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13319882U
Other languages
Japanese (ja)
Inventor
浅川 辰司
Original Assignee
セイコーエプソン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by セイコーエプソン株式会社 filed Critical セイコーエプソン株式会社
Priority to JP13319882U priority Critical patent/JPS5896269U/en
Publication of JPS5896269U publication Critical patent/JPS5896269U/en
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の電圧検出回路である。1はPチャネルト
ランジスタ、RはIC外に作られる付属の可変抵抗、2
はPチャネルトランジスタ、3はNチャネルトランジス
タ、2.3のトランジスタで相補型インバータを形成、
0は電圧検出回路の出力、+■DDはマイナスアースに
対するプラス側電位、VGは1のトランジスタのドレイ
ン電圧で、次段2.3のトランジスタの相補型インバー
タのゲート電圧である。 第2図は、第1図に示さ、れた回路の温度特性に対する
説明図である。vG、■□は第1図と同様、VTPは第
1図の1のPチャネルトランジスタのスレッシュホルド
電圧、曲線6はvG−VDDの関数曲線で常温状態のも
の、曲線7はその関数曲線の高温状態、曲線8はその関
数曲線の低温状態、直線9は、第1図の2.3のトラン
ジスタから成る相補型インバータの遷移電圧V。★−v
DD直線、領域4は、第1図のPチャネルトランジスタ
が飽和状、態で用いられていることを、領域5は不飽和
状態で用いられていることを示す。点10は、曲線6と
直線9の交点で、常温での検出電圧VDD10を示す。 点11は曲線7と直線9の交へで、高温での検出電圧V
DD11を示す。点12は曲線8と直線9の交点で、低
温での検出電圧vDD12を示す。点1jは曲線6. 
7. 8の交へで、温度特性0の唯一点である。 第3図は本考案の電圧検出回路である。22゜24はP
チャネルトランジスタ、23は玉チャネルトランジスタ
、0.R1+vDDは第1図と同様、■、は22のPチ
ャネルトランジスタのドレイン電圧で、23のNチャネ
ルトランジスタのゲート電圧、Aは23.24のトラン
ジスタのドレイン結節点、Bは1段目の相補型インバー
タのPチャネル、Nチャネル両トランジスタのゲート結
節点。 第4図は本考案の電圧検出回路である。25゜27はN
チャネルトランジスタ、26はPチャネル′トランジス
タ、0. R,+VDDは第1図と同様、vGは25の
Nチャネルトランジスタのドレイン電圧で、26のPチ
ャネルトランジスタのゲート電圧、Aは26.27のト
ランジスタのドレイン結節点、Bは第3図と同様。 第5図は、第3図に示された回路の説明図である。VG
十VDDは第3図と同様、曲線28はVG−VDDの関
数曲線、直線29は23.24の両トランジスタから成
る負荷相補型インバータおよびそれに続(相補型インバ
ータの遷移電圧M。★−VDDai、領域30 LtV
G>Va”、領域31 ハVG<V。 ★、vDD★はVG=VG★の点である。 第6図は、取付は可変抵抗RをIC内でモノ゛す゛シッ
クに作った場合の直列接続図。Aは第1,3゜4図のA
点と同じ。0点はOレベルあるいは+VTxレベルであ
る。 第7図は、外付は可変抵抗RをIC内でモノリシックに
作った場合の並列接続図。A、 C共に第6図と同様で
ある。
FIG. 1 shows a conventional voltage detection circuit. 1 is a P-channel transistor, R is an attached variable resistor made outside the IC, 2
is a P-channel transistor, 3 is an N-channel transistor, and 2.3 transistors form a complementary inverter.
0 is the output of the voltage detection circuit, +DD is the positive potential with respect to negative ground, VG is the drain voltage of the transistor 1, and the gate voltage of the complementary inverter of the transistor in the next stage 2.3. FIG. 2 is an explanatory diagram of the temperature characteristics of the circuit shown in FIG. 1. vG, ■□ are the same as in Figure 1, VTP is the threshold voltage of the P-channel transistor 1 in Figure 1, curve 6 is the vG-VDD function curve at room temperature, and curve 7 is the high temperature of the function curve. The curve 8 is the low temperature state of the function curve, and the straight line 9 is the transition voltage V of the complementary inverter consisting of 2.3 transistors in FIG. ★-v
DD line, region 4 indicates that the P-channel transistor of FIG. 1 is used in a saturated state, and region 5 indicates that it is used in an unsaturated state. Point 10 is the intersection of curve 6 and straight line 9, and indicates detection voltage VDD10 at room temperature. Point 11 is at the intersection of curve 7 and straight line 9, and the detected voltage V at high temperature
DD11 is shown. Point 12 is the intersection of curve 8 and straight line 9, and indicates detection voltage vDD12 at low temperature. Point 1j is curve 6.
7. It is the only point where the temperature characteristic is 0 at the intersection of 8. FIG. 3 shows the voltage detection circuit of the present invention. 22°24 is P
channel transistor, 23 is a ball channel transistor, 0. R1+vDD is the same as in Figure 1, ■, is the drain voltage of the P-channel transistor 22, the gate voltage of the N-channel transistor 23, A is the drain node of the transistor 23.24, and B is the complementary type of the first stage. Gate node of both P-channel and N-channel transistors of the inverter. FIG. 4 shows the voltage detection circuit of the present invention. 25°27 is N
channel transistor, 26, P-channel' transistor, 0. R, +VDD are the same as in Figure 1, vG is the drain voltage of N-channel transistor 25, gate voltage of P-channel transistor 26, A is the drain node of transistor 26.27, B is the same as in Figure 3 . FIG. 5 is an explanatory diagram of the circuit shown in FIG. 3. VG
10VDD is the same as in FIG. 3, the curve 28 is the function curve of VG-VDD, and the straight line 29 is the load complementary inverter consisting of both transistors of 23.24 and its successor (transition voltage M of the complementary inverter.★-VDDai, Area 30 LtV
G>Va'', area 31 VG<V. ★, vDD★ are the points where VG=VG★. Figure 6 shows the mounting in series when the variable resistor R is made monolithically within the IC. Connection diagram. A is A in Figures 1, 3 and 4.
Same as point. The 0 point is the O level or +VTx level. Figure 7 is a parallel connection diagram when the external variable resistor R is made monolithically within the IC. Both A and C are the same as in Fig. 6.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 電圧レベルコンバータ、電圧コンパレータよりなる電圧
検出回路において、前記電圧レベルコンバータはゲート
ソース間に被検出電圧に依存する電圧が印加された第1
の電界効果型トランジスタ及び前記電界効果型トランジ
スタのドレインに接続された抵抗体との直列回路の両端
ムこ被検出電圧を印加してなり、前記電圧コンパレータ
は、前記第1の電界効果型トランジスタと逆極性の第2
の電界効果型トランジスタ及び前記第1の電界効果型ト
ランジスタと同極性の第3の電界効果型トランジスタの
直列回路を電源電圧間に接続してなり、前記第2の電界
効果型トランジスタのゲートは、前記第1の電界効果型
トランジスタのドレインもしくは前記抵抗体に接続され
、前記第3の電界効果型トランジスタのゲートは、前記
第1の電界効果型トランジスタのゲート、電極と接続さ
れ、前記電圧コンパレータは前記電圧レベルコンバータ
の温度特性を補償することを特徴とする電圧検出回路。
In a voltage detection circuit including a voltage level converter and a voltage comparator, the voltage level converter has a first voltage level converter to which a voltage depending on the voltage to be detected is applied between the gate and the source.
A voltage to be detected is applied to both ends of a series circuit including a field effect transistor and a resistor connected to the drain of the field effect transistor, and the voltage comparator is connected to the first field effect transistor. 2nd with opposite polarity
A series circuit of a field effect transistor and a third field effect transistor having the same polarity as the first field effect transistor is connected between the power supply voltages, and the gate of the second field effect transistor is The voltage comparator is connected to the drain of the first field effect transistor or the resistor, the gate of the third field effect transistor is connected to the gate and electrode of the first field effect transistor, and the voltage comparator is connected to the drain of the first field effect transistor or the resistor. A voltage detection circuit that compensates for temperature characteristics of the voltage level converter.
JP13319882U 1982-09-02 1982-09-02 voltage detection circuit Pending JPS5896269U (en)

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