JPS589387Y2 - パルス信号の周期識別回路 - Google Patents

Description

【考案の詳細な説明】 本考案は複数種類のパルス列が混在する入力パルス列か
ら特定の繰返し周期を有するパルス列を選択して取り出
す機能を有する周期識別回路に関するものである。

レーダ受信機のアンテナに、それぞれ繰返し周波数を異
にする複数種類のパルス電波が入力した場合に、その繰
返し周期を判別することが困難となる。

例えば最も簡単な計数法によれば、繰返し周波数が異な
り且つほぼ同程度の振幅を有する複数のパルス列に対し
ては、両者を区別することなく計数するため誤１つた結
果を生ずる。

またディジタル相関法によって周期の識別を行なう場合
には、レーダ信号の性質に基づき、シフトレジスタの所
要段数が極めて多くなる不利がある。

即ちシフト時間はパルス幅より短いことが必要であるの
で、レーダ信号の場合には１０００段〜５０００段程度
の段数が必要となり、回路が複雑高価となる。

本考案は前述の点に鑑みなされたもので、２種の計数回
路によって特定周期を有する入力パルス列の周期を計数
的に測定し、且つ計数回路の片方はプリセットしてお（
ことにより、該入力パルス列と同期し且つそのパルス幅
内に上記入力パルスを含む如きパルスを発生させ、この
パルスと上記入力パルスとの論理積をとることにより異
なる周期の入力パルスを排除して上記特定周期のパルス
のみを選択する新規なるパルス列の周期識別回路を提供
せんとするものである。

以下図面を用いて、本考案の一実施例につき詳細に説明
する。

第１図は本考案に係る周期識別回路の一実施例を系統図
として示したものであって、便宜上入力信号は検波後の
レーダ信号とした。

この入力信号波形は、衝撃比の小さい方形パルス列で、
その衝撃比は通常Ｉ／１ＯＯＯ以下である。

入力端子１に入った信号は２系統に分かれ、その片方は
時間測定回路３に印加されて、ここで相隣る２個のパル
ス間の時間間隔を測定される。

２は入力端子と時間測定回路３との間に挿入された入力
ゲート回路である。

該ゲート回路２の出力はい１１つの時量測定回路５にも
同時に入力せしめられるのであるが、該時間測定回路ら
は、最初は述べた時間測定回路３よりも、入力パルス列
の１周期分だけ遅れて動作を開始する。

このために、時間測定回路５の前には遅延ゲート４が付
設されている。

このゲート４は、最初の１個のパルスは通過せしめず、
２個目のパルスから通過せしめる機能を有する。

２つの時間測定回路３及び５を区別するために、以後前
者を第１カウンタ、後者を第２カウンタと呼ぶことにす
る。

「カウンタ」と呼ぶのは、本実施例において後述するよ
うに時間測定を計数方式で行なうからである。

６はクロックパルス発生器で、周期が厳密に一定パルス
列即ちクロックパルスを発生し、第１カウンタ３及び第
カウンタ５は、相隣れる２個の入力パルスの間に入力す
るクロックパルスの数を計数する。

ここで本考案の重要な特徴の一部分をなす事項として、
上起両カウンタ中とくに第２カウンタ５は、上述した如
く第１カウンタ３よりも遅れて動作Ｃ計数）を開始する
のみならず、予め若干のカウント数だけプリセットされ
ているのである。

即ち第２カウンタの内容は、その計数開始直前において
零ではなく、成る数△ｎに予め設定されている。

従って入力パルスの第３個目の到来時点よりも僅かに前
に、第２カウンタ５の計数値は第１カウンタ３のそれと
一致するに至る。

上記両カウンタ３及び５の出力を受ける回路７は両カウ
ンタの計数値を比較する作用をなすもので、両計数値が
等しくなった瞬間に出力を生ずる。

該回路７を以後一致回路と呼ぶことにするが、この回路
は時間的異なる２つの入力を比較する点以外は通常の一
致回路と同様の動作を行なう。

上記一致回路７の出力は第２カウンタ５をリセットする
とともに、単安定マルチバイブレータ８をトリガして、
所定時間幅を有するパルスを発生させる。

このパルスの時間幅は云う１でもなく単安定マルチバイ
ブレータ８の内部構成のみによって定する。

該マルチバイブレータ８の出力はアンドゲート９の片側
入力となる。

アンドゲート９の他側の入力には、入力端子１に印加さ
れる信号即ちレーダ信号を用いる。

そこで出力端子１０には、単安定マルチバイブレータ８
の出力パルス幅内ニレーダ信号パルスの入力があったと
きにのみ出力が現われる。

以上の動作は入力レーダ信号中のパルスの１個ごとに繰
返されるア゛；ら、出力端子１０に□は入力パルスがそ
の捷１現われてくることになる。

、しかしながら、アンドゲート９の機能により、単安定
マルチバイブレータ８の出力パルス幅中にない信号はア
ンドゲート９を通過し得す、従って出力端子１０に現わ
れない。

このために、第１図の回路は特定の繰返し周期をも、つ
たパルス列のみを通過させ、これと異なる繰返し周期を
もったものを阻止する機能を有するのである。

第１図の回路の動作を、その各部の出力電圧波形と関連
して以下にさらに、詳しく説明する。

第２図は上記電圧波形を、時間軸を揃えて図示したもの
で、図に釦いて１は入力レーダ信号をパルス列として簡
略化して示しており、その繰返し周期をＴ１とする。

■は第１カウンタ３へ入力するクロックパルスを示し、
パルス列Ｉの２個目のパルスによって計数を停止する。

この時点をｔｌとすると、ｔｌから第２カウンタが計数
を開始するのであって、波形■は第２カウンタの入力ク
ロックパルスを示し、便宜上リセット時点で線を若干太
くした。

以前に説明したように、第２カウンタ５は予め成る値が
プリセットされているので入力パルスの３個目の入力時
点ｔ２よりも若干早く所定値に達するのであって、その
時刻をｔ′ としこ。

■は一致回路７の出力を示弘その発生時刻はｔ／ 、
ｔＩＩ 、 ｔＩＩＩ・・・・・・であるが、周期はＴ
Ｉ である。

■は単安定マルチバイブレーク８の出力信号すなわちゲ
ート信号であって、各パルスの前縁は波形■中の各パル
スの位置と一致し、その幅は当初の設計によって定まる
。

この波形Ｖ中の各パルスの幅をγとし、またｔ′−ｔ’
＝δとすると、γ〉δとする必要がある。

■はアンドゲート９を通過した人力パルス〔波形■〕で
あって波形Ｉと、同じく■との論理積に相当する。

これから明らかなように波形■のパルス幅７以内に入力
した信号以外はすべて阻止されて出力端子に現われない
から、第１図の回路はＴＩ との差が１以内の周期のパ
ルス列を選択して通過させることが明らかである。

なお、伺らかの理由で入力信号が中断した場合には、第
１カウンタ３をリセットする必要がある。

第１図において、点線枠Ａはこのリセット信号発生回路
を示し、時間Ｔ１以上に亘って入力端子１に入力がない
ときには第１カウンタ３をリセットするための信号を発
生する。

次にリセット信号回路の動作を説明する。

出力端子１０ｖｃ現われる出力パルスは、単安定マルチ
バイブレータ１１をトリガするとともに、アンドゲート
１２の片側入力となる。

単安定マルチバイブレータ１１（以下第２マルチバイフ
レータと云う）の出力パルスの幅は、入力レータ信号の
周期ＴＩよりも若干広くしておく。

こうすると、第２マルチバイブレータ１１の出力パルス
の周期は２Ｔ１となる。

該出力パルスは、遅延回路１３を通って遅延せしめられ
てアンドゲート１２（以下第２アンドゲートと云う）の
片側入力となる。

遅延時間はＴ１に等しくとっておく。

第２アンドゲート１２の出力はもう１つの単安定マルチ
バイフレータ１４（以下第３マルチバイブレータと云う
）をトリガするが、第３マルチバイブレータの出力パル
ス幅は第２マルチバイブレータのそれとほぼ同一として
おく。

このようにすると、両マルチバイブレークの出力波形は
ほぼ同一であるが、第３マルチバイブレータ１４の出力
の方が時間Ｔ１だけ遅れたものとなる。

この両マルチバイフレータの出力は、双方ともオアゲー
ト１５に入れられる。

ここ１での説明につき、第３図を参照すると、第３図中
■は第２マルチバイブレータの、また■は第３マルチバ
イブレータのそれぞれ出力波形である。

■は第２図中の波形■を再掲したものである。

図の如く入力信号の中断に基づき出力パルス列■が中断
すれば、最後のパルスから時間Ｔ２だけ経過したとき、
両マルチバイブレータとも出力電圧は零となる。

但しＴ２は両マルチバイブレータの出力パルス幅でＴ２
〉ＴＩである。

ゆえに波形■に示すように、オアゲート１５から出力を
生じて第１カウンタ３をリセットする。

入力レーダ信号が再び開始するに至れば、以上の動作も
また再開される。

以上説明した実施例にかいて、時間測定にカウンタを用
いず、アナログ法によってもよい。

また要所でＡ−Ｄ変換及びＤ−Ａ変換を行なってもよい
。

渣た第１及び第２カウンタの前に、それぞれ１回路ずつ
の入力ゲートを置いてもよく、また時間測定をバーニア
方式で行なってもよい。

本考案の周期識別回路は、種々の周期を有するパルス列
が混合して入力したとき、特定の周期を有するものを選
択して、波形を変えることなく出力端子に取り出すこと
ができる優れた利点があり、回路構成上も多段のシフト
レジスタ等を必要としない。

また識別に要する時間も短かい。ゆえにレーダ受信機に
適用して、入来するレーダ信号の識別にきわめて有利で
ある。

【図面の簡単な説明】

第１図は本考案に係る繰返し周期識別回路の一実施例構
成を示す回路系統図、第２図は前図中の要部に現われる
電圧波形を示す図、第３図は第１図中のリセット信号発
生回路中の要部の電圧波形図である。 １：入力端子、２：入力ゲート、３：第１カウンタ、４
：遅延ゲート、５：第２カウンタ、６：クロックパルス
発生器、７：一致回路、８：第１単安定マルチバイブレ
ータ、９：第１アンドゲート、１．０：出力端子、Ａ：
リセット信号発生回路、１１：第２単安定マルチバイブ
レータ、１２：第２アンドゲート、１３：遅延回路、１
４：第３単安定マルチバイブレータ、１５：オア回路。

Claims (1)

【実用新案登録請求の範囲】
1. （ｎ−１）番目のパルスとｎ番目のパルスとの時間間隔
   を測定し、該測定値にもとづいて（ｎ＋１）番目のパル
   スに相当するゲート信号を得、この信号と入力パルスと
   の論理積をとることにより複数種類のパルス列が混在す
   る入力パルス列から特定の繰返し周期を有するパルス列
   を抽出する周期識別回路において、前記（ｎ−１）番目
   のパルスとｎ番目のパルスとの時間間隔を測定する第１
   の時間測定回路と、あらかじめ成る値がプリセットされ
   、前記ｎ番目のパルス入力時点より計数を開始する第２
   番目の時間測定回路と、上記両時間測定回路の測定結果
   が一致したとき→致信号を出力する一致回路と、該−数
   回路によってトリガーされて所定幅のゲート信号を発生
   するパルス発生回路とを具備することを特徴とするパル
   ス信号の周期識別回路。