JPS589327A - Semiconductor device and method of producing same - Google Patents

Semiconductor device and method of producing same

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JPS589327A
JPS589327A JP11089582A JP11089582A JPS589327A JP S589327 A JPS589327 A JP S589327A JP 11089582 A JP11089582 A JP 11089582A JP 11089582 A JP11089582 A JP 11089582A JP S589327 A JPS589327 A JP S589327A
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JP
Japan
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glass
groove
semiconductor device
semiconductor
semiconductor member
Prior art date
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Application number
JP11089582A
Other languages
Japanese (ja)
Inventor
ジヨン・アンソニー・オストツプ
ロバート・ウイリアム・マークス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CBS Corp
Original Assignee
Westinghouse Electric Corp
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Filing date
Publication date
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Publication of JPS589327A publication Critical patent/JPS589327A/en
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    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 この発明は、一般に半導体装置に関し、特にP−M l
I合のパッシベーションのために溶融ガ 、ラスを用い
た半導体装置およびそのような半導体装置の製造方法、
また単一の大面積半導体材料から複数の半導体装置を製
造する方法に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention generally relates to semiconductor devices, and in particular to P-M l
Semiconductor device using molten glass or glass for passivation of I-container and method for manufacturing such semiconductor device,
The present invention also relates to a method of manufacturing a plurality of semiconductor devices from a single large area semiconductor material.

従来技術 従来技術によるガラス密封形サイリスタ、トランジスタ
およびダイオードは、互に反対の導電性を有する領域の
境界面に形成されたP−M接合の密□封保護を形成す名
ために半導体部材の端部にガラス層の融着をおこなって
いた。このような従来技術によるガラス密封の代表的な
例としては、特願昭!参−#4.t01号(41開曜倉
亭−lゲo、gクコ号)すなわちベルギー特許第ttz
、bob号「ガラス・カプセル型ダイオード(Glas
s 1naapsul′eLtel Dlode ) 
Jおよび特願昭、t lI−j j、り−7号(特開昭
jj−101,31!を号)すなわちベルギー特許第1
7 j、of−号[ガラス密封ダイオード(Glass
 8ealed Diode ) Jがある。
PRIOR ART Glass-sealed thyristors, transistors and diodes according to the prior art are used to protect the edges of a semiconductor component in order to form a hermetic protection of a PM junction formed at the interface of regions of opposite conductivity. A glass layer was fused to the area. A typical example of glass sealing using such conventional technology is Tokugansho! Reference - #4. No. t01 (41 Kaiyo Kuratei-lgeo, gkuko) i.e. Belgian Patent No. ttz
, bob issue “Glass capsule diode (Glass
s 1naapsul'eLtel Dlode)
J and Patent Application Sho, tlI-j j, ri-7 (JP-A No. 101,31!), i.e. Belgian Patent No. 1
7 j, of- issue [Glass sealed diode (Glass
8ealed Diode) J is available.

これらの従来技術においてはテーパ状端面を有する半導
体材料を用いており、その結果、非対称形の芸曽ができ
ることになる。非対称性は反復使用時における温度変化
により惹起されるひづみを増大することになる。
These prior art techniques use semiconductor materials with tapered end faces, resulting in an asymmetrical shape. Asymmetry increases distortion caused by temperature changes during repeated use.

従来技術によるガラス・カプセル濠装置の他の例は、特
願昭jダー141.り06号(4I開昭5z−fJ、参
#−号)すなわちlI’O出願第’It30コデoz、
を号[ガラス密封多チップの製造方法(Glass8e
aled Multiohip Proc@ss ) 
Jに詳述されている。この従来技術は製造に際し予じめ
成形されたガラス環を用いている。このようなガラスの
予備成形を用いると、その適正な初期位置決めをしそし
てガラスを融着する間所要の位置に保持することを確保
するために大がかりな治具が必要となるi 従来技術によるガラス・カプセル型装置のもう一つの例
は、特願昭34−10&、JO参号(4’l開昭   
    号)すなわち170出願第11101349、
参考「カラス・パッシベーション化大電力半導体装置(
Glams Pa5sivat@l HlghPowe
r 85m1oonduotor Doマ10・−)」
に詳述されている。
Another example of a glass capsule moat device according to the prior art is disclosed in Japanese Patent Application No. 141. ri No. 06 (4I Kaisho 5z-fJ, No. #-), i.e. I'O Application No. 'It30 code oz.
No. [Method for manufacturing glass-sealed multi-chip (Glass8e
aled Multihip Proc@ss)
It is detailed in J. This prior art technique uses a pre-shaped glass ring during manufacture. The use of such glass preforming requires extensive fixtures to ensure its proper initial positioning and to ensure that the glass is held in the required position during fusing.・Another example of a capsule type device is the patent application No.
No. 170 Application No. 11101349,
Reference: “Crow Passivated High Power Semiconductor Device (
Glams Pa5sivat@l HlghPowe
r 85m1oonduotor Doma10・-)”
detailed in.

この特許出願には、大きな半導体部材より複数の装置を
形成する方法およびそれにより得られる装置について記
載している。
This patent application describes a method for forming multiple devices from large semiconductor components and the resulting devices.

この特許出願によると、大きな半導体部材に頂表面およ
び底表面から喬直く整列された環状溝が形成される。こ
れらの溝は部材の一部により分離されている。ガラスの
ペーストが溝内lこ入れられそこで融着される0次いで
、環状溝の外側を切断して現状溝の内側に分離された領
域を大きな部材より切り離なすことになる。
According to this patent application, a large semiconductor member is formed with vertically aligned annular grooves from its top and bottom surfaces. These grooves are separated by a portion of the member. A glass paste is placed in the groove and fused there. Next, the outside of the annular groove is cut to separate the currently separated area inside the groove from the larger member.

第1図を参照すると、上述の特願18j&−104,3
01号の従来技術による大面積大電力サイリスタ10が
示されている。
Referring to Figure 1, the above-mentioned patent application No. 18j&-104,3
A large area, high power thyristor 10 according to the prior art No. 01 is shown.

このサイリスタ10はカソード・エミッタ領域ノコ、カ
ソードφベース領域141、アノード・ベース領域11
およびアノード・エミッタ領域/Iよりなっている。
This thyristor 10 has a cathode/emitter region, a cathode φ base region 141, and an anode/base region 11.
and an anode/emitter region/I.

領域/Jと/Ilの間にP−I!接合20、領域l参と
11の間にP−夏接合−2、更に領域14とitの間に
P−M接合Jl’が在る・溝J6が頂表面Jfからサイ
リスタ内部にP−M接合JJの位置より深いところまで
のびて怠り、また溝J0が底表面よりアー夏接合おを越
えてサイリスタ内部にのびている。
P-I between areas /J and /Il! Junction 20, there is a P-summer junction-2 between regions 1 and 11, and a P-M junction Jl' between regions 14 and it.Groove J6 is a PM junction from the top surface Jf to the inside of the thyristor. The groove J0 extends deeper than the position of JJ, and the groove J0 extends from the bottom surface beyond the summer junction O into the inside of the thyristor.

lWコロおよびJoにはそれぞれ成る量の固化ガラスj
JJよび741が充填されており、それらはP−M接合
JJおよびJ−が溝に達して終端されている部分を覆っ
てパッシベートする。
lW Coro and Jo each have the same amount of solidified glass.
JJ and 741 are filled and they passivate over the portion where PM junctions JJ and J- terminate into the groove.

溝内のガラスは鉛−アルミ・ホウケイ酸塩(lead−
alminum borosilicat* )ガラス
の場合は約0.0 / J tm (0,1ミル)、亜
鉛ホウケイ酸塩ガラスの場合は約0.0101wm(J
、0ミル)の厚みを有している。この厚みのちがいは、
亜鉛ホウケイ酸塩ガラスの方がシリコンにより近い膨張
係数を有しているとゆう事実による。したがって、鉛−
アルミ−ホウケイ酸塩ガラス或いは他の適尚なガラスの
膨張係数がシリカ片(ailioa flakes )
を添加することによりシリコンの膨張係数に近づくよう
〈変えられるならばガラス被覆はより厚く、すなわち約
0.Oj Ot■にすることができよう。
The glass in the groove is lead-aluminum borosilicate (lead-aluminum borosilicate).
approximately 0.0/J tm (0,1 mil) for aluminum borosilicate* glass and approximately 0.0101 wm (J
, 0 mil). This difference in thickness is
This is due to the fact that zinc borosilicate glasses have a coefficient of expansion closer to silicon. Therefore, lead-
The coefficient of expansion of aluminium-borosilicate glass or other suitable glass is that of silica flakes.
The glass coating will be thicker if the expansion coefficient is changed to approach that of silicon by adding . It could be Oj Ot■.

カソード・エミッタ電極J1があり、カソード・エミッ
タ領域ノコおよびカソード・ベース領域/IIにオーム
接触している。浮動(noaiing)ゲート電極It
がカソード・エミッタ領域/Jおよびカソード・ペース
領域lダと電気的に接触し、ゲート電極炉〇がカソード
・ベース領域/IIとオーム接触している。カソード・
エミッタ電極JA、浮動ゲート電極31およびゲート電
極炉〇は頂表面Jl上に配設されている。
There is a cathode-emitter electrode J1 in ohmic contact with the cathode-emitter region Saw and the cathode-base region /II. floating gate electrode It
is in electrical contact with the cathode emitter region /J and cathode pace region lda, and the gate electrode furnace is in ohmic contact with the cathode base region /II. cathode・
Emitter electrode JA, floating gate electrode 31 and gate electrode furnace O are arranged on top surface Jl.

アノード・エミッタ電極#コが底表面#参に沿ってアノ
ード・エミッタ領域1gにオーム接触している。
The anode-emitter electrode # is in ohmic contact with the anode-emitter region 1g along the bottom surface #.

溝コロおよび30の外周縁に沿ってシリコン部分参6が
配されそしてガラス3コおよびJ参はサイリスタをパッ
ジ、ベートしている。
A silicon portion 6 is disposed along the outer periphery of the groove roller 30, and the glass portion 3 and J portion pad and bat the thyristor.

上述した特願昭34−104,3041号の従来技術は
明らかな短所を有している。第1に、頂表面および底表
面の両方から溝をエッチイブしそして溝内にガラスをか
けて固化することは製造工数を増加せしめる。製造作業
における工程数を増やすことは歩留りをさげる、原因と
なる。第1に、底表面すなわち、半導体材料の裏側−ガ
ラス・パッシベートした婢を設けることは電極との接触
面積を減少せしめると共に装置の熱抵抗を大ならしめる
ことになる。
The prior art disclosed in Japanese Patent Application No. 104-3041 mentioned above has obvious disadvantages. First, etching grooves from both the top and bottom surfaces and glassing and solidifying into the grooves increases manufacturing effort. Increasing the number of steps in manufacturing operations reduces yield. First, providing a glass passivated bottom surface, ie, the back side of the semiconductor material, reduces the contact area with the electrodes and increases the thermal resistance of the device.

この発明の開示 この発明の目的は、熱抵抗を減少多せた半導体装置を提
供することである。
DISCLOSURE OF THE INVENTION An object of the present invention is to provide a semiconductor device with reduced thermal resistance.

別な目的は、工糧数を減少させた製造方法を提供する。Another object is to provide a manufacturing method that reduces the number of ingredients.

ことである。That's true.

この発明の一面は、広い意味で、対向する頂表面および
底表面と環状の第1の溝によって周縁部分から分離され
た中央部分とを有する半導体部材よりなり、前記第1の
溝は前記頂表面より前記半導体部材内に前記半導体部材
の厚みよりも小さい第1の距離だけのびており、前記半
導体部材の少なくとも一部は互に逆の導電瀧の少なくと
も1つの領域および少なくとも1つの1’−19合を含
んでおり、前記半導体部材の前記頂表面より前、記牛導
体部材内に前記第7の距離よりも小さい第一の距離だけ
のびる褒状の館コの溝を前記纂lの溝の内側に配設し、
前記第一の溝内に配設されてその壁面に固着される固化
ガラスがあり、少なくとも前記一部は前記第−の溝によ
って取り囲まれ、そして前記第一の距離は前記真表面と
前記P−N接合間の距離よりも大きい半導体装置にある
One aspect of the invention, broadly speaking, comprises a semiconductor member having opposing top and bottom surfaces and a central portion separated from a peripheral portion by an annular first groove, the first groove being located on the top surface. the semiconductor member extends a first distance less than the thickness of the semiconductor member, and at least a portion of the semiconductor member includes at least one region of mutually opposite conductive waterfalls and at least one 1'-19 joint. and forming a groove in the conductor member, which extends a first distance smaller than the seventh distance, in front of the top surface of the semiconductor member and inside the groove in the conductor member. arranged,
There is a solidified glass disposed within the first groove and fixed to the wall thereof, at least a portion of which is surrounded by the first groove, and the first distance is between the true surface and the P- In a semiconductor device, the distance is larger than the distance between N junctions.

この発明の他面は、広い意味で、対向する真表面および
底表面を有する大面積の半導体部材から複数のガラス・
パッシベートした半導体装置を製造する方法であって、
前記半導体部材の繭記頂表面を通じて環状に第1の深さ
の第7の溝を形成する工程、前記真表面を通じて前記第
1の溝の内径内にかつ前記第1の深さよりも小さい第一
の深さまで前記半導体部材内にのびる環状の第1の溝を
形成する工程、前記第−の溝内−ζガラス粉とビヒクル
よりなるガラス・ペーストを付着する工程、前記ビヒク
ルを除去して前記ガラスを前記第1の溝内に固化する工
程、並びに前記半導体部材を前記第1の溝の外側で完全
に切断する工程、を含む半導体装置の製造方法にある。
Another aspect of the invention, in a broad sense, is to form a plurality of glass plates from a large area semiconductor member having opposing true and bottom surfaces.
A method of manufacturing a passivated semiconductor device, the method comprising:
forming a seventh groove having a first depth annularly through the top surface of the semiconductor member, a first groove having a first depth smaller than the first depth through the true surface; forming a first annular groove extending into the semiconductor member to a depth of 0.25 mm; depositing a glass paste consisting of ζ glass powder and a vehicle within the first groove; removing the vehicle and removing the glass; The method of manufacturing a semiconductor device includes the steps of solidifying the semiconductor member in the first groove, and completely cutting the semiconductor member outside the first groove.

この発明の実施例 以下1図面を参照しつ一実施例によりこの発明を詳述す
る。
Embodiment of the Invention The present invention will be described in detail by way of an embodiment with reference to one drawing.

第1図を参照すると、大面積の半導体部材j0が示され
ており、この半導体部材はこの発明に従ってガラス・パ
ッシベートした大面積、大電力半導体装置、特にガラス
・パッシベートした大面積大電力サイリスタを製造する
ために使用するのに適したシリコンであることが望まし
い。
Referring to FIG. 1, a large area semiconductor component j0 is shown which is used to fabricate a glass passivated large area, high power semiconductor device, particularly a glass passivated large area, high power thyristor, in accordance with the present invention. Preferably, the silicone is suitable for use in

ここで大面積とは、サイリスタの半導体部材の直径が少
なくとも/ J、7sII(O0j0部チ)であるよう
なものを意味している。直径が少なくともis、ttz
乃至−3,//参■(o、bJz乃至0.91インチ)
のシリコンチップに半導体装置がつくられている。直径
33.0部m(/、3インチ)の半導体装置が計画され
ているところである。
Here, large area means that the diameter of the semiconductor member of the thyristor is at least /J, 7sII (O0j0 section). diameter is at least is, ttz
~-3,//cm■ (o, bJz~0.91 inch)
Semiconductor devices are made on silicon chips. A semiconductor device with a diameter of 33.0 m (/3 inches) is currently being planned.

ここで大電力と云うのは、少なくとも1000乃至/A
DDボルト或いはそれ以上の電圧を扱い得るサイリスタ
を1昧している。
Here, high power means at least 1000 to 1A/A.
It includes one thyristor that can handle voltages of DD volts or higher.

代表的な例として、適嶺な出発材料よりなる大面積の半
導体部材I0はテ4.J■(3,0インチ)或いはそれ
以上の直径と、約0.JO参tws(/コミル)の厚み
を有し、n型導電性で#0オーム・センナの抵抗率を有
している。
As a typical example, a large-area semiconductor member I0 made of a suitable starting material is prepared in Te4. J■ (3.0 inches) or larger diameter and approximately 0. It has a thickness of JO reference tws (/comil), n-type conductivity, and a resistivity of #0 ohm senna.

半導体部材j0は真表面jJと底表面3IIを有してい
る。真表面/Jおよび底表面/IIはそれぞれ実質上平
らでありかつ平行である。真表面タコおよび底表面j#
間に縁部分!4がひろがっている。
The semiconductor member j0 has a true surface jJ and a bottom surface 3II. The true surface /J and the bottom surface /II are each substantially flat and parallel. True surface octopus and bottom surface j#
The edge part in between! 4 is widespread.

第一図に加えて第3図をも参照すると、半導体部材S0
の真表面!−は、例えば商品名rウエイコー) (Wa
yaoat ) 80 Jとして市販されている化学エ
ツチングφレジストで覆われて怠り、また複数の環状溝
S6が真表面SJから予じめ定められた深さまで半導体
部材jo内にエツチングされている。この形の半導体装
置の予じめ定められた深さと六うのは標準的には少なく
ともり5ミクロン・あり、ふつうはもつと深い、いづれ
にせよ、溝!6の底面2gから半導体部材30の底表面
!参鵞での距離@X”はIC/Jが次におこなうPg拡
散の深さに等しいか或いは小さくなくてはならない。
Referring to FIG. 3 in addition to FIG. 1, the semiconductor member S0
The true surface of! - means, for example, the product name r Waiko) (Wa
80 J, and a plurality of annular grooves S6 are etched into the semiconductor member jo to a predetermined depth from the true surface SJ. The predetermined depth of this type of semiconductor device is typically at least 5 microns, and is usually much deeper, anyway! From the bottom surface 2g of 6 to the bottom surface of the semiconductor member 30! The distance @X'' must be equal to or smaller than the depth of the next Pg diffusion performed by IC/J.

溝の幅は標準的には半導体部材j0の真表面3−におい
て約0.1.3!■(JjミJし)である。
The width of the groove is typically about 0.1.3 at the true surface 3- of the semiconductor member j0! ■(Jj み Jし).

溝間の距離Iは約lコ、7m(0,jインチ)である。The distance I between the grooves is approximately 7 m (0,j inches).

溝S6を形成するための適尚なエツチング剤(・toh
ant )は容積比で硝酸1部、フッ化水素酸1部およ
び酢酸1部よりなるものである。
A suitable etching agent (・toh
ant) consists of 1 part of nitric acid, 1 part of hydrofluoric acid and 1 part of acetic acid by volume.

溝!6のエツチングの後、半導体部材jOは、過酸化水
素水、(110! )、塩酸水溶液(Hot−HmO)
および過酸化水素−水酸化アンモニア溶液(H,O嘗−
1m140H−11,O)を交互に用い各洗浄工1の間
には水洗をおこないながら洗浄する。
groove! After the etching in step 6, the semiconductor member jO is etched with hydrogen peroxide solution, (110!), hydrochloric acid aqueous solution (Hot-HmO)
and hydrogen peroxide-ammonia hydroxide solution (H,O)
1m140H-11,0) were used alternately, and washing was performed with water between each cleaning process 1.

塩酸水溶液は容積比で塩酸一部、水1部および過酸化水
素1部よりなるものである。
The aqueous hydrochloric acid solution consists of one part of hydrochloric acid, one part of water, and one part of hydrogen peroxide by volume.

過酸化水素−水酸化アンモニア−水溶液は容積比で過酸
化水素1部、水酸化アンモニア1部、水1部よりなるも
のである。
The hydrogen peroxide-ammonia hydroxide-aqueous solution consists of 1 part hydrogen peroxide, 1 part ammonia hydroxide, and 1 part water by volume.

水洗いく用いる水はItメグオーム水である。The water used for washing is It megohm water.

館参図を参照するとtilllj4のエツチングおよび
エツチング後の洗浄の後、通常の拡散或いはエピタキシ
ャル拡散およびマスキング技術を−用いて半導体部材3
0に第一図に示される如き構造をつくる。第一図にも半
導体部材j0の一部とそれに隣接する溝!6だけが示さ
れている。
Referring to the figure in the library, after etching tilllj4 and cleaning after etching, the semiconductor member 3 is etched using conventional diffusion or epitaxial diffusion and masking techniques.
0, create a structure as shown in Figure 1. Also in Figure 1 is a part of the semiconductor member j0 and the groove adjacent to it! Only 6 is shown.

第一図に示される部分はこの発明により更(加工される
べき大電力サイリスタ10である。
The part shown in FIG. 1 is a high power thyristor 10 to be further fabricated according to the present invention.

実際の場合、接合の深さ忽よびドープ濃度を決定する拡
散工程は半導体装置の所望の特性に応じて調整されるべ
きことは理解てきよう、第一図について以下に述べる拡
散の仕様はioo。
It will be appreciated that in a practical case, the diffusion process that determines the junction depth and doping concentration should be adjusted according to the desired characteristics of the semiconductor device; the diffusion specifications described below with respect to Figure 1 are IOO.

乃至1Jooボルトを扱い得るサイリスタを製造するた
めのものである。
This is for manufacturing a thyristor that can handle 1 to 1 Joo bolts.

大電力サイリスタロ0はカソード・エミッタ領域4コ、
カソード−ベース領域4参、アノード・ベース領域61
およびアノード・エミッタ領域41よりなっている。
High power thyristoro 0 has 4 cathode/emitter regions,
Cathode base area 4, anode base area 61
and an anode/emitter region 41.

各隣接する領域間にP−M@合がある。?−夏接合70
が領域基−と4#間に、“P−19合ツーが領域1参と
66間、そしてP−菖接合7参が領域64と6を間にで
きるのである。
There is a PM@ match between each adjacent region. ? -Summer Junction 70
is formed between area base - and 4#, P-19 go two is formed between areas 1 and 66, and P-iris junction 7 is formed between areas 64 and 6.

カソード・エミッタ領域6JはlS乃至20ミクロンの
厚みを有し、n型導電性てお\よそt o as原子/
aa”の濃度にドーピングされている。
The cathode-emitter region 6J has a thickness of lS to 20 microns and has n-type conductivity, approximately to as atoms/
It is doped to a concentration of aa''.

カソード−ベース領域A41は6!乃至りSミクロンの
厚みを有し、P型溝電性で約j X / 0”原子/c
m”の表面濃度にドーピングされている。
Cathode-base region A41 is 6! It has a thickness of up to S microns and has a P-type groove conductivity of approximately j x / 0” atoms/c
It is doped to a surface concentration of m''.

アノード−ベース領域66は0./&!/乃至0、/ 
90 j關(6,3乃至り、jミル)の厚みを有し、n
型導電性でダθ乃至!θオ〜ムOセンチの抵抗率を有し
ている。アノード・ベース領域16はシリコンの索部材
の変換されないまNの部分である。
The anode-base region 66 is 0. /&! /~0,/
It has a thickness of 90 j (6,3 to j mils), and has a thickness of n
The conductivity of the type is θ~! It has a resistivity of θ ohm to 0 cm. The anode base region 16 is the unconverted N portion of the silicon cord.

アノード−エミッタ領域1tは61乃至り3ミクロンの
厚みを有し、ア型導電性で少なくともj X / 0”
原子7cm”の表面談度にドーピングされている。アノ
ード−エミッタ領域6tの表面111度がkXlo”原
子/clL”以下にドープされると、サイリスタは許容
し得ない高い順方向電圧降下を有することになる。
The anode-emitter region it has a thickness of 61 to 3 microns and has a conductivity of at least j x /0''.
The thyristor has an unacceptably high forward voltage drop when the surface 111 degrees of the anode-emitter region 6t is doped to below kXlo"atoms/clL". become.

菖iHを参照すると、溝j6により囲まれた部分はダイ
ナミック・ゲート・サイリスタ10を形成するためにも
用いられ得る。第一図の対応する部分と同一か或いは類
似する要素は同じ参照数字で示されている。
Referring to iH, the part surrounded by groove j6 can also be used to form a dynamic gate thyristor 10. Elements that are identical or similar to corresponding parts in Figure 1 are designated with the same reference numerals.

第一図と第1図の一つの構造の間のmJ%は、(1)ダ
イナミック・ゲート・サイリスタtσは主カソード嗜エ
ミッタ領域16コと補助カソードーエえツタ領域JAJ
を有し、両領域ともkll状構造をなしている、(2)
領域/AJと4参の間に1−夏接合lり0および領域J
4Jと1#の間にアー菫接合コア0がある、0)カソー
ド・ベース領域6亭の部分IJはダイナミックψゲート
・サイリスタI0の型表面31に達していることである
The mJ% between Figure 1 and one structure in Figure 1 is as follows:
(2) Both regions have a kll-like structure.
1-summer junction between area/AJ and 4th grade 0 and area J
There is an arcuate junction core 0 between 4J and 1#, 0) the part IJ of the cathode base region 6 reaches the mold surface 31 of the dynamic ψ gate thyristor I0.

アート・ベース領域66およびアート−エミッタ領域6
tは両サイリスタともに同じである。
Art base area 66 and art-emitter area 6
t is the same for both thyristors.

第一図または第1図の大面積、大電力サイリスタを製造
する望ましい方法においては、カソード・ベース領域4
参およびアノ゛−ドeエミッタ領賊4tは第一図の半導
体部材j0に拡散により形成される。アノード・ベース
領域46は半導体部材30の拡散をうけないallの部
分でできている。
In a preferred method of manufacturing the large area, high power thyristor of FIG.
The reference and anode emitter regions 4t are formed by diffusion in the semiconductor member j0 of FIG. The anode base region 46 is made of all portions of the semiconductor member 30 that are not subject to diffusion.

次に、型表面jJが周知のマスキング技術により被覆さ
れ、そして第一図の大電力サイリスタ遥0の場合はカソ
ード・工、ミッタ領域4Jが型表面jJの所望の部分に
拡散により形成される。
Next, the mold surface jJ is coated by well-known masking techniques, and in the case of the high power thyristor 0 shown in FIG.

第3図のダイナミック・ゲート・サイリスタlOの場合
には、型表面jJは周知のマスキング技術により被覆さ
れそして主力ンード・エミッタ領域/4Jおよび補助カ
ソード・エミッタ領域JAコが型表面jJの所望の部分
に形成される。
In the case of the dynamic gate thyristor lO of FIG. 3, the mold surface jJ is covered by well-known masking techniques and the main cathode emitter region /4J and the auxiliary cathode emitter region JA are located on the desired portions of the mold surface jJ. is formed.

代替方法として、第3図のダイナミック・ゲート・サイ
リスタS0の場合に、頂表面!コ全体に拡散により半導
体部材30全体にひろがる連続したnilカソード・エ
ミッタ領域を形成し、次にフォトマスキング技術を利用
する。カソード・ベース領域4夕の部分12は、カソー
ド・エミッタ領域を拡散することにより、予じめ定めら
れた位置に形成される。
Alternatively, in the case of the dynamic gate thyristor S0 of FIG. 3, the top surface! A continuous nil cathode emitter region extending throughout the semiconductor member 30 is formed by diffusion, and then photomasking techniques are utilized. Portions 12 of the cathode base region 4 are formed at predetermined locations by diffusing the cathode emitter region.

第6図を参照すると、第一図の大電力サイリスタロ0の
拡散に続いて、第1の溝fJが大電力サイリスタロ0中
にエツチングされる。
Referring to FIG. 6, following the diffusion of the high power thyristoro 0 of FIG. 1, a first groove fJ is etched into the high power thyristoro 0.

第一の溝fJは第1の溝j1の内側にエツチングされる
。そのことは第1の溝!4が第一の溝Iコを囲んでとり
まくことである。第1の溝lコは第1の溝34について
述べたと同様のエツチングと洗浄工11kより形成され
る。
The first groove fJ is etched inside the first groove j1. That is the first groove! 4 surrounds the first groove I. The first groove 11k is formed by the same etching and cleaning process 11k as described for the first groove 34.

第1の溝fJはシリコン部材中に、それがP−N接合7
1を越えてアノード・ベース領域46まで達し、それに
よって順方向バイアスされるP−N接合70と逆方向バ
イアスされるP−N接合7Jを分離するような深さまで
のびている。
The first groove fJ is formed in the silicon member so that it is connected to the P-N junction 7.
1 to the anode base region 46, thereby separating the forward biased PN junction 70 and the reverse biased PN junction 7J.

第1の溝ItJは頂表面j−において第1の溝j6の幅
に略等しい、すなわち約0.4J1m(Jjミル)の幅
を有し、溝の底面13で約0.3Um(/jミル)の幅
を有する。
The first groove ItJ has a width approximately equal to the width of the first groove j6 at the top surface j-, i.e. approximately 0.4J1 m (Jj mils), and approximately 0.3 Um (/j mils) at the bottom surface 13 of the groove. ) width.

第1の溝!4と第1の溝fJ間の間隔はあまり微妙では
ない。しかし、第1の溝fJ影形成ためのエツチングの
際に生ずるズレが第1の溝34に達することのないよう
に、また第一の溝tコが垂直部分tデではなくP−夏接
合7Jの水平部分t!を通ってのびるように、第4図の
間隔′″2′は約O0り4 J wm (J oミル)
がよに%コとが見出されている。
First ditch! 4 and the first groove fJ is not very delicate. However, in order to prevent the misalignment that occurs during etching for forming the shadow of the first groove fJ from reaching the first groove 34, the first groove t is formed not at the vertical portion t but at the P-summer junction 7J. The horizontal part of t! As extending through, the spacing '''2' in Figure 4 is approximately O0 4 J wm (J o mil).
It has been found that %co.

適当なガラス粉、望ましくは約10ミクロンの公称粒径
をもったガラス粉を適当なビヒクルと混合してペースト
をつくりスクリーン印刷機を用いて第1の溝t1内に印
刷する。
A suitable glass powder, preferably having a nominal particle size of about 10 microns, is mixed with a suitable vehicle to form a paste and printed into the first groove t1 using a screen printer.

この発明により採用されるガラスは何よりも先ず、シリ
コンに近い膨張係数、例えば事、0乃至4 、 OX 
/ 0−’cm”/cm/℃ヲ有シソシテ実質上アルカ
リ・イオンを含まないものでなければならない。
The glass employed according to the invention first of all has an expansion coefficient close to that of silicon, e.g.
/0-'cm''/cm/°C and must be substantially free of alkali ions.

これに加えて (1)ガラスは構造的強固さをもたねばならない。In addition to this (1) Glass must have structural strength.

すなわち、拡散工程中にガラス質の喪失(dsvitr
ify )或いは相分離(phaae s@parat
ion )を生じてはならない。
That is, loss of glassiness (dsvitr) during the diffusion process
) or phase separation (phaae s@parat
ion) must not occur.

(2)ガラスは環境および湿度に対し良好な化学的安定
性をもたねばならない。
(2) The glass must have good chemical stability to the environment and humidity.

(3)ガラスは半導体材料、この場合はシリコンに対し
濡れて融着或いは固着するものでなければならない。
(3) The glass must be wettable and fused or fixed to the semiconductor material, in this case silicon.

(4)ガラスは半導体材料、通常はシリコンの表面を化
学的に傷つけるようなものであってはならない。
(4) The glass must not chemically damage the surface of the semiconductor material, usually silicon.

(5)ガラスの熱的性質は、半導体装置或いは半導体材
料通常はシリコンの限界内の温度でひづみを生じないよ
うなものでなければならない。
(5) The thermal properties of the glass must be such that it does not distort at temperatures within the limits of semiconductor devices or semiconductor materials, usually silicon.

(6)ガラスは半導体装置の劣化温度以下の融点を有す
るものでなければならない。
(6) The glass must have a melting point below the deterioration temperature of the semiconductor device.

(η最終製品は熱的ショック或いは温度サイクルに強く
また機械的強度をもたねばならない。
(The final product must be resistant to thermal shock or temperature cycling and have mechanical strength.

一般に、鉛−アルミ・ホウケイ酸塩ガラスは上記の如き
条件を満すことは見出されている。
In general, lead-aluminum borosilicate glasses have been found to meet the above conditions.

特に下記の組成のガラスが適当であることがわかつてい
る: 威勢     重量比(X) 810、         JO−参〇B、O,/J−
J、? pbo           * o−亭tA1雪O8
コー6 特に良いのはイノチク(Innotech )社が匿番
IP?夢&として市販しているガラスて、これは下記の
組成を有するものである: 成分     重量比(X) Sin、      JA士亭 B、0.       7!±3 Pl)O、$3±3 mlam      3 ±l もう一つの特に良いと思われるものは同じくイノチク社
から製置IFり参0として市販されているガラスて、こ
れは下記の公称組成を有するものである: 成分     重量比(X) 810、       ダQ B、O,t−コ Pro、          #9.JM、O1コ、j 鉛ホウケイ酸塩ガラスも適当なものがある。
In particular, glasses with the following composition have been found to be suitable: Weight ratio (X) 810, JO-B, O, /J-
J.? pbo * o-tei tA1 snow O8
Co6 Is Innotech's secret number IP particularly good? The glass commercially available as Yume & has the following composition: Component Weight ratio (X) Sin, JA Shitei B, 0. 7! ±3 Pl)O, $3±3 mlam 3 ±l Another glass that appears to be particularly good is a glass also available from Inochiku Co., Ltd. as IF Rinsin 0, which has the following nominal composition: It is: Component Weight Ratio (X) 810, DaQ B, O, t-Pro, #9. JM, O1, j Lead borosilicate glasses are also suitable.

下記の組成をもつものが良い: 成分     重量比(X) Sin、      j O−Q O B、O,/ J−コJ pbo           # o −e を亜鉛ア
ルミニウム・ケイ酸塩ガラスも満足すべきもので、下記
の如き組成をもつことになろう: 成分     重量比(X) ZnO#0−A;O U、O,コー6 810、      !0−40 もう一つの特に良いガラスは亜鉛−ホウケイ酸塩ガラス
で、特にジヱネア・グラスウエルク・ショット・アンド
・ジエン(JIltNムIRG−ム8W1!RK801
10T’r 4 Gm1li )社から瑠@aoJt−
002とじて市販されているもので、下記の組成を有す
るものである: 成分     重量比C%) ZnO参〇−10 B、O,/ −、t 810、      !0−40 このうち810.の重量比で約/に%はシリカの粒子と
して含まれてよい。
It is preferable to have the following composition: Component Weight ratio (X) Sin, j O-Q O B, O, / J-co J pbo # o -e Zinc aluminum silicate glass should also satisfy, It will have the following composition: Ingredients Weight ratio (X) ZnO #0-A; O U, O, Co6 810, ! 0-40 Another particularly good glass is the zinc-borosilicate glass, especially the Genea Glaswerk Schott & Diene (JIltN IRG-M 8W1! RK801) glass.
10T'r 4 Gm1li) from Ru@aoJt-
It is commercially available as 002 and has the following composition: Ingredient Weight ratio C%) ZnO reference 〇-10 B, O, / -, t 810, ! 0-40 810 of these. About/to % by weight may be included as particles of silica.

ペーストをつくるためにガラスに混ぜるビヒクルは7種
類の液体或いは複数の液体の組合せでガラス粉をその中
に浮遊せしめて保持するものでよいが、ガラス粒子に何
らかの損傷を与えるものであってはならない、加えて、
ビヒクルは加熱することによりペースト中から容易に放
散するものてなければならない。
The vehicle mixed with the glass to make the paste may be one of seven types of liquids or a combination of multiple liquids that suspends and holds the glass powder in it, but it must not cause any damage to the glass particles. ,In addition,
The vehicle must be easily dissipated from the paste by heating.

適当なビヒクルの例としては、エチル・セルローズおよ
びブチル・カルピトール(butylaarbitol
 )の混合物が゛ある。他の満足すべきビヒクルとして
はエレクトロ・サイエンス拳ラボラトリ(1leetr
o 8o1*noe Laboratory )社より
V@hial・*参00の表示て市販されているものが
ある。
Examples of suitable vehicles include ethyl cellulose and butylaarbitol.
) is a mixture of Other satisfactory vehicles include the Electro Science Fist Laboratory (1leetr
There is a product commercially available from the company O8o1*noe Laboratory under the designation V@hial・*san00.

亜鉛−ホウケイ酸塩ガラスに用いるのに適したビヒクル
は!Iのエチル・セルローズと/jO閃のブチル・カル
ピトールよりなるものである。
What vehicle is suitable for use with zinc-borosilicate glasses? It consists of ethyl cellulose (I) and butyl carpitol (/jO).

この発明を実施するために適当なペーストは、公称粒径
ioμ風のG0コ?−002ガラス粉亭0Ilとエチル
・セルロース−ブチル・カルピトールのビヒクルJ!I
ceとから成る・ このペーストは、14jメツシユ・スクリーンのスクリ
ーン印刷機を用いて第一の溝fJ中に印刷される。この
印刷はペーストがjIJの溝l−を満すまで続けられる
A suitable paste for practicing this invention is a G0 paste with a nominal particle size of ioμ. -002 Glass powder 0Il and ethyl cellulose-butyl calpitol vehicle J! I
This paste is printed into the first groove fJ using a screen printer with a 14J mesh screen. This printing continues until the paste fills the groove l- of jIJ.

ペーストは約I乃至lI妙間で溝内のすべての部分にゆ
きわたるようにされる9がよいが、io分位が望ましい
The paste should be spread throughout the groove in about 1 to 10 degrees, preferably 10 degrees.

次いで、全体はion乃至izo℃の範囲の温度で約l
乃至l】分間加熱され、ペースト中より過剰のビヒクル
を除去される0通常、この工程はヒート・ランプで加熱
することにより行なわれる。
The whole is then heated at a temperature in the range of ion to izo degrees Celsius.
Excess vehicle is removed from the paste by heating for 1 to 10 minutes. This step is usually carried out by heating with a heat lamp.

続いて、全体は、水晶槽に入れられ炉内で参j0乃至!
j0℃の範囲の温度でJ7乃至事!分間加熱される。2
00℃で30分間加熱するのが望ましい、この工程の目
的は溝内にあるガラスからすべてのビヒクルを除去或い
は焼きつくしてし!うことである。従って、時間および
温度は、用いられるビヒクルに応じてこの目的が達成さ
れるよう設定され〜ばよい。
Next, the whole thing was placed in a crystal bath and heated in a furnace.
J7 ~ things at a temperature in the range of 0℃! Heat for minutes. 2
The purpose of this step is to remove or burn out all the vehicle from the glass in the grooves, preferably for 30 minutes at 00°C. That is true. Therefore, the time and temperature may be set to achieve this objective depending on the vehicle used.

この放散工程に続いて、冷却をおこなわずに、全体はt
SO乃至’110℃の範囲の温度で(りJ0℃が値まし
い)、参!乃至5分(10分が望ましい)間加熱され、
ガラスは完全に固化され、シリコンに結合せしめられる
Following this dissipation step, without cooling, the total
At temperatures ranging from SO to '110°C (J0°C is preferable), see! heated for 5 to 5 minutes (preferably 10 minutes);
The glass is completely solidified and bonded to the silicone.

望ましいことであるが、これらの放散、固化および結合
が1つの炉内でおこなわれるならば、温度は望ましい3
00℃から望ましいりJ0℃に約70乃至JO分間の間
に上昇されるのがよい・ りJ0℃で10分間の11家しい加熱をおこなつた後、
炉は望才しいり一0℃からjコj乃至200℃の範囲の
温度に約73分間で冷却される。炉はその才\で約70
分間保持され、次いで約73分間、約810℃の温度に
引下げられる。このpgθ℃の温度は約20分間保持さ
れ、続いて約/j分かけて約#lθ℃に引下げられる。
If, as is desirable, these dissipation, solidification and bonding take place in one furnace, the temperature will be lower than the desired 3.
It is preferable to raise the temperature from 00°C to J0°C for about 70 to JO minutes. After heating at J0°C for 10 minutes,
The furnace is cooled in about 73 minutes to a temperature ranging from 10°C to 200°C. Furnace is about 70 years old
The temperature is then lowered to about 810° C. for about 73 minutes. This temperature of pgθ°C is maintained for about 20 minutes and then lowered to about #lθ°C over about /j minutes.

この温度が約30分間保持されたのち、炉の温度は1分
間当り約10℃の割合で室温lζまで引下げられる。
After this temperature is maintained for about 30 minutes, the furnace temperature is lowered to room temperature lζ at a rate of about 10° C. per minute.

この冷却或いは焼な才しサイクルはガラスに有害なひづ
みが生ずるのを防ぐのである。
This cooling or annealing cycle prevents harmful distortion of the glass.

この固化されたガラスは#11図中に符号Iダで示され
ている。
This solidified glass is indicated by the symbol Ida in Figure #11.

ガラス10は次に、標準的な写真食刻技術を用いて適当
なフォトレジストの層l孟で被覆される。
Glass 10 is then coated with a layer of a suitable photoresist using standard photolithography techniques.

このフォトレジストは負性レジスト、正性レジストのい
づれを用いてもよいが、負性レジストの方が望才しい。
This photoresist may be either a negative resist or a positive resist, but a negative resist is preferred.

望ましい負性レジストの例としては、ハント・ウェイ:
) −) a 、:Cスジ−(Hunt Wayaoa
t 80 )およびイーストマン・コダック(la@t
manICodak )社のKTPRおよびKMIHの
表示で市販されているものがある。
Examples of desirable negative resists include Hunt Way:
) -) a, :C streak - (Hunt Wayaoa
t80) and Eastman Kodak (la@t
Some products are commercially available under the designations KTPR and KMIH manufactured by ManICodak.

適当な正性レジストの例としては、シッフレイ(8hi
pley )社よりIJ!TOおよび/J!OHとして
市販されているものがある。
An example of a suitable positive resist is Schiffley (8hi
IJ! TO and /J! Some are commercially available as OH.

ガラスtダに対しフォトレジスト層16を付着した後は
、大電力サイリスタ1oとして示されている複数のサイ
リスタをレーザー切断機(laser 5orib・)
によりシリコンの半導体部材j。
After depositing the photoresist layer 16 on the glass plate, a plurality of thyristors, shown as high power thyristor 1o, are cut using a laser cutting machine (laser 5orib).
A silicon semiconductor member j.

から切り離す。separate from

レジストの目的はレーザー切断により発生する溶けたシ
リコンの粒子からガラスを保護することである。
The purpose of the resist is to protect the glass from molten silicon particles generated by laser cutting.

レーザー切断機としては)11:Yagレーザー或いは
類似のものが市販されている。逼尚なレーザー切断機と
しては、クヮントロニクス・コープ(Quantron
ix 0orp )社の4o1型が市販されている。
As a laser cutting machine, a 11: Yag laser or a similar one is commercially available. For a sophisticated laser cutting machine, Quantronics Corp.
The 4o1 type manufactured by Ix0orp is commercially available.

大電力サイリス・り4oは、環状の第2の溝!1の外側
壁toから約0.1DI乃至/、0 / J m+11
(−〇乃至go4ル)離れた線itに沿って半導体部材
j0から切り離される。実際の場合、切断は、通常、@
 /の溝!4の内側壁デー力)ら約t、zttwm(b
コ、!ミル)の距離のところで行なわれる。第1の溝!
6の内側壁デコ或いは外側壁デ0から切断線try才で
の距離は厳密なものでなくてよい。
The high power siris ri 4o has an annular second groove! Approximately 0.1 DI to /, 0 / J m+11 from the outer wall of 1 to
(-〇 to go4) It is separated from the semiconductor member j0 along the distant line it. In practice, disconnection is usually @
/ Groove! The inner wall of 4 is approximately t, zttwm(b
Ko,! It is carried out at a distance of mils). First ditch!
The distance from the inner wall deco of No. 6 or the outer wall deco of No. 6 to the cutting line does not have to be exact.

第り図を参照すると、電気接点或いは電極90.941
および?4がカソード電極、ゲート電極およびアノード
電極として接着され、これによって以下に詳述するよう
にサイリスタは完成−ぎ′れる。
Referring to Figure 9, electrical contacts or electrodes 90.941
and? 4 are glued as cathode, gate and anode electrodes, thereby completing the thyristor as detailed below.

第1図を参照すると、第3図のダイナミック・ゲート・
サイリスタが示されており、そこではこの発明に従って
t/IIJの溝l−が形成され、固化されたガラスll
Iが充填され、更にガラスIPはフ才・トレジスト層t
4で被覆される。
Referring to Figure 1, the dynamic gate in Figure 3
A thyristor is shown in which a groove l- of t/IIJ is formed according to the invention and a solidified glass l-
I is filled with I, and the glass IP is filled with a resist layer t.
4.

上述した全てQ工程、すなわち%#IJの溝IJの形牢
、壽のガラスl#充填、ガラスの固化初よびガラスのフ
ォトレジスト層によるI覆はいづれも上述した方法によ
りおこなわれる。
All of the above-mentioned Q steps, ie, forming the groove IJ with %#IJ, filling the glass with I#, solidifying the glass, and covering I with the photoresist layer of the glass, are all performed by the method described above.

次いでサイリスタは同じく上述したレーザを用いて線I
Iに沿ってシリコンの半導体部材より切断される。
The thyristor is then cut into line I using the laser also described above.
The silicon semiconductor member is cut along I.

レーザ切断に続いて、電極すなわち、アノード電極、カ
ソード電極右よびゲート電極がそれぞれの領域#cII
I!着される。
Following laser cutting, the electrodes, namely the anode electrode, the cathode electrode right and the gate electrode are cut into their respective regions #cII.
I! It will be worn.

電極は、約/!00g厚のチタン(T1)の第7の層と
約JD、000ム厚のfi(ム題)の第一の層よりなる
バイメタル構造のものが望ましい。
The electrode is approx./! A bimetallic structure is preferred, consisting of a seventh layer of titanium (T1) with a thickness of approximately JD, 000 μm and a first layer of titanium (T1) with a thickness of approximately JD, 000 μm.

金属電極の付着は蒸着tたはスパッタリングによって行
なわれる。
The metal electrodes are deposited by vapor deposition or sputtering.

電極の金属付着すなわち接着はシャドウマスクを用いて
行なわれ、カソード−エミッタ、ゲートおよび増幅ゲー
トを一方の表面に、アノード・エミッタを反対側の表面
〈規定して形成されるのが望才しい。
Metal deposition or bonding of the electrodes is preferably done using a shadow mask, defining the cathode-emitter, gate and amplification gate on one surface and the anode-emitter on the opposite surface.

電極固着に続いて、フォトレジスト層14が#00℃の
空気雰囲気中でガラスより焼き散らされる。
Following the fixation of the electrodes, the photoresist layer 14 is burned away from the glass in an air atmosphere at #00°C.

第を図を参照すると、この発明によって製造された大面
積、大電力のダイナミック・ゲート・サイリスタtoが
示されている。
Referring to Figure 1, there is shown a large area, high power dynamic gate thyristor manufactured in accordance with the present invention.

ダイナミック・ゲート・サイリスタt0は、主カソード
・エミッタ領域16コ、補助カソードやエミッタ領域コ
6コ、カソード・ペース領域641、アノード・ペース
領域64およびアノード・エミッタ領域6gよりなる。
The dynamic gate thyristor t0 consists of 16 main cathode/emitter regions, 6 auxiliary cathode or emitter regions, a cathode pace region 641, an anode pace region 64, and an anode emitter region 6g.

領域/AJと6#間にP−M接合Iり0、領域コロ、2
と1#間にP−輩接合コク01領域6#と66間にP−
M接合7−および領域66と4を間にP−M接合7参が
ある。
P-M junction between area/AJ and 6# 0, area roller, 2
P- between 1# and 01 region 6# and 66 P-
There is an M junction 7- and a PM junction 7 between regions 66 and 4.

第1の溝j基が裏表面!コからサイリスタ内部に第7の
予じめ定められた距離1x″のびており、そして第1の
溝S6に囲破れて第一の溝tコが頂表面よりサイリスタ
内に°第一の予じめ定められた距離だけのびている。第
一の予じめ定められた距離は、頂表面3JとP−菫接合
ツコ間の距離よりも大である。
The first groove is on the back surface! A seventh predetermined distance 1x'' extends from the top surface into the thyristor, and is surrounded by the first groove S6 so that a first groove extends from the top surface into the thyristor. The first predetermined distance is greater than the distance between the top surface 3J and the P-violet junction.

第一の溝fJには成る量の固化ガラスl#が充填されて
いる。
The first groove fJ is filled with an amount of solidified glass l#.

溝内の固化されたガラスは、鉛−アルミ・ホウケイ酸塩
ガラスが用いられる場合には約o、oiJtm(o、z
ミル)、亜鉛ホウケイ酸塩ガラスが用いられる場合には
約0.0sOtm(J、0ミル)の厚みとすることがで
きる。この厚みの相異は、亜鉛ホウケイ酸ガラスの方が
シリコンの膨張係数により近いと云う事実に基づいてい
る・従って、鉛−アルミ・ホウケイ酸塩ガラス或いは他
の適尚なガラスの膨張係数がシリカ片をまぜることによ
りシリコンの膨張係数に近づけるよう変えることができ
れば、ガラス被覆は0.0 j Of IIIに等しく
或いはそれに近イ<より厚くすることができる。
The solidified glass in the groove is approximately o, oi Jtm (o, z
mil), or about 0.0 sOtm (J, 0 mil) if zinc borosilicate glass is used. This difference in thickness is based on the fact that zinc borosilicate glass has a coefficient of expansion closer to that of silicon; therefore, the coefficient of expansion of lead-aluminum borosilicate glass or other suitable glass is similar to that of silica. If the expansion coefficient can be varied to approximate that of silicon by mixing the pieces, the glass coating can be made thicker than or equal to 0.0 j Of III.

カソード・エミッタ用電極!0、補助エミッタ用電極?
J、ゲート用−極9I+およびアノード・エミッタ用電
極t4が上述の方法により固着されている。
Electrodes for cathode and emitter! 0. Electrode for auxiliary emitter?
J, the negative electrode 9I+ for the gate and the electrode t4 for the anode/emitter are fixed by the method described above.

電−デ0は領域16コと4参にオーム接触している。電
極9Jは領域コロJと6参にオーム接触している。電極
す亭はカソード・ペース領域6りとオーム接触しており
、そして電極t6はアノード・エミッタ領域6jとオー
ム接触している。
Voltage 0 is in ohmic contact with areas 16 and 4. The electrode 9J is in ohmic contact with the area roller J and the 6th pin. Electrode t6 is in ohmic contact with cathode pace region 6, and electrode t6 is in ohmic contact with anode emitter region 6j.

この発明に従って製造されたサイリスタは樹脂でカプセ
ル封じされるか或いは他の周知の方法でケースに封じら
れる。
Thyristors made in accordance with the present invention may be encapsulated in resin or otherwise encapsulated in a case using known methods.

この発明の製造方法により製造され、 G18R//コシリコーン樹脂として市販されている如
きシリコーン樹脂でカプセル封じされたサイリスタが2
00時間以上にわたって安定であることが立証されてい
る。
A thyristor manufactured by the manufacturing method of the present invention and encapsulated with a silicone resin such as that commercially available as G18R//cosilicone resin is used.
It has been demonstrated to be stable for over 00 hours.

ある電圧に対しては、上述した如く深い溝を頂表面から
のみ成形することは実用的でない場合がある。
For some voltages, it may not be practical to form deep grooves only from the top surface as described above.

そのような場合には、第1の婢は頂表面および底表面の
両方からシリコンの半導体部材の内部に成形される。
In such a case, the first layer is molded into the interior of the silicon semiconductor member from both the top and bottom surfaces.

第10図を参照すると、例えば?4.Jim(7インチ
)直径のn型シリコン部材の如き大面積の半導体部材j
oに、第1の溝j番が半導体部材30の頂表面!−から
成形されそして第一の溝isbが半導体部材j0の底表
面j4Iから成形されている。
Referring to Figure 10, for example? 4. Large area semiconductor components such as n-type silicon components with a diameter of 7 inches
o, the first groove j is on the top surface of the semiconductor member 30! - and a first groove isb is molded from the bottom surface j4I of the semiconductor member j0.

第1の溝j4および第3の溝izbは前述したようにエ
ツチングで形成される。
The first groove j4 and the third groove izb are formed by etching as described above.

第1の溝!6と第3の溝lj6間の間隔1x”は、VJ
が続いておこなうP11鉱散に等しいかより小さくなる
ように定められる。
First ditch! 6 and the third groove lj6 is the distance 1x” between VJ
is set to be equal to or smaller than the subsequent P11 mineral dispersal.

続いて、前述したと同様にしてP履およびn型の領域が
拡散技術或いは拡散エピタキシャル技術により半導体部
材中に形成される。
Subsequently, P-type and n-type regions are formed in the semiconductor member by diffusion techniques or diffusion epitaxial techniques in the same manner as described above.

拡散工程或いはエピタキシャル拡散工程の後、航コの溝
fJがやはり前述の如くして形成され、次いでガラス・
パッジベージ1ン、接点の固着、および大面積の半導体
部材からのレーザによる切断がいづれも前述の方法によ
りおこなわれてサイリスタが完成する。
After the diffusion step or epitaxial diffusion step, the grooves fJ are also formed as described above, and then the glass
The padding, fixing of contacts, and laser cutting from a large area semiconductor member are all performed by the above-described method to complete the thyristor.

以上、この発明を特定のサイリスタに関連して詳述した
が、この発明がダイオードおよびトランジスタにも同様
に適用できることは容易に理解できよう。
Although the present invention has been described above in detail in relation to a specific thyristor, it will be readily understood that the present invention is equally applicable to diodes and transistors.

【図面の簡単な説明】[Brief explanation of drawings]

第2図は、従来技術によるガラス・パッシベートしたサ
イリスタの側断面図、 シリコン半導体部材の頂面図、 第U、Sおよび6図は、この発明により製造される第1
図の半導体部材の側断面図、 第7図は、この発明により製造されるサイリスタの側断
面図、 第を図は、この発明により製造されるシリコン半導体部
材の側断面図、 第を図は、この発明により製造されるサイリスタの側断
面図、そして 第1O図は、この発明の一つの変形により製図中 jo:半導体部材、’jJ:頂表面、j#:底表面、5
4:第1の溝、408大電力サイリスタ、&J:カソー
ド・エミッタ領域、6参:カソード・ベース領域、64
ニアノード・ベース領域、6tニアノード・エミッタ領
域、り0゜7−、り参、/り0.J’IO: アーMI
I合、lコ :第一の溝、r*ニガラス、16:フォト
レジスト層、/Aコニ主カソード・エミッタ領域、J6
−:補助カソード・エミッタ領域。
2 is a side sectional view of a glass passivated thyristor according to the prior art; a top view of a silicon semiconductor component; FIGS.
FIG. 7 is a side sectional view of a thyristor manufactured according to the present invention; FIG. 7 is a side sectional view of a silicon semiconductor member manufactured according to the present invention; A side cross-sectional view of a thyristor manufactured according to the present invention, and FIG.
4: First groove, 408 high power thyristor, &J: Cathode/emitter region, 6: Cathode/base region, 64
Near node base region, 6t near node emitter region, RI0°7-, RI0. J'IO: Ah MI
I, l: first groove, r*nigaras, 16: photoresist layer, /A coni main cathode/emitter region, J6
−: Auxiliary cathode/emitter region.

Claims (1)

【特許請求の範囲】 l 対向する真表面および底表面と環状の第7の溝によ
って周縁部分から分離された中央部分とを有する半導体
部材よりなり、前記第7の溝は前記真表面より前記半導
体部、、#内に前記半導体部材の厚みよりも小さいII
s/の距離だけのびており、前記半導体部材の少なくと
も一部は互に逆の導電型の少なくとも一つの領域および
少なくとも1つのP−舅接合を含んでおり、前記半導体
部材の前記真表面より前記半導体部材内に前記第1の距
離よりも小さい第一の距離だけのびる環状の第1の溝を
前記第1の溝の内側に配設し、前記第一の溝内に配設さ
れてその壁面に固着される同化ガラスがあり、少なくと
も前記一部は前記第一の#I#cよって取り囲まれ、そ
して前記第1の距離は前記真表面と前記P−M接合間の
距離よりも大きい半導体装置。 ユ 溝内のガラスが鉛−アルミ−ホウケイ酸塩ガラスで
ある特許請求の範囲第1項記載の半導体装置。 3 溝内のガラスが亜鉛ホウケイ酸塩ガラスである特許
請求の範囲第1項記載の半導体装置。 倶 半導体部材の中央部分は参つの領域を含み、隣接す
る領域は互に逆の導電−であってそれらの間にF−Ni
1合が形成される特許請求の範囲第7項、第一項tたは
第3項記載の半導体装置・ ま 対向する真表面および底表面を有する大面積の半導
体部材から複数のガラス・パッシベートした半導体装置
を製造する方法であって、前記半導体部材の前記真表面
を通じて環状に第7の深さの第1の溝を形成する工程、
前記真表面を通じて前記第1の溝の内径内にかつ前記第
1の深さよりも小さい第一の深さまで前記半導体部材内
にのびる環状の第1の溝を形成する工程、 前記第1の溝内にガラス粉とビヒクルよりなるガラス・
ペーストを付着する工程、前記ビヒクルを除去して前記
ガラスを前記第Jの溝内に固化する工程、並びに 前記半導体部材を前記第1の溝の外側て完全に切断する
工程、 を含む半導体装置の製造方法。 K 第1の溝を形成した後、半導体部材とは異なる導電
型の少なくとも第1の領域を前記牛導体部材内に拡散で
形成する工程を含む特許請求の範囲第3項記載の半導体
装置の製造方法。 2 ガラス・ペーストは、その一部が鉛−アルミ・ホウ
ケイ酸塩ガラスおよび亜鉛ホウケイ酸塩ガラスから成る
群より選択されたガラスよりなる特許請求の範囲第3項
または第4項記載の半導体装置の製造方法。 l ガラス・ペーストは、その一部が亜鉛ホウケイ酸塩
ガラスよりなる特許請求の範囲第3項または第6項記載
の半導体装置の製造方法。 デ ガラス−ペーストは、その一部がエチル・セルロー
ズおよびブチル・カルピトールよりなるビヒクルよりな
る特許請求の範囲第3項ないし第1項のいずれか記載の
半導体装置の製造方法。 IO,ガラス・ペーストは、亜鉛ホウケイ酸塩ガラス1
IOIIと、エチルeセルローズおよびブチル・カルピ
トールよりなるビヒクルJ!roeとよりなる特許請求
の範囲第3項ないし第7項のいずれか記載の半導体装置
の製造方法。
[Scope of Claims] l Consisting of a semiconductor member having opposing true and bottom surfaces and a central portion separated from a peripheral portion by an annular seventh groove, the seventh groove being closer to the semiconductor member than the true surface. II smaller than the thickness of the semiconductor member in parts, , and #
s/, at least a portion of the semiconductor member includes at least one region of mutually opposite conductivity type and at least one P-toe junction; an annular first groove extending within the member by a first distance smaller than the first distance; disposed inside the first groove; The semiconductor device includes an assimilated glass to be fixed, at least the portion is surrounded by the first #I#c, and the first distance is greater than the distance between the true surface and the PM junction. The semiconductor device according to claim 1, wherein the glass in the groove is lead-aluminum-borosilicate glass. 3. The semiconductor device according to claim 1, wherein the glass in the groove is zinc borosilicate glass. The central portion of the semiconductor member includes three regions, with adjacent regions having opposite conductivity and an F-Ni layer between them.
A semiconductor device according to claim 7, claim 1, or claim 3, in which a plurality of glass passivates are formed from a large-area semiconductor member having opposing true and bottom surfaces. A method for manufacturing a semiconductor device, the step of forming a first groove having a seventh depth annularly through the true surface of the semiconductor member;
forming an annular first groove extending into the semiconductor member through the true surface and within the inner diameter of the first groove and to a first depth smaller than the first depth; Glass made of glass powder and vehicle
A semiconductor device comprising: applying a paste; removing the vehicle to solidify the glass in the J-th groove; and completely cutting the semiconductor member outside the first groove. Production method. K. Manufacturing the semiconductor device according to claim 3, including the step of forming at least a first region of a conductivity type different from that of the semiconductor member in the conductor member after forming the first groove. Method. 2. The semiconductor device according to claim 3 or 4, wherein the glass paste is partially made of a glass selected from the group consisting of lead-aluminum borosilicate glass and zinc borosilicate glass. Production method. 1. The method of manufacturing a semiconductor device according to claim 3 or 6, wherein the glass paste is partially made of zinc borosilicate glass. The method for manufacturing a semiconductor device according to any one of claims 3 to 1, wherein the de-glass paste comprises a vehicle partially composed of ethyl cellulose and butyl calpitol. IO, glass paste zinc borosilicate glass 1
Vehicle J! consisting of IOII and ethyl e-cellulose and butyl calpitol! roe. A method for manufacturing a semiconductor device according to any one of claims 3 to 7.
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