JP2005175327A - Semiconductor device, and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は半導体の集積回路部を保護すると共に、外部との電気的接続を可能にし、高密度な実装を可能にした半導体装置に関するものである。
特に、情報通信機器、事務用電子機器の小型化、薄型化を容易にすると同時に、光による集積回路部の電気的特性の変動を防止できる半導体装置及びその製造方法に関するものである。
The present invention relates to a semiconductor device that protects an integrated circuit portion of a semiconductor, enables electrical connection to the outside, and enables high-density mounting.
In particular, the present invention relates to a semiconductor device capable of facilitating the miniaturization and thinning of information communication equipment and office electronic equipment, and at the same time, preventing variation in electrical characteristics of an integrated circuit portion due to light, and a method for manufacturing the same.
近年、情報通信機器および事務用電子機器の小型化が進み、また性能の面でも高速化、高性能化が求められている。それに伴い、半導体装置にも小型化、薄型化が求められると共に、多ピン化、高密度実装化が要求されるようになってきた。これらの要望をかなえるものとして最近注目されているのが、CSP(Chip Size Package)である。CSPは多端子の超小型パッケージである。 In recent years, miniaturization of information communication devices and office electronic devices has progressed, and higher speed and higher performance are also demanded in terms of performance. As a result, semiconductor devices are required to be smaller and thinner, and more pins and higher-density mounting are required. Recently, CSP (Chip Size Package) has been attracting attention as a means to fulfill these demands. CSP is a multi-terminal ultra-small package.
様々なCSPのうち、ウェハ状態で集積回路部の素子電極上に再配線を施し、外部電極端子部まで形成する製造方法で作られたCSPを、ウェハレベルCSPという。
ウェハレベルCSPは、全ての工程が終了した後に個片化するため、ベアチップと同サイズの究極の小型パッケージを生み出す技術として、近年、注目されている。
Among various CSPs, a CSP produced by a manufacturing method in which rewiring is performed on the element electrodes of the integrated circuit portion in the wafer state and the external electrode terminal portions are formed is referred to as a wafer level CSP.
The wafer level CSP has been attracting attention in recent years as a technology for producing the ultimate small package of the same size as a bare chip because it is separated into individual pieces after all processes are completed.
このウェハレベルCSPは、その構造的特徴から「ポスト型ウェハレベルCSP」と「再配線型ウェハレベルCSP」の2種類に分けられる。ここでは、「ポスト型ウェハレベルCSP」と呼ばれる半導体装置の構造について図を参照しながら述べる。 The wafer level CSP is classified into two types, “post-type wafer level CSP” and “rewiring type wafer level CSP”, based on the structural characteristics. Here, a structure of a semiconductor device called “post-type wafer level CSP” will be described with reference to the drawings.
図8はウェハレベルCSPの構造を示したものである。
集積回路部を含み素子電極103が形成されたシリコン基板101に、素子電極部を開口したパッシベーション膜102が形成されている。その上にフォトリソグラフィ法により前記素子電極103を露出させた開口部を有する第1絶縁層104を形成する。第1絶縁層104の上の全面には、スッパタリング法による薄膜金属層と、フォトリソグラフィ法によって形成されたメッキレジストをマスクとし、電気めっき法で選択的に形成された厚膜金属層からなる金属配線層を形成する。この工程のメッキレジストは、厚膜金属層が形成された後に除去する。
FIG. 8 shows the structure of the wafer level CSP.
A
次に、フォトリソグラフィ法により厚膜金属層の上にメッキレジストを形成し、厚膜金属層の上に第2金属配線106を選択的に形成する。第2金属配線106の形成後はメッキレジストを除去する。
Next, a plating resist is formed on the thick metal layer by photolithography, and the
次に、厚膜金属層をマスクとして薄膜金属層をエッチングし、薄膜金属層と厚膜金属層からなる第1金属配線105を形成する。その後、トランスファーモールド法により第2絶縁層107を形成し、第2金属配線106上に外部金属端子108を形成する。
Next, the thin metal layer is etched using the thick metal layer as a mask to form a
最後に、所定のスクライブライン109に沿ってダイシングし、個片の半導体装置100としている。
これにより、ベアチップと同一サイズの半導体装置100が製造され、究極の小型化が実現できる。
Thereby, the
このような従来の製造方法では、図8に示すように、ウェハレベルCSPの裏面及び側面はシリコン基板101が露出されている(シリコン露出部と称す)構造になっており、加工が全くされていない。そのため、以下のような課題がある。
In such a conventional manufacturing method, as shown in FIG. 8, the back and side surfaces of the wafer level CSP have a structure in which the
前記シリコン露出部に光が照射されると、シリコンの吸収限界波長より短い波長の光はシリコン中で強く吸収される。そのとき吸収された光子エネルギーによって、シリコン原子の最外殻電子が価電子帯から伝導帯に励起されて自由電子となる。この自由電子の発生により、電子正孔対が形成され、P型基板中では少数キャリアである電子が拡散する。この電子が電界によって加速され、N型領域に引き寄せられる。その結果、N型領域中に電子が増加し、電源電圧の上昇を引き起こすなどの、電気的特性の変動を発生させる。 When light is irradiated onto the silicon exposed portion, light having a wavelength shorter than the absorption limit wavelength of silicon is strongly absorbed in the silicon. The photon energy absorbed at that time excites the outermost electrons of the silicon atom from the valence band to the conduction band to become free electrons. Due to the generation of free electrons, electron-hole pairs are formed, and electrons that are minority carriers diffuse in the P-type substrate. These electrons are accelerated by the electric field and attracted to the N-type region. As a result, the number of electrons increases in the N-type region, causing a change in electrical characteristics such as an increase in power supply voltage.
ここで、ウェハレベルCSPにおける光照射の影響について、図を参照して述べる。
図5は、ウェハレベルCSPに光を照射したときのリーク電流を測定した結果である。図より従来のウェハレベルCSPは、光の強度が上がるにつれてリーク電流も増加する。ウェハレベルCSPではシリコン厚が薄い状態でシリコン基板が露出しているので、光が減衰しきれず電気的特性の変動を引き起こすこととなる。
Here, the influence of light irradiation on the wafer level CSP will be described with reference to the drawings.
FIG. 5 shows the result of measuring the leakage current when the wafer level CSP is irradiated with light. From the figure, the conventional wafer level CSP increases the leakage current as the light intensity increases. In the wafer level CSP, since the silicon substrate is exposed with a thin silicon thickness, the light cannot be attenuated and the electrical characteristics fluctuate.
本発明は、シリコン基板の露出部からの光照射による電気的特性の変動を防ぐことができる半導体装置及びその製造方法を提供することを目的とする。 An object of this invention is to provide the semiconductor device which can prevent the fluctuation | variation of the electrical property by the light irradiation from the exposed part of a silicon substrate, and its manufacturing method.
本発明の請求項1記載の半導体装置は、基板の半導体素子が形成された一表面に外部と電気的接続を行うための素子電極を有し、前記素子電極に開口部を形成し全面に第1絶縁層が形成され、前記第1絶縁層の上に選択的に前記素子電極に一端が接続された金属配線が形成され、前記金属配線の他端を除いた前記金属配線と前記第1絶縁層とを第2絶縁層で覆って、前記金属配線の他端に外部金属端子を形成した半導体装置において、前記基板の非素子形成表面および側面に遮光性の被膜を備えたことを特徴とする。 The semiconductor device according to claim 1 of the present invention has an element electrode for electrical connection to the outside on one surface of the substrate on which the semiconductor element is formed, an opening is formed in the element electrode, and the first surface is formed on the entire surface. A metal wiring having one end connected to the element electrode selectively formed on the first insulating layer, and the metal wiring and the first insulation excluding the other end of the metal wiring; In a semiconductor device in which an external metal terminal is formed at the other end of the metal wiring by covering the layer with a second insulating layer, a light-shielding film is provided on the non-element formation surface and the side surface of the substrate. .
本発明の請求項2記載の半導体装置は、請求項1記載において、遮光性の被膜を、有機系、無機系、金属系のいずれかにより構成したことを特徴とする。
本発明の請求項3記載の半導体装置の製造方法は、複数の半導体素子が形成された基板をスクライブラインで切断して複数の半導体素子に分割して半導体装置を製造するに際し、スクライブラインで切断前の基板の前記複数の半導体素子が形成された一表面に外部と電気的接続を行うための素子電極を前記半導体素子ごとに形成し、前記素子電極に開口部を形成し全面に第1絶縁層を形成し、前記第1絶縁層の上に選択的に前記素子電極に一端が接続された金属配線を形成し、前記金属配線の他端を除いた前記金属配線と前記第1絶縁層とを第2絶縁層で覆って、前記金属配線の他端に外部金属端子を形成し、前記基板のもう一方の一表面から前記スクライブラインに沿って少なくとも前記第2絶縁層に達するダイシングを実施し、その上からダイシング溝にわたって遮光性被膜を形成し、前記基板の側面に前記遮光性被膜が残るように前記ダイシング溝の内で前記遮光性被膜と第2絶縁層を切断して複数の半導体素子に分割することを特徴とする。
A semiconductor device according to a second aspect of the present invention is characterized in that, in the first aspect, the light-shielding film is formed of any one of an organic system, an inorganic system, and a metal system.
According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a substrate on which a plurality of semiconductor elements are formed is cut by a scribe line and divided into a plurality of semiconductor elements to manufacture a semiconductor device. An element electrode for electrical connection to the outside is formed for each of the semiconductor elements on one surface of the previous substrate on which the plurality of semiconductor elements are formed, an opening is formed in the element electrode, and a first insulation is formed on the entire surface. Forming a metal layer, selectively forming a metal wiring having one end connected to the element electrode on the first insulating layer, the metal wiring excluding the other end of the metal wiring, and the first insulating layer; Is covered with a second insulating layer, an external metal terminal is formed at the other end of the metal wiring, and dicing is performed from the other surface of the substrate to reach at least the second insulating layer along the scribe line. Or above Forming a light-shielding film over the dicing groove, and cutting the light-shielding film and the second insulating layer in the dicing groove so as to leave the light-shielding film on a side surface of the substrate to divide into a plurality of semiconductor elements. It is characterized by.
被膜の有する遮光性により、基板への光子エネルギーの注入が遮断され、キャリアの発生が無くなり、半導体デバイスの電気的特性の変動を防止することができる。 The light shielding property of the coating blocks the injection of photon energy into the substrate, eliminates the generation of carriers, and prevents fluctuations in the electrical characteristics of the semiconductor device.
以下、本発明の実施形態について図面を参照しながら説明する。
(第1の実施形態)
図1は本発明の(第1の実施形態)における半導体装置10である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 shows a
図1において、11は半導体素子が形成されたシリコン基板で、トランジスタ等を含む半導体集積回路を内部に備えており、このシリコン基板11の一表面上には外部との電気的接続を行う複数の素子電極13が配列されている。ここではシリコン基板11として400〜600μmの厚さのものを使用した。
In FIG. 1,
12はパッシベーション膜で、半導体集積回路を保護するために、シリコン基板11の一表面上に前記素子電極13を露出するような開口部を設けるよう形成されている。
14は第1絶縁層、19は第1金属配線、20は第2金属配線、21は第2絶縁層、22は外部金属端子である。
A
26は遮光性の樹脂被膜で、シリコン基板11の露出部を覆うように形成されている。さらに詳しくは、シリコン基板11の非素子形成表面および側面に、遮光性の樹脂被膜26が形成されている。
A light-
この半導体装置10によると、図5に示すように、従来例の特性に比べて、光の強度が上がってもリーク電流はほとんど発生しないので、光照射による電気的特性の変動を防ぐことができる。
According to this
次に、この半導体装置の具体的な製造方法について図2〜図4を参照しながら説明する。
図2(a)に示すように、集積回路部を含むシリコン基板11の一表面には、外部との電気的接続を行う素子電極13が配列されており、複数の素子電極13を露出させた開口部を有するパッシベーション膜12があらかじめ形成されている。
Next, a specific method for manufacturing the semiconductor device will be described with reference to FIGS.
As shown in FIG. 2A,
次に、前記パッシベーション膜12の上に、スピンコートで感光性を有する絶縁材料を塗布、乾燥させ、フォトリソグラフィ法によって素子電極13における領域を選択的に除去し、図2(b)に示すように、複数の素子電極13を露出させた開口部を有する厚さ4μm程度の第1絶縁層14を形成する。なお、感光性を有する第1絶縁層14としては、感光性であればよい。
Next, an insulating material having photosensitivity is applied on the
その後、図2(c)に示すように、第1絶縁層14の上の全面にはスパッタリング法により厚さ1μm以下の薄膜金属層15を形成する。この薄膜金属層15は例えば、厚みが0.2μm程度のTiW膜とその上に形成された厚みが0.5μm程度のCu膜の二層構造の薄膜金属層などが挙げられる。
Thereafter, as shown in FIG. 2C, a thin
次に、スピンコートでポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、フォトリソグラフィ法により薄膜金属層15上にメッキレジスト(第1金属配線形成)16を形成する。メッキレジスト(第1金属配線形成)16のパターン部以外において、薄膜金属層15上に素子電極13から第1絶縁層14上に亘って厚さ5〜10μm程度の厚膜金属層17を、電気めっき法により図2(d)に示すように選択的に形成する。厚膜金属層17の形成後はメッキレジスト(第1金属配線形成)16を除去する。
Next, the positive photosensitive resist film or the negative photosensitive resist film is covered by spin coating, and a plating resist (first metal wiring formation) 16 is formed on the
次に、ポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、フォトリソグラフィ法よりメッキレジスト(第2金属配線形成)18を形成する。ここで感光性を有するメッキレジスト(第2金属配線形成)18はフィルム状にあらかじめ形成された材料を用いても構わない。メッキレジスト(第2金属配線形成)18のパターン形成部以外において、図2(e)に示すように厚膜金属層17の上に第2金属配線(ポスト)20を電気めっき法などにより選択的に形成する。この場合、例えば、材料はCu、高さは100μm程度の第2金属配線20が挙げられる。
Next, a positive resist film or a negative photosensitive resist film is covered, and a plating resist (second metal wiring formation) 18 is formed by photolithography. Here, the plating resist (second metal wiring formation) 18 having photosensitivity may use a material previously formed in a film shape. Except for the pattern forming portion of the plating resist (second metal wiring formation) 18, the second metal wiring (post) 20 is selectively formed on the
第2金属配線20を形成後、メッキレジスト(第2金属配線形成)18を除去し、薄膜金属層15を溶融除去できるエッチング液を施す。
例えば、Cu膜に対しては塩化鉄第二銅溶液で、TiW膜に対しては過酸化水素水で全面エッチングすると、厚膜金属層17よりも層厚が薄い薄膜金属層15が先行して除去される。この工程により、図3(a)に示すようにシリコン基板11において所定の第1金属配線19が形成される。例えば、Cuメッキにて形成された第1金属配線19は厚み5μmに対して、Line/Space=20/20μmの配線形成が可能である。
After forming the
For example, when the entire surface is etched with a cupric chloride solution for the Cu film and with hydrogen peroxide solution for the TiW film, the
第1絶縁層14の上、第1金属配線19の上、第2金属配線20の側面上に、1つの封止型23を用いて、複数の半導体装置の集合体を一度に加圧、加温を施し、第2金属配線20の表面が露出するように図3(b)に示す第2絶縁層21を形成する。
On the first insulating
例えば、第2絶縁層21はエポキシ系の封止樹脂を用いて、厚みは50〜100μmとして形成する。その際、第2絶縁層21によって、第1金属配線19および第2金属配線20は外部から保護される。
For example, the second insulating
その後、図3(c)に示すように、第2金属配線20の表面上に外部金属端子22を形成する。外部金属端子22は、半田ボールおよび半田印刷バンプもしくは電気めっき法によるバンプのどちらであっても構わない。
Thereafter, as shown in FIG. 3C,
次に、外部金属端子22が形成されたウェハの表裏面を反転させ、図4(a)に示すようにダイシングテープ25の上に外部金属端子22を下方にして接着剤を用い、貼り付ける。その後、所定のスクライブライン24の上をシリコン基板11の厚さと同じ深さの400〜600μmまで、部分的に溝状にダイシングする。例えば、このときの溝幅は30μm、ダイシングブレードの刃先の形状は、どのようなものでも構わない。
Next, the front and back surfaces of the wafer on which the
その後、スピンコートで絶縁材料を膜厚一定(例えば10μm程度)に塗布し、プリベークにより焼き締めて硬化させる。この絶縁材料は主に遮光性の樹脂であり、成膜時には低粘度状態で使用する。このとき絶縁材料を低粘度状態で塗布するため、前記ダイシング溝24Aの部分に、図4(b)に示すように樹脂が流れ込む。その結果、シリコン基板の露出部は全て樹脂膜に覆われる。このようにして形成された樹脂膜を、遮光性の前記樹脂被膜26とする。
Thereafter, the insulating material is applied with a constant film thickness (for example, about 10 μm) by spin coating, and is baked and hardened by pre-baking. This insulating material is mainly a light-shielding resin and is used in a low-viscosity state during film formation. At this time, since the insulating material is applied in a low-viscosity state, the resin flows into the dicing
最後に、図4(c)に示すように前記スクライブライン24の上を再びダイシング28を行う。つまり、所定のスクライブライン24に沿って、先ほど形成した遮光性の樹脂被膜26の部分と、先程のシリコン基板11のみのダイシング時にはダイシングされなかった第2絶縁層21の部分とを同時にダイシングすることができる。このときの溝幅は10μmであったとすると、シリコン基板11の露出部の側面に10μmの厚さで前記樹脂被膜26が残る。
Finally, dicing 28 is performed again on the
このようにして、図4(c)ではシリコン基板11の側面に前記遮光性被膜26が残るように前記ダイシング溝24Aの内で前記遮光性被膜26と第2絶縁層21を切断して複数の半導体素子に分割している。
In this way, in FIG. 4C, the
以上の工程によって、遮光性の樹脂被膜26がシリコン基板11の露出部の全面に有して個片化された半導体装置10を得る。
ここで、第1絶縁層14および第2絶縁層21は、シリコン基板11の保護および電気的絶縁を行う。実装基板等の外部装置と半導体装置との固定、および外部装置と素子電極13との電気的接続は外部金属端子22にて行われる。素子電極13と接続された第1金属配線19および第2金属配線20を介して、素子電極13と外部金属端子22との電気的接続を行う。また、第1絶縁層14および第2金属配線20は、半導体装置を実装した後に半導体装置と実装基板との熱膨張率の差等により生じた応力が半導体装置にかかった際、この応力を緩和する機能を有するものである。
Through the above steps, the
Here, the first insulating
なお、上記の実施の形態の図4(a)の工程では、シリコン基板11の厚さと同じ深さまで溝状にダイシングするとしたが、これは前記シリコン基板のもう一方の一表面から前記スクライブラインに沿って少なくとも第2絶縁層21に達するダイシングを実施すればよい。
In the step of FIG. 4A of the above embodiment, dicing is performed in a groove shape to the same depth as the thickness of the
(第2の実施形態)
図6は本発明の(第2の実施形態)における半導体装置を示す。
(第1の実施形態)では、シリコン基板11の裏面及び側面に遮光性の樹脂被膜26が形成されていたが、この(第2の実施形態)では、シリコン基板11に遮光性の金属薄膜27を形成した点だけが異なっている。
(Second Embodiment)
FIG. 6 shows a semiconductor device according to the second embodiment of the present invention.
In the first embodiment, the light-shielding
この金属薄膜27の形成方法としては、図3(c)の状態から、複数の半導体装置の集合体において所定のスクライブライン24をダイシングし、複数の半導体装置10を個片化し、半導体装置10を得る。この個片化された半導体装置10に対して、スパッタリング法、真空蒸着法、CVD法または無電解メッキ法の薄膜形成技術により金属薄膜27を形成する。この遮光性の金属薄膜27の材質は、金属であればどのようなものでもかまわず、厚さは1μm以下で良好な結果が得られた。
As a method of forming the metal
(第3の実施形態)
図7は本発明の(第3の実施形態)における半導体装置を示す。
(第1の実施形態)では、シリコン基板11の裏面及び側面に遮光性の樹脂被膜26、(第2の実施形態)では、シリコン基板11の裏面及び側面に遮光性の金属薄膜が形成したが、この(第3の実施形態)ではシリコン基板11に遮光性の無機被膜28を形成している。
(Third embodiment)
FIG. 7 shows a semiconductor device according to the third embodiment of the present invention.
In the first embodiment, the light-shielding
この無機被膜28の形成方法としては、(第2の実施形態)と同様に個片化された半導体装置10に対して、シリコン基板裏面及び側面に、例えば黒色の炭化物を付着させる。黒色の炭化物には、カーボンペーストなどが挙げられる。
この無機被膜28の材質は(第2の実施形態)で示した金属以外の遮光性を持つものであれば、どのようなものでもかまわず、厚さは10μm程度で良好な結果が得られた。
As a method of forming the
Any material can be used for the
本発明にかかる半導体装置は、シリコン基板の露出部からの光照射による電気的特性の変動を防ぐことができ、半導体装置の更なる小型化によるシリコン基板の薄型化によっても、電気的特性の変動を防ぐことができる。 The semiconductor device according to the present invention can prevent variation in electrical characteristics due to light irradiation from the exposed portion of the silicon substrate, and the variation in electrical characteristics can be achieved even when the silicon substrate is made thinner by further downsizing the semiconductor device. Can be prevented.
10 半導体装置
11 シリコン基板
12 パッシベーション膜
13 素子電極
14 第1絶縁層
15 薄膜金属層
16 メッキレジスト(第1金属配線形成)
17 厚膜金属層
18 メッキレジスト(第2金属配線形成)
19 第1金属配線
20 第2金属配線
21 第2絶縁層
22 外部金属端子
23 封止型
24 スクライブライン
25 ダイシングテープ
26 遮光性の樹脂被膜
27 遮光性の金属薄膜
28 遮光性の無機被膜
DESCRIPTION OF
17
19
Claims (3)
前記基板の非素子形成表面および側面に遮光性の被膜を備えた半導体装置。 An element electrode for electrical connection to the outside is provided on one surface of the substrate on which the semiconductor element is formed, an opening is formed in the element electrode, and a first insulating layer is formed on the entire surface. A metal wiring having one end connected to the element electrode is selectively formed on the metal wiring, and the metal wiring excluding the other end of the metal wiring and the first insulating layer are covered with a second insulating layer; In a semiconductor device in which an external metal terminal is formed at the other end of the metal wiring,
A semiconductor device comprising a light-shielding film on a non-element-forming surface and side surfaces of the substrate.
スクライブラインで切断前の基板の前記複数の半導体素子が形成された一表面に外部と電気的接続を行うための素子電極を前記半導体素子ごとに形成し、
前記素子電極に開口部を形成し全面に第1絶縁層を形成し、
前記第1絶縁層の上に選択的に前記素子電極に一端が接続された金属配線を形成し、
前記金属配線の他端を除いた前記金属配線と前記第1絶縁層とを第2絶縁層で覆って、前記金属配線の他端に外部金属端子を形成し、
前記基板のもう一方の一表面から前記スクライブラインに沿って少なくとも前記第2絶縁層に達するダイシングを実施し、
その上からダイシング溝にわたって遮光性被膜を形成し、
前記基板の側面に前記遮光性被膜が残るように前記ダイシング溝の内で前記遮光性被膜と第2絶縁層を切断して複数の半導体素子に分割する
半導体装置の製造方法。 When manufacturing a semiconductor device by cutting a substrate on which a plurality of semiconductor elements are formed with a scribe line and dividing the substrate into a plurality of semiconductor elements,
A device electrode for electrical connection with the outside is formed for each of the semiconductor elements on one surface where the plurality of semiconductor elements of the substrate before being cut by a scribe line are formed,
Forming an opening in the device electrode and forming a first insulating layer on the entire surface;
Forming a metal wiring having one end connected to the element electrode selectively on the first insulating layer;
Covering the metal wiring except the other end of the metal wiring and the first insulating layer with a second insulating layer, forming an external metal terminal at the other end of the metal wiring,
Performing dicing from the other surface of the substrate to reach at least the second insulating layer along the scribe line;
Form a light-shielding film over the dicing grooves from above,
A method of manufacturing a semiconductor device, wherein the light-shielding film and the second insulating layer are cut in the dicing groove so as to leave the light-shielding film on a side surface of the substrate and divided into a plurality of semiconductor elements.
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Cited By (12)
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