JPS589300A - マツピング方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、第１の組の選択されたサブセットｅｊｌｌＥ
２の組Ｋｗツピングするシステムおよび方法、４！に大
容量コアメモリのアドレストランスレータに関する亀の
である。

すでに知られているマツピンクシステムは１組の入力状
態を小さなグループに分け、各グループごとに選択的に
マツピングを行う。これは。

最大の可能な！ラビング容量の大部分を使用しない場合
でさえ各グループごとにその容量を設′けなければなら
ない点で容量が比較的無駄である。たとえば５１２にの
入力状態はそれぞれ１ＫＯ状履の５１２のグループに分
けることができる・マツピングの平均数がグループ轡ｐ
４であれば。

各グループが最悪の条件に対処するには４０以上Ｏ＠度
の！ラビング容量を必要とする。したカッて、実際にわ
ずか２０００の状態をマツピングするのに全体でｚｏｏ
ｏｏの！ラビング容量を必要とする。１＋、入力の組が
大きくなると、これらのグループのうちの１つでも最大
容量を越える確率が大きくなる。

本発明によれば、完全な入力の組のマツ〈ングを全体と
して経済的に行うことができる。入力の組が大きくなる
と、ハードウェアｌが効率的にな〕、−ｆラビングすべ
き入力状態の数が予想される最大の状ｌｌ数を越える可
能性が少なくなる。

本発明は大容量のメ毫りの入力アドレスのアドレストラ
ンスレータとして特に有利である・これまで、メモリの
欠陥が発生すると、その欠陥を含むメ毫りの部分を修理
するか％または取り替えるかする必要があった。半導体
メモリの場合は、１つの欠陥があってもメ篭り「チップ
」ｌ／ｃおける数千ビットのメモリ容量がこれｋよって
失われることがある。コアメモリの場合、数百のコアを
通る細いワイヤを引き抜き、欠陥のあるコアを取）替え
、ワイヤをふ九たび布線しなければなら碌％Ａ、−この
修理作業は非常に費用がかかるばか）でなく、コアメモ
リのワイヤを引き抜いてふたたび布線する工程によって
メ峰すに別な損傷を与えることがある。修理作業を少な
くする九めに、各コアをあらかじめ検査し。

すなわちグレードする。この検査社費用がかかり、これ
に必要な余分外工程によって幾つかのコアにさらに損傷
を与える。

本発明によれば、コアスタックの組立て前にグレーディ
ングすることなく、を九゛スタック組立て後のどんな修
理もすることなく、大容量の５１２にワード×１８ビッ
トのコアメモリを作ることができた。ｔｉ、スタックの
修理がないので、修理を必要とする場合にこれまで適蟲
とはされていなかった高′密度スタック構造を有８に容
１に実現することができる。

零発１７１ｋよる選択的マツピングシステムは。

館１の組の所定のサブセットを第２の１Ｉｌｋマツピン
グし、゛第１および第２の組の状態をたとえばマルチビ
ット２進符号化アドレスラインなどのマルチハート符号
化表示によってユニークに表示する。この符号化表示は
２つのたが−に排働的な直交グループに分けられ、第１
のトランヌレ−声を結合して第１のグループの符号化表
示を受け、サブセットの中のエレメントを識別する第１
のグループの符号ととにマルチパート符号化表示の第１
の部分を発生し、これは第２の麿の中のエレメントをユ
ニークに識別スる。

同様に鮪２のトランスレータを結合して第２のグループ
の符号化表示を受け、サブセットの中のエレメントを識
別する第２のグループの符号ごとにマルチパート符号化
表示の残〕の部分を発生し、これは組み合わせて第２の
組の中のエレメントをユニークに識別する。関係ディテ
クタを結合して第２の組にシける□エレメントを識別す
るマルチパート符号化表示の少なくとも１部を受信し、
受信した符号がそのサブセットのエレメントを識別する
とコマンド信号を発生する。マルチプレクサを結合し、
ヤ第１の組のマルチパート符号化表示、第２の組のエレ
メントを識別するマルチパート表示、およびコマンド信
号を受信し、コマンド信号がないときは第１の組のマル
チハート符号化表示を出力し、コマンド信号に応動して
第２の組のエレメントを識別するマルチパート符号化表
示を出力する。

具体的には本システムは、第１の組におけるエレメント
の第１のグループの符号化された表示を受信して第２の
組のエレメントを識別するマルチパート符号化表示の第
１の部分である変換符号を出力するように結合された第
１のトランスレーションストアと、第１の組におけるエ
レメントの第１のグループの符号化された表示を受信し
てマルチパート符号化表示である第１の符号を出力する
ように結合され良路１のキーストアとを含み、このマル
チパート符号化表示は、第１の変換符号と組み合わせて
第１の組の第１のグループの符号化され大表示のエレメ
ントのユニークな１対１のマツピングを行う、第！のト
ランスレーションストアを結合して第１の履における第
２のグループの符号化された表示を受信しＪ第２の組の
エレメントを識別すゐ、マルチハート符号化表示の残シ
の部分である変換符号を出力し、第２のキーストアを結
合して第１のｌｌ１Ｋおけるエレメントの第２のグルー
プの符号化された表示を受信し、第２の変換符号と組み
合わせて第１の組の第２のグループの符号化された表示
のエレメントのＪＬ二ニーなマツピングを行うマルチパ
ート符号化表示である第２のキー符号を出力する。ｆた
このシステムはフォルトＦＲＯＭおよび比較器として実
現される関係ディテクタを含む、フォルトＦＲＯＭは第
１および第２の変換符号によってアク七スされるアドレ
ス記憶位置を含み、各アドレス記憶位置ごとに第５およ
び第４のキー符号を蓄積し、これらはそれヤれ嬉１およ
び第２の変換符号によって示され良路２の組のエレメン
トにマツピングすべきサブセットのエレメントを識別す
る第１および第２のキー符号に対応する。比較器は第１
．第２．第５および第４のキー符号を受信し、第１のキ
ー符号が第５のキー符号に一致し。

第２のキー符号が第４のキー符号に一致するとコマンド
信号を出力する。またこのシステムはマルチプレクサを
有していてもよく、これはコマンド信号がないときは第
１の組のエレメントを識別する第１および第２のグルー
プの符号化された表示を出力し、コマンド信号に応動し
て第１および第２の変換符号を出力するように結合され
でいる。

さて第１図を参照すると、本発Ｉｊ１によるデータ処理
システム１０は中央処理装置１２を有し。

コレハｃｐｔｙパス１４によって制御装置１４ｉ１Ｃ接
続されている。つぎに制御装置１６は周辺ノ（ス１８に
よってデータストア２０に＠続されている、従来の方法
では、　ＣＰＵパス１４は別な制御装置もしくは周辺装
置、■ハ装置、または記憶装置ｌｌＣｌ！続されていて
もよい。同様に１周辺パス１８はディスクドライブなど
の他のデータ蓄積装置またはデータストア２０などの他
のデータストアＫｍ続されてもよい。

一般に、データストア２０は制御装置を通してＣＰＵパ
スＫｍ続されている必要はないが。

ＣＰＵパスに直接接続してもよく、さもなければＣＰＵ
　１２　Ｋ［ｌ１ｔｌｈ、　ｔたはＣＰＵＩ！にキャッ
ジ為メモリを通して接続するようｋしてもよい。

しかし、本発明のアドレストランスレージ璽ン機簡はと
りわけ、トラック対応ヘッドディスク交換装置として使
用するためにアムペッタス・コーポレーシ曹ンによって
製造され、商品名”　ＭＥＧＡ８ＴＯＲＥ　’″として
販売されている大容量コアメモリなどの大容量データ“
ストアとともに使用するのに適している。このように使
用する場合、データストア２０はパス１８などの周辺パ
スを通して制御装ｆ１４などのディスクドライブ５８−
９３００　（９） イブ制御装置に結合されている。そこでこのデータスト
アはパスインタフェース回路２２を有し、これは具体的
には、データストア２０を周辺パス１８の特定の形式お
よび信号条件に適合させるもので番る。データストア２
０の好ましい実施例は、米国特許第４２ｓａ８５８号、
および再発行特許１１１ｉ：１５１１１．ｉ５？！Ｓ号
として再発行されている米国特許第４０９４５８３４＃
に記載されている。

データストア１０はさらに、パスインタフェース２２．
データ記憶嬌ジエール２Ｍ、アドレストランスレータ２
８．およびタイ建ング制御回路５０を有し、データ記憶
モジュール２ｓは、５１２にワード×１８ビット主記憶
モジュール２４および４ｘワード×１８ビツトターゲツ
ト記憶モジユール２６を有する。主記憶モジエール２４
およびターゲット記憶モジエール２４は％２０誉目のア
ドレス纏Ａ１？によって論理０・の場合は主記憶モジ為
−ル２４の中のアドレス記憶位置を選択することができ
、論！１１の場合はターゲット記憶モジエール部２６の
中のアドレス記憶位置を選択することができる１つのコ
アメ篭り！たけ他の形式のデータストアとして有利に製
造することができる。′データ記憶モジエール２ｓの主
記憶峰ジュール部２４はＡＯ〜Ａ１８として示される１
９本の２連符号化アドレス入力に応動し、゛メモリアク
セスをすると５１２にワードのうちの１つを選択する。

同様に、アドレス入カム１？［よってデータ記憶モジエ
ール２ｓのターゲット記憶モジュール部２６を選択する
ことができ、アドレス入カムＯ〜Ａｌ１１によってター
ゲット記憶モジ為−ル２６の中の４にワードのうちの１
つを選択することかで會る。これかられかるように、ア
ドレスビットム１２〜Ａ１８は使用されず、下位１２本
のアドレス入カムＯ〜ＡｌｌとＡＩ？のみがターゲット
記憶モジエール２６のアドレス指定に使われ、これで４
にワードの中から１つのワードを選択するのに必要かつ
十分である。データ記憶モジュール！Ｓおよびタイ電ン
グ制御回路ｓＯは一般に従来のものでよく、パスインタ
フェース回路２２と接続されている周辺パス１８からの
信号に応動じてアドレスデータビットＡＯ〜ム１？によ
って指定されたアドレス記憶位置にデータを蓄積した）
、取り出し九シする動作を行う。

パスインタフェース回路２ン２は従来のものでよく、具
体的には周辺パス１８の形式に依存する。これは必要な
信号およびタインング関係を与えるように動作し１周辺
パス１８の通信に必要なパスプロトコルに適合し１周辺
パス１８を通して受信したデータストアアクセス信号を
データストア２０の適轟な部分に転送する。

通常の動作ではデータストア２０は制御装置１４に対し
て５１２Ｋｘ　１　ａビットデータストアとして動作し
、これは１９本の入力アドレスピットム！０〜Ａ！１６
に応じてランダムにアクセスすることができる。アドレ
ストランスレータ２・はこれら１９本の入力アドレスビ
ットすなわち信号を受信し、これに応動して２０個のメ
モリアドレスビットＡＯ〜Ａ１９を出力する。この時間
の大部分、アドレストランスレータ２・ハ単に入力アド
レスＡｌ０−Ａ１１Ｂを対応するメモリアドレスＡＯ〜
ム１８忙費換し、この場合アドレス線Ａ１９が論、１１
０であれば主記憶モジュール２４の中の指定され九ワー
ドをアドレ、スする。

しかし、アドレストランスレータ２８は、主記憶モジュ
ール２４の中の選択された記憶位置を識別するアドレス
をターゲット記憶モジエール２４の中の対応する変換さ
れ九アドレス記憶位置を識別するアドレスに変えるよう
に構成され、アドレス出力線Ａ１？が論理唱であればタ
ーゲット記憶モジュール２６を選択したことを表示する
。

したがってアトレストランスレー−２６は。

主記憶モジュール部２４の中の欠陥ワード位置を選択す
るアドレスをターゲット記憶モジュール２６の中の対応
する欠陥のないワード記憶位置に変えるために有利に用
いることができる。

主記憶モジュール２４の中の欠陥のある記憶位置とター
ゲット記憶モジエール２６の中の欠陥のない記憶位置と
の間の対応はアドレストランスレータ２８ｉあらかじめ
接定され、この変換は制御装置１６シよびＣＰＵ１２に
共通である。

すなわち制御装置１６が知っている限シ、これは主記憶
モジエール２４の中の記憶位置のアドレスを対応するデ
ータ忙アクセスしたままデータストア２０に送出してい
る。制御装置１６は、ターゲット記憶モジュール２６の
中のアクセス可能な記憶位ｆＫ実際のアドレスを変換し
たことを知らされてい表い。

データストア２０は通常の動作では１９本の入力アドレ
ス線ＡＩＤ〜ＡＩＩ魯に応動するが、出力線ＡＩ？）（
対応する２０番目の入力アドレス１１１ＡｘｔｔＢハス
インタフエースＲ路２２に４接続され、これは゛外部装
置ｌ／Ｃよって駆動す木トとができる。この２０番目の
入力アドレス線およヒソノ（１号）主に、　ＦＡｔＴＬ
Ｔ　０ＶＥＲＲＩＤＥ−％信号（餐は論理的に反転した
信号レベルを示す）とともに用い、この信号はまたパス
インタフェース回路２２を通して外部の装置に送られ、
データ記憶モジニール２５の中のすべてのアドレスを選
挾的にアドレス指定することができる。すなわち、ＦＡ
ＵＬ’ｒ　０ＶＥＲＲＩＤＥ−３ｆ信号が論１１１０テ
あればアドレストランスレータ２８は無視され。

アドレス入力ＡＩＯ〜ＡＩＩ？とＡＯ〜Ａ１９とが直接
対応するととｋなる。したがってデータ記憶モジ具−ル
２ｓは５１６にワード×１８ピットメ毫りとして動作し
、その中のいずれのワードに４２０個のアドレスビット
によってアドレス指定することができる。したがってテ
ストモードではデータ記憶モジエール２３のすべてのワ
ードについてデータ記憶モジエール２ｓの中のどのワー
ドの位置に正確にアクセスしているかＫついてアドレス
トランスレータ２８が不確実性を導入することなくテス
）の目的で読出しおよび書込みを行うことができるよう
ｋなる。し九がって主記憶モジ異−ル２４の中の不完全
なワード配憶位置は、ターゲット記憶モジエール２６の
中で生ずる恐れのある不完全表ワード記憶位置とともに
記録することができる。したがってこの確実表革完全ワ
ード記憶位置の検出によってアドレストランスレータ２
８は主記憶モジエール２４の中の不完全なワード記憶位
置のアドレスをターゲット記憶モジュール２６の中の有
効なアドレスワード記憶位置に変換し、ターゲット記憶
モジュール２６の中の不完全なアドレスワード記憶位置
を避けるように構成することができる。

データ記憶モジエール２ｓを従来の方法でテストして不
完全なワード記憶位置を検出し、記録するばか）でなく
、最適な駆動電流ならびに読取増幅器の閾値動作点およ
びそのマージンを設定することができる。データストア
２０を最適な動作状１１に設定すると、すべての欠陥ワ
ード記憶位置が記憶され、アドレストランスレータ２８
によって主記憶上ジュール２４の中の欠陥ワード記憶位
置のアドレスをターゲット記憶モジュール２６の中の有
効なワード記憶位置のアドレスに変換する。

布線後の修正を行なわ會い９ミルの非グレード１１′３
アを用いたある特定の例では、最適な定格閾値が五ｏｓ
、ｙであＪ７．Ｙ読出電流が１８０講ムに設定され、他
のすべての駆動電流は２００講ムに設定されていること
がわがつ九、２２＠マと！Ｌ　９１ｍＶの間に設定され
た読出閾値マージンの場合、主記憶モジ瓢−ル２４の中
に約２２６２の欠陥ワード位置−Ｅ’あシ、これはター
ゲット記憶モジュール２６の中の有効なワード記憶位置
に変換すなわち！ツピングを必要とした。すなわち、実
際の読出閾値が上限と下限の間で変化すると、最悪のパ
ターン状態では、１が０として記憶された〕読み出され
た夛、を九〇が１として記憶されたシ読み出されたにす
る２２４２のアドレスがある。轟然、下限が下ったシ、
上限が上り喪シすると、適切に動作することができない
記憶位置が増加する。この例では、妥蟲な数の１ｌＩｎ
と適当な動作マージンとの関に許容で會る妥協点が存在
し、メ峰りの動作に影響を与えることがある経年変化、
温度変化および他の要因が発生することがわかった。

２つのパワーアップＰＲＯＭ付勢信号ＰＰＵ　１シよび
ＰＰＵ　２が通常のモジュール選択信号に応じてタイミ
ング制御回路５０によって発生し、この選択信号は特定
の主記憶モジュール２４のアドレスを表わす、これらの
信号はアドレストランスレータ２８の実際の動作に対し
ては補助的なものであり、入力アドレスを実際に受信し
て変換したシ、これを通過させたシする期間中にこれを
付勢するだけであシ、電力消費を減らすために実際に使
用しない場合はアドレ’！　）ランスレータ２８の中の
ＦＲＯＭを消勢するだけである。大きな電力消費を犠牲
にすれば、このＦＲＯＭは信号ＰＰＵ　１シよびＰＰＵ
　２を除去したまま連続的に付勢すゐことができる・− さて第２図を参照すると、アドレストランスレータ２８
は１にワード×４ビットのＡキーＦＲＯＭ４０．１　Ｋ
ワード×６ビツトのＡトランスレージ冒ンＰＲＱＭ４２
，５１２ワード×６ビツトのＢトランスレージ舊ンＦＲ
ＯＭ４４，５１２ワード×５ビツト＋２’）Ｂｅ−ＰＲ
ＯＭ４４．　オＸｒｉ４にワード×８ビットの する。これらのＦＲＯＭ　４０〜４８は、主記憶モジュ
ール２４１Ｃおける欠陥ワード記憶位置の入力アドレス
の発生を検出するのに必要袋データ。

およびそのアドレスをターゲット記憶モジュール！６の
中の有効なワード記憶位置のアドレスに変換するデータ
を蓄積する。このデータは各＼ データストア２０ごとＫ　：Ｌ＝−りであ＃）、データ
ストア２０の操作！間中は保紳されなければならないの
で、ＦＲＯＭはこのデータを受信して永久に保持するの
に都合のよい比較的安い装置を提供している。なか価Ｓ
シよびシステムの応用を考慮すれば、ΣＦＲＯＭ、ＲＯ
Ｍ、およびＲＡＭ牟どの他の形式のデー−記憶装置をＦ
ＲＯＭ４０〜４８の代夛に用いることができる。揮発性
の記憶装量を用いた場合、データストア２０１Ｃついて
はシャットダウンの期、間中そのデータを保持し。

シャフトダウンののちデータスト、ア２０を再び動作さ
せるイニシャライゼーシ嘗ン手馴の一部としてＦＲＯＭ
の代替記憶装量の中に必要なデータを書き込む手段を設
ける必要があることは明らかである。この問題はもちろ
ん、ＦＲＯＭの永久的非揮発生記憶特性を利用すること
ｋよって避けられる。

第１のマルチプレフナｓＯはそのＢ入力に下位入カアド
レス信号ムｌＯ〜ＡＩＳを受信し、そのム入力ＫＰＲＯ
Ｍ４！の６つの変換し良アドレス出力データビツ）ＡＴ
Ｏ〜ムＴ５を受信する。同様にマルチプレフナ５２は、
そのＢ入力に６つの入力アドレス信号ＡＩ４〜Ａ１１１
を、そのム入力にトツンスレーシ璽ンＦＲＯＭ４４から
６つの変換した出力アドレスデータビットを受信する。

トランスレートコマン・ド信号ＴＲＡＮ８ＩＮ　−１は
通常、高レベルにあって！ルナプレクサ５０および・５
２の選ＮＢ入力を駆動し、これによって入力アドレス信
号ムＩＯ〜ＡＩＭがメモリアドレス信号ムＯ〜ＡＳとし
て出力され、出力アドレス信号ＡＩ４〜ＡＩＩｍがメモ
リアドレス信号Ａ６〜Ａｌｌとして出力される。アクテ
ィブ低レベルトランスレート付勢信号’ｒＲＡＮ８１Ｎ
　＋が―生ずると。

！ルナプレクー１ｓｏ、ｓ＊の低入力が駆動され。

ムトランスレーシ曹ンＦＲＯＭ４２によって蓄積された
データが下位のメモリアドレスビットＡＯ〜Ａ５ｔ［動
り、Ｂ　）ランスレージョンＦＲＯＭ４４によって蓄積
されたデータがメモリアドレスビットＡ６〜Ａｌｌを駆
動する。多入力ＡＮＤゲートｓ４は７ドＬ／Ｊ入力信号
Ａ１１２〜Ａ１１８を受信し、信号ＴＲＡＮＳＩＣＮ−
％が論理１の状態に′なるとＡ１２〜Ａ１・としてこれ
らを出力し、このような１の状態は変換を行わない゛と
きに発生する。したがって“変換が危いと、入力アドレ
ス信号Ａ１１２〜ム１１８は、これに対応するメモリア
ドレス信号ム１２〜Ａ１・として通過し、アドレスを変
換する場合は変換されたアドレスＡＩ２〜Ａ１１１が論
理Ｏで出力される。これらの論理０′ｏアドレスビツト
はアドレスビットＡｍ？とと４に４にワードターゲット
記憶モジエール２６を適切に指示し、モジエール２６の
中のワード記憶位置を識別するのｋわずかに下位の１２
ビツトを必要とするだけである・ したがってこれかられかるように、アドレス変換が行わ
れる場合には、Ａ）ランスレージョンＦＲＯＭ４２の一
つのデータビット出力およびＢトランスレージ冒ンＦＲ
ＯＭ４４の６つのデータビット出力が組み合わさってタ
ーゲット記憶モジュール２６の中の指定されたワード記
憶位置を選択するのに必要な１２のメモリアドレスピッ
）ＡＯ〜ム１１を形成する。同時に、これら１２のアド
レスビットはアドレス入力としてフォルトＦＲＯＭ　４
８に転送され、７オルトＦＲＯＭ４　ＩＩの中の４にワ
ード記憶位置のうちの１つを選択する。したがってフォ
ルトＦＲＯＭ　４１ｍの中の各ワードはターゲット記憶
モジエール２６の中の１つのワードと１対１に対応する
。フォルトＦＲＯＭ　４　Ｉｔの中のアドレス指定され
たデータワードの８ビツトは比較器５６０１組の入力に
転送され、　ＦＫＯ〜Ｆｘｓで示され九４ビットがＡキ
ーＰＲＯＭ４０のＡＫＯ〜ＡＫｉ出力を示された４つの
データビット、と比較され、ＰＫ４〜ＦＫ４で示された
５つのデータビットはＢキーＰＲＯＭ４４のＢＫＯ〜Ｂ
Ｋ２で示された５つのデータビット出力と比較され％Ｆ
Ｋ７で示された８番目のデータビットは＋Ｉｓｖの論理
１電圧レベルと比較される。

８組のデータビットの中に同じものがあると。

比較器ｓ６はＦムυＬＴで示される出力を発生し。

これは入力アドレスが主記憶モジ具−ル２４−の中の欠
陥記憶位置を選択し、アドレス変換を行うべきことを示
すものである。

何らかの与えられえデータストア２０において、主記憶
モジ具−ル２４の中に完全に４にの欠陥ワード記憶位置
が発生することはあ）えないので、フォルトＰＲＯＭＪ
・およびターゲット記憶モジエール２６の中の４にのワ
ード記憶位置がすべて利用されることは通常あシえない
。

したがってＦＫ７として示された７オルトＰＩＩＱＭ４
１１の８番目のビットを利用しで、フォルト’ＰＩＫＭ
４ｍの中のアドレス指定されたワード記憶位置が変換の
九めに実際に利用されているか否かを示す。

フォルトＰＲＯＭ４８のアドレス指定が実際のトランス
レージ冒ンワード記憶位置に対応する亀のであれば、８
１１目のデータビット８に７を論理１にセットし、比較
器５６の対応する論理１の入力との比較が成功する。こ
れは、データがない、すなわちオール０の「書き込まれ
ていない」データ出力のｉｔフォルトＦＲＯＭ４８を製
造することを意味する。オール１の初期データ状態とし
て製造される他の方式のＦＲＯＭは８番目のビットをＯ
Ｋ変更して欠陥アドレス状態を表示し、変換を必要とす
る欠−アドレス状態を表示するｋはＦＲＯＭデータの積
極的な変更が必要であるようＫすることが望ま”しい。

ＡトランスレージョンＦＲＯＭ４２が１にワードまたは
ＩＫの状−態に対応する１０個の２進符号化アドレスビ
ットＡＩＤ〜ＡＩ？を受信し、６つの２゛進°符号化変
換データビットのみを出力するの“で、Ａ）ランスレー
ジョンＦＲＯＭ４２のツレぞれ変□換さ゛れたアドレス
状態出力に対応する１６のチドレヌ状９１（４つの２進
符号化ビット）があ□る。ＡキーＰＲＯＭ４０は１０側
の入力アドレスを受信し、これｋようで４つの２進符号
化キーデータビットを゛発生する。このビットは１６の
状態を規定し、Ａ）ランスレージｗ　ｙ　ＰＲＯＭ４２
のそれぞれ変換されたアドレス状１１に対応する１４の
入力アドレスのそれぞれをＡキーＰＲＯＭ４　。

ｋよって定義される１６の状態のうちの１９に１１１り
当てることができる。シ九がってこれらの間では、Ａキ
ーＰＲＯＭ４０シよびＡトランスレージロンＰＲＯＭ４
２は１０の２進符号化入力アドレスビットを受信し、１
０の２進符号化ビットを出力する。これらの出力ビット
によって二ニーりな１対１の対応が可能となシ、入力ア
ドレスビットＡＩＯ〜ＡＩｎｋよって規定される１ｏ２
４の状態をＡキーＰＲＯＭ４０シよびＡトランスレージ
ロン　ｙ　ＰＲＯＭ　”の２進符号化出力データビ”／
　）ＡＫＯ〜ＡＫＩＴｈ！ヒＡＴｏ　〜ＡＴ５に！ッ？
規定される１０２４の状ｌＩＫマツピングすることがで
きる。

同様にして、Ｂ）フンスレーシ冒ンＰＲＯＭ４４シよび
ＢキーＰＲＯＭ４４は９つの２進符号化入力アドレスビ
ットＡｌｌ０〜Ａ１１１１を受信し、ユニーク表１対１
の対応を与え、これらの入力アドレスピットによって規
定される５１２の状態をＢＴＵ〜ＢＴ５およびＢＩＣＯ
〜ＢＫ２として示された９つの２進符号化出力ビットに
−よつ工規定される５１２の状１１にマツピングする。

したがって明らかなように、）ランスレージロンＦＲＯ
Ｍ４２〜４４は１９の入力アドレスＡＩＯ〜Ａ１１８か
ら１２の出力アドレスビットムＯ〜ム１１ヘアドレス変
換を行う、す表わち、入力アドレスによって規定される
ＩＪｉの状態からメモリの欠陥に対応する１組の状−１
すなわちワード記憶位置が、ターゲット記憶モジエール
２６の中のワード記憶位置に対応する第２の１組の状１
１に変換・、すなわちマツピングされる。さら１／ｃ−
らかなようＫ。

フォルトＰＲＯＭ４８シよびターゲット記憶モジエール
２４の中の４Ｋ（１２ビツト）アドレス状態のそれぞれ
にりいて１２８の入力アドレス状ｍ１（７ビツト）があ
る、Ａ＞よびＩｎ−ＰＲＣＭ４０゜４６は７ビツトのキ
ーデータを蓄積し、これｋよってトランスレージロンＰ
ＲＯＭの各組み合わされた出力に対応する１２８のアド
レス状態のうちの１つをユニークに識別して欠陥アドレ
ス記憶位置として選択し、ターゲット記憶モジエール２
４に変換することができる。

たとえば、アドレＸＯが欠陥アドレスであり、ターゲッ
ト記憶モジュール２６の中の最下位アドレスに変換すべ
きであるとすると、ＡおよびＢトランスレージ璽ンＦＲ
ＯＭ　４２　、４４はその中の入力アト°レスワードＯ
Ｋオール０を蓄積する。

し九がって００変換されたアドレスの１２ビツトはター
ゲット記憶モジエール２４ＴｈよびフォルトＦＲＯＭ４
１１の中の最下位ワード記憶位置に変換される。１２７
の欠陥のない入力アドレス記憶位置ハトランスレージロ
ンＦＲＯＭ　４２　、４４のオール０に変換され九アド
レス状ＷＩＫ＠シ当てられる。しかし、これら１２７の
欠陥のないアドレスのそれぞれと１つの欠陥アドレスが
ムおよびＢ＊−ＰＲＯＭ４（１，４４の中のキーデータ
符号のユニーク表組合わせに割）ｂてられる・そこでフ
ォルトＦＲＯＭ４Ｂの０９−ドはその中に・７つの７オ
ルトキーデータピツトの：Ｌ二ニー表組合わせを蓄積し
てしま％Ａ、これはＡおよびＢキーＰＲＯＭ４０．４４
の中に蓄積された７つのキーデータビットの組合わせと
整合し、実際に欠陥蓄積位置を表わすトランスレージロ
ンＦＲＯＭの変換されたアドレス状態オールＯＫ対応す
る１２８の入力アドレス記憶位置のうちの１つに対応す
る。このアドレスが発生すると、比較器ｓ６はすべての
６組の入力の一致を検出し、出力信号ＦＡＵＬＴを発生
する。

このＦＡＵＬＴ信号をＮＡＮＤゲート６０の一方の入力
として結合し、その出力はトランスレート：ｙ−をンド
信号ＴＲＡＮ８ＩＮ　＋を発生し、これは！ルナプレク
サ５０および５２の選択Ｂ入力を駆動する。この信号は
ＮＡＮＤゲート６２にも転送され、その出力材２０番目
のアドレス信号Ａｉｔを発生する。これは論理０で主記
憶モジエール２４が選択されたか、壕九は論理１でター
ゲット記憶モジュール２６が選択されたかを決める亀の
である。

ＦＡＵＬＴ　０ＶＩＪＲＩＤＩ−％信号をデータストア
２０のパスインタフェースから受信し、これは論理０の
場合ＮＡＮＤゲー）６０を選択的に消勢する。

これはまた反転されてＮＡＮＤゲー）４４に結合され、
これは第２の入力としてバスインタフェースから入力ア
ドレス信号Ａ！１！を受信する。

ＮＡＮＤゲー°トロ４の出力はＮＡＮＤゲート６２の第
２の入力として結合され、信号ＦＡＵＬＴｏｖｚｎｎｒ
Ｄｆが論ｊＩＯになるとメモリアドレス信号Ａｌｔがパ
スインタフェース回、路２２で受信し九人カアドレス信
号Ａ１１９Ｋ［接対応して発生する。明らかなように、
論理０のＦＡＵＬＴｏｖｍＲｉＩｎｌ信号が発生すると
、論理１のＴＲＡＭ８ＥＮ＋信号が発生し、これＫよっ
てさらに入力アドレス信号ＡＩＯ〜ＡＩ　１８　Ｋ直接
対応してメモリアドレスビットＡＯ〜ＪＩＳが発生し、
アドレストランスレータ２１１）（よって干渉されるこ
となくデータ記憶毎ジエール２ｓの中のすべての記憶位
置をアドレス指定することができる。

アドレストランスレータ２０は論理的には４Ｘの誤りを
発生するが欠陥記憶位置の入力アドレスに変換アドレス
を割り蟲てることができる方法にはある制限がある。し
九がって、アドレス変換を適切に割シ当ててすべての誤
りに対処することができる可能性は、誤シの数が約□以
上にな石と大きく低下する。これは、主記憶モジュール
２４の中の有効なワードのアドレスをターゲット配憶モ
ジュール２６の中のワードのアドレスに変換する方法に
多数の制限があることに起因する。たとえば、入力アド
レスＡＩＯ〜ＡＩＷをＡグループに゛分割し、入力アド
レスＡ１１０〜Ａ１１ＢをＢグループに分割することは
。

２次元のワード記憶位置のマトリクスを作ることと見な
すことができ、Ａアドレスは一方の次元を表わし％Ｂア
ドレスは第２の次元を衷わすことができる。各Ａ次元ア
ドレス状態について９ビツトすなわち５１２のＢ次元ア
ドレス状態があり、Ａ次元アドレス状態は１０２４本の
ラインと考えることができ、それぞれＡアドレス状態を
表わし、これは５１２本のＢ次元ラインと交差し、それ
すれ異なったユニークなりアドレス状態を表わす。し九
がって、各Ａ次元アドレスに対応して最大５１２のＩＩ
りがある可能性がある。

しかし各Ａ次元アドレスはムトランスレーシ冒ンＰＲＯ
Ｍ４２ｉ（よって単一の工ニーりな４ビツトトランスレ
ージロンアドレスな割′り轟でな□ければならず、これ
に対応する多重欠陥ワード記憶位置はそれぞれ１つＫＢ
）ランスレージロンＰＲＯＭ４４の中の異なっタトラン
スレーシ璽ンアドレスをｍ夛当てることによってユニー
クに区別しなければならない。たとえば、６備の欠陥ワ
ード記憶位置が与えられたＡ次元アドレスに対応してい
る場合、Ａ）ランスレージ１ンＦＲＯＭ４ｆｆｉはその
人次元アドレスにオールＯの変換されたアドレスを割９
轟て・るデータを蓄積する。しかし、欠陥ワード記憶位
置を表わす対応するＢ次元アドレスのそれぞれａＰＲＯ
Ｍ４４の中の異表り九Ｂトランスレージロンアドレスを
割シ轟てなけれ社愈らない。たとえば、与えられ九ム次
元アドレｊｌＥＫ対応するＢ次元欠陥７１”ＶＸｆ）Ｅ
　１，１０，２０．ｓｓ、４４Ｔｈ！ヒ５４’ｔ’ｌ！
とｔ、６と、ＢトランスレージョンＦＲＯＭ４４の中の
対応するワード記憶位置はそれぞれデータ状態０．１，
２，５．４および５が割シ轟てられる。したがって明ら
かに、多重誤り記憶位置が与えられたＡ次元アドレスに
対応する場合には、ＢトランスレージロンＰＲＯＭ４４
の中の異なったデータ状態をさまざまな対応するＢ次元
アドレスに割シ当てる仁とによって、エニーク″＆１対
１の変換がそれぞれ入力アドレスから行うことができ、
この入力アドレスは欠陥ワード記憶位置をターゲット記
憶峰ジ為−ル２６の中の変換され九アドレスに識別する
。しかし、Ｂ）ランスレージ１ンＰＲＯＭ４４は６４の
ユニークな状態を規定する４ビツトだけを出力する。し
たがって、与えられたＢ次元アドレスラインに対応する
最大６４の欠陥ワード記憶位置に対処することができる
。また、Ｂ）ランスレージロンＰｎＯＭ４４の中の各Ｂ
次元変換されたアドレスについて、ＢキーＦＲＯＭ４４
のｓつのビットによって区別できるわずか８個の異なっ
たＢ次元アドレスを対応させることができる。し九がっ
て全体の欠陥ワード配憶位置の数が４０９６の最大容量
に向かって増大すると、与えられたＡ次元アドレスの中
で対応する多重エラーに対処するのに利用できるＢ　Ｐ
ＲＯＭ　４４および４４の中の状謄を有する確率は減少
する。同様に、与えられたＡ次元アドレスに対応する多
重欠陥ワード記憶位置に対処するのに利用できるＡ次元
ＦＲＯＭ　４０．４２の中の状態を有する確率は減少す
る。統計的に研究すると、第２図に示し九装置では、欠
陥ワード記憶位置の数が！５００に近づくＫつれ欠陥ワ
ード記憶位置のすべてを変換することができる確率は急
速に減少する。

データストアをムシよびＢ　ＦＲＯＭ　４０〜４４にデ
ータ状態を割６ａａｉてる場合多数の制限があシ。

これは対処できる誤りの理論的な最大数に影響を与える
。これらの制限は次の通）である。

ｔ　各Ａ次元変換状ＩＩｔたは対応する変換アドレス符
号には６４以上の誤りは対応できない。

２　各Ｂ次元変換状部または対応するアドレス符号には
６４以上の誤）は対応できない。

五　欠陥ワード記憶位置に対応するＡ次元アドレス符号
をＡＰＲＯＭ４０．４２の中の変換されたアドレスに＠
シ当てることは１対１のマツピングで、なければならな
い。

痕　欠陥ワード記憶位置に対応するＢ次元アドレス符号
をＢＦＲＯＭ４４．４４の中の変換され喪アドレスに割
り轟てることは１対１のマツピングでなければならない
。

５、Ａトランスレージ胃ンＰＲＯＭ４２の中の変換され
たアドレスをＢ次元アドレスに割り当て。

Ｂトランスレージ冒ンＰＲＯＭ４４の中の変換すれ九ア
ドレスをＢ次元アドレスに割）当てることは欠陥ワード
記憶位置を規定する２つ以上のアドレスがムトランスレ
ーシロンＰＲＯＭ４２のデータ状態およびＢトランスレ
ージ冒ンＰｆ１４４のデータ状態の各組合せに対応しな
いようにしなければならない。

変換アドレスを欠陥ワード配憶位置の入力アドレスｔｉ
ｃｍｂｍする場合さらにフレキシビリティを与えるアド
レストランスレータ７０のｊＪＩＪｔ構成が第３図−に
示されている。幾分簡単な形式で図示されているが、ア
ドレストランスレータ７０は基本的には第２図に示すア
ドレストランスレータ２０と同じであシ、クロスＰＲＯ
Ｍ７２と称するアドレス可能なデータストアがＡトラン
スレージ冒ンＰＲＯＭ４２シよｒｏｌｌ）テンスレーシ
ロンＦＲＯＭ４４のデータ出力のうちの幾ツかとフォル
トＦＲＯＭ４８のアドレス入力のうちの６本との間に挿
入されている点が異なる。クロスＦＲＯＭ７２は１２８
ワード×６ビツトの記憶ａｔであり、これは゛Ａトラン
スレージ冒ンＰＲＯＭ４２からＡＴｓ〜Ａ↑４で示され
る４つの出力データビットを第１の部分のアドレス入力
として受信し、Ｂ）ランスレージ璽ンＰＲＯＭ　４４か
らＢ〒０〜ＢＴ２で示される３つの出力データビットを
第２の部分のアドレス入力として受信する。残シの出力
データビットＢＴｉ％　Ｂｉ２はフォルトＦＲＯＭ４８
のアドレス入力として結合されている。し九がって夕四
真ＰｎＯＭ７２は全体として７ビツトのアドレス入力を
受信し、これｋよってその中に蓄積され九１２・リード
のエエークな選択を行うことができ、そのうちの半分だ
けが実際に使用される。一般に、フォルトＰＢＯＭＪ・
の１２ビツト入力および７ビツト出力は４ＫＸ１！・ビ
ット２次兄アレイを構成する。

４に入力アドレス状態すなわちワードのそれヤれは５１
！にシステム入力アドレス状態のうちの１！Ｉ）（マツ
ピングされていなければならず、そのうちの２つ以上は
変換すべきではない、この７ビツトキーデータ出力はど
れを変換すべきかを決める４のである。

しかし、入力アドレスビットをムグループ（ＡＩＯ〜Ａ
Ｉ？　）およびＢグループ（ム’１１０〜ム１１？）Ｋ
分けることは、第１段の符号側）轟てｐＨＱｌｉ４０　
、４２　、４４　、４４の大きさを小さくするが、入力
アドレス状態またはワードをメモリアドレス状Ｓａｔた
はワードに割）轟てる場合に制限を課すことに一＆る。

この館２＠の装置は実−には２つの２次元”’ｆＶ４、
（ＡＫＯ〜ＡＫｓ）Ｘ（ＡＴＯ〜ＡＴ５　）　ｋ　Ｘ　
ヒ（ＢＫＩ　〜ＢＫ２）ｘ（ＢＴＯ〜ＢＴＩ）　を構成
する。さて、欠陥ワード記憶位置に対応する入力アドレ
ス状態を４に変換アドレス壕九は状態のうちの１９に任
意に割ル当てる自由度の代夛に、Ａグループは４４Ｘ１
４アレイに割り当て壜ければならず、Ｂグループは６４
×８アレイに割り轟てなければならない、工二−タ状態
を保持するために、６４のＡ↑状状態ＡＴＯ〜ムＴｓ）
のそれぞれが最大６４の欠陥に対応し、それぞれを６４
のＢＴ訣態（ＢＴＯ−ＢＴ５）のうちの異なつ九１つに
＠シ当てることＫよってこれを区別し表ければ表らない
ことが必要であゐ、同様Ｋ。

それぞれ４４のＢＴ状ＩＩ　（Ｂ’ｒ（１−Ｂ”ｌ’５
）は最大６４の欠陥に対応し、それぞれを６４のＡ丁状
態（ＡＴＯ〜ＡＴＳ）のうちの異なった１つに＠シ蟲て
ることによって区別しなければ擾らない。これらの制限
のために４０９６の門容量のうちから５５００以上の誤
りを実−に＠シ当てるＫは固層が生ずる。

第５図においてクロスＦＲＯＭ７２を使用すれば、入力
アドレスをこれらの制限を緩和するフォルトアドレスに
割り轟てることに別な次元すなわち自由度が一生する。

この統計的な確率は。

最大の誤〕の容量に近付くｋつれ、Ｂ入カアドｖｘグル
ープから（ＢＴＯ〜ＢＴＳ　）ｘ（ＢＫＯｘＢＫ２　）
ＤＩＸ２段アレイアレイマツピングることができること
である。マツピングが成功する限界は、Ａアｙｖｘｙｈ
−プｔ　（Ａ’ｒＯ〜Ａ’ＴＳ）Ｘ（ＡＫＯ〜ＡＫｉ）
ノ第２段アレイに続けてマツピングすることで発生する
可能性が多い。

第Ｓ図の装置では７番目の出力ビットがＡトランスレー
ジ冒ンＰＲＯＭ４２１ＩＣ付加宴れ、これＫ　！　ツー
ｃ”　１２ａＸｆ　４　ノ（ＡＴＯ〜ＡＴ４　）Ｘ（Ａ
ＫＯ〜ＡＫ２　）のアレイを構成し、統計的に比較的簡
単ＫＡ入カラインまたは状態をこれにマツピングす、６
Ｃとができ、出力状態の半分は空きのまま残しておく、
゛ クロスＦＲＯＭ７２はここで１組の５つの第５１１１１
／４−ｆｌｋｂチ次７ｔ、　　（ＡＫＯ〜ＡＫ３）、（
ＡＴＯ〜ＡＴ！　）　、　（ＣＴＯ−ＣＴＪ　）　、　
（ＢＴＳ〜１ＩＴ５）＞　！　ヒ（ＢＫＤ〜ＢＫ２　）
を発生する・ 欠陥メモリ記憶位置に対応する各ム入カアドレス状態は
（ＡＫＯ〜ＡＫ３　）　、　（ＡＴＯ〜ＡＴ２）および
（ＣＴＯ〜ＣＴＳ）の為ニーりな組合せｋよって規定し
なければならず、欠陥メモリ記憶位置に対応する各Ｂ入
力アドレス状態は同時Ｋ（ＣＴＯ〜ＣＴＣ）。

（ＢＴ３〜Ｂ〒５）および（ＢＫＯ〜ＢＫ２　）のエエ
ークな纏合せｋよって規定しなければならない、したが
ってりｏ　ｘ　ＦＲＯＭ　７２は、ａ”換アドレス（Ａ
ＴＯ〜ＡＴＳ）ｘ（ＢＴｏ〜ＢＴ５）によって規定され
る４４Ｘ４４のアレイの厳格な条件が々〈、与えられ九
ＡまえはＢ入力状態が６４以上のフォルト記憶位置に対
応し、ｆたは、そうで危ければ何らかの制限によって割
〕当てることができなかったかもしれない欠陥ワード記
憶位置について入力状態を割シ当てることができるとい
うフレキシビリティが増加する。

第４図はアドレストランスレータ８００構成を示し、５
１２ＫＸ１フォルトＦＲＯＭ１１２は入力アドレス情報
ＡＩＯ〜Ａ１１Ｂの１９ビツトすべてを受信し、変換さ
れたアドレスビットＡ’ｌ’１９を規定する単一ビット
を出力し、マルチプレクサ８４を制御する。フォルトＦ
ＲＯＭ８２からの論理１のデータ出力はターゲット記憶
モジュール２６をアク七スし、これによってマルチプレ
クサ８４ｉｊＡ入力を選択することがてきる。この人入
力は、Ａ）ランスレージョンＰＲＯＭ４２から変換され
九アドレスビットＡＴＯ〜ＡＴ５．およびＢトランスレ
ージ冒ンＦＲＯＭ４４から変換されたアドレスビットＢ
ＴＵ〜ＢＴ５からなる。出力Ａ１２〜Ａ１８に対応する
！！＃のム入力は論理Ｏであると仮定する。マルチプレ
クサ８４は変換され喪アドレスＡＯＮＡ１′８の下位１
９ビツトを出力する。この装置において、フォルトＦＲ
ＯＭ８２は各アドレス可能なデータストアワードごとに
１ビツトワードを蓄積するｊこの９−ドに欠陥があると
、トランスレージ１ンＦＲＯＭ　４２　、４４はこれに
変換されたアドレスを割り嶋て、フォル）　ＰＲＯＭ　
４２は１を蓄積する。与えられ九入力アドレスの記憶位
置に欠陥がないと、フオル）ＰＲＯＭ８２は０を蓄積す
る。この装置は第、２図および第５図の装置よシ融通性
があシ、欠陥ワード記憶位置の入力アドレスに変換され
九アドレスを割り当てるのに制限が゛ない、ターゲット
記憶モジ具−ル２６の変換された４にの記憶ワードのす
べての容量を常に使用することができる。同時に、入力
アドレスを２つの次元に分けることによってＡシよびＢ
トランスレージ冒ン４２，４４の大きさが非常に゛減少
する。第４図の装置の欠点はもちろんフォル）ＰＲＯＭ
８２の大きさが大きいことである。フォルトＦＲＯＭ８
２を実現するデータ記憶部品の１９８２年の価格によれ
ば第４図の装置は第２図および第５図の装置よシ経済的
ではない。

第５図はアドレストランスレータ９０を示し。

これは入力アドレス信号を多次元フィールドに分離する
本発明によるアドレストランスレータの別な構成であ゛
る。第５図の装置では、欠陥ワード記憶位置に対応する
入力アドレスをＡおよびＢトランスレー゛シ冒ンＦＲＯ
Ｍ４２．４４によってターゲット記憶モジュール２６の
中の記憶位置に変換する。４ＫＸ１？のフォルトＦＲＯ
Ｍ９２は変換中の欠陥ワード記憶位置の１９ビツト入力
アドレス全部を蓄積する。比較器９４はこの１９の入力
アドレスビット★九は信号をフォル）ＦＲＯＭ？　２か
らの１９ビツトやデータとともに受信し、全体を比較す
ることＫよってフォルトを規定する出力信号を発生し、
これは最上位変換アドレスビットＡｌｔを駆動し、ｔた
マルチプレクサ９６０選択Ａ入力も駆動する。マルチプ
レクサ！６はＡトランスレージョンＦＲＯＭ４２から変
換され九アドレスビットＡＴＯ〜５を受信し、ＢＰＲＯ
Ｍ４４からそのＡ入力に変換されたアドレス信号ＢＴＯ
〜ＢＴＳを受信し、そのＢ入力には入力アドレス信号Ａ
ＩＯ〜Ａ１１８を受信する。

したがって、ＡおよびＢトランスレージ冒ンＦＲＯＭ　
４２　、４４の変換されたアドレス出力が現在の入力ア
ドレスを蓄積しているフォルトＦＲＯＭ？２の中のワー
ド記憶位置をアドレス指定する九びに、比較器９４は出
力を発生し、これは、アドレス変換を行ってマルチプレ
クす！６がその入力アドレスの代ＩＫムシよびＢトラン
スレージ璽：／ＰＲＯＭ４！、４４０１２ビット出力を
置き換えることを示す、したがって、トランスレージ冒
ンＦＲＯＭ　４　！　、　４４　Ｋ蓄積された４に変換
状態のｉれそれに１２８のアドレス状態を劉シ蟲でるこ
とｋよってすべてのアドレスに対処することができ、フ
ォルトＰＲＯＭ９！は、１２・Ｏアドレスのうちのいず
れが変換すべき欠陥ワード記憶位置に対応して他の１！
アのアドレスがそのままマルチプレタナ９４を通−遇す
るかを示す。

１１Ｅ４１１は７ドレストツンヌレータ１００ヲ示り。

これは第２−に示され九アドレストーンヌレータ２０と
動作上はは・とんど同じであり、入力アドレスが５次元
、すなわちＡ、ＢシよびＣで示される５つのグループに
別かれている点で異なる。入力アドレスＡＸＯ−ム■６
は１２６ワード×１ビツトのＡキーＦＲＯＭ１０２ＫＩ
ｌｌ絖され、を九１２−ワード×４ビットのＡトランヌ
レ−Ｖ曹ｙＦＲＯＭ１０４に％接続されている＊　Ａ　
ＰＲＯＭ１０２　。

１０４　Ｋ蓄積され九７つのデータビットはエニー／Ｋ
ｌ対ＩＫ対応し、入力アドレスビットＡＩＯ〜ムＩ４ｔ
ムＰＲＯＭの７つのデータビットによって規定されるデ
ータ状ＩＩＫマツピングする。

入力アドレスビットム！７〜ム１１！は、６４ワ−）”
ｘ２ビットのＢキーＰＲＯＭ１０４の入力アドレス、お
よび４４ワード×４７−ドのＢトランスレー３／Ｗ／Ｆ
ＲＯＭＩＯＩＫ結合されている。ＢキーＰＲＯＭ１０４
およびＢトランスレージｌンＦＲＯＭＩＯ１１の６つの
データビットはエニークに１対１に対応し、入力アドレ
スビットＡＩ７〜Ａ１１２をｉｌＰＲＯＭＫ蓄積され九
６ビツトのデータによって規定される状ＩＩＶｃマツピ
ングする。

同１１に、Ｃ＊−ｐｉｏｍｌｌｏｓＩ−よびＣトランス
レージロンＰＲＯＭ１１２は残シの６つの入力アドレス
ビットＡ１１１〜Ａ１１１１を受信する。

第２図の装置の場合のように、Ａ、ＢおよびＣトランス
レージ璽νＦＲＯＭ１０４，１０８およびｔ１ｔＫ１１
積［れた１２のデータビットは変換されたアドレス信号
ＡＴＯ〜ＡＴ１１を発生するようＫａｌみ合わされ、こ
れらは４に×８のフォルトＰＩＩＯＭ１１４に転送され
る。

フォルトＦＲＯＭ１１４の中の各ワード記憶位置には、
複数の命−状態のうちの１つを識別する特定のキー状態
を識別する７つのデータビットが蓄積され、これらのキ
ー状態は、フォルトＦＲＯＭ１１４の中の特定のワード
アドレスに変換される欠陥入力アドレスに対応するもの
である。

す壜わち、７つのデータビットのうちの３つはＡキーＦ
ＲＯＭ１０２に蓄積された３つのビットに対応し、２つ
のデータビットはＢキーＦＲＯＭ１０４に蓄積され九２
つのデータビットに対応し、これら７つのデータビット
のうちの残シの２つはＣキーＦＲＯＭ１１０に蓄積され
九２つのデータビットに対応する。フォルトＦＲＯＭ１
１４は各ワード記憶位置に８番目のデータビットも蓄積
し。

これはフォルトＦＲＯＭ１１４の中の特定のアドレス指
定され九ワードが変換アドレスを表わすが。

−または単に未使用のアドレスを表わすかを示す。

この第８番目のビットは付勢信号として比較器１１４に
与えられる。比較器１１６は、フォルトＦＲＯＭ　１１
４の第８番目のビットからフォルトアドレスの表示によ
って付勢されると、フォルトＦＲＯＭ１１４からの７ビ
ツトをキーＦＲＯＭ１０２゜０１４６−よび１１０から
の対応する７ビツトと比較し、その出力に最上位アドレ
ス変換信号Ａ〒１９を発生する。この２００番目ビット
はマルチプレシサ（図示せず）の選択Ｂ入力に屯転送さ
れ。

マルチプレクサハトランスレージロンＦＲＯＭからの１
２′のデータビットをメ毫リアドレス６１ＡＯ〜Ａ１１
として出力するように動作する。比較器１１６の論理１
の出力がないと、！ルチプレクサは単に入力アドレス信
号ＡＩＯ〜Ａ１１Ｂをそれぞれメモリアドレス信号ＡＯ
〜Ａ１８として通過させるだけである。

入力アドレスを２次元ではなく５次元に分離す−ること
によってトランスレータ１００の基本動作は変化しない
が、トランスレージロンＦＲＯＭおよびキーＦＲＯＭの
全体の大きさは減少し、変換アドレスの割蟲てに影響を
、与える。たとえば館２図に示すような２次元装置では
、Ａアドレスラインは可能ｆｋ５１２のうち最大６４の
欠陥ワード記憶位置を有することがある。第６図に示す
装置では、Ａ次元は、Ｂ次元およびＣ次元とは独立して
組み合わされ１２８０Ｂｅ平面のうちの１つを規定する
ものと考えなければならない。

欠陥アドレス記憶位置を表わす各ＢＣ平面は１６の１４
Ｘ１ｄＢＴＣ？平面のうちの１つに割り轟で危ければな
らず、したがって単一のＢＣ３Ｆ藺において４０！６０
入カアドレス状態のうちから最大２５６の誤りに対処す
ることができる。同様に欠陥アドレス記憶位置を表わす
それぞれ１２８×６４のＡＢ平面は１６のムＴ　ＢＴ平
面のうちの１つＫＩｌｌ）蟲てなければならず、欠陥ア
ドレス記憶位置を表わすＬ２８　Ｘ　ｄ　４のＡＣ’Ｆ
ＴｊＭはそれぞれ１６のＡＴ　Ｃテ平面のうちの１りに
＠〕当でなければ表ら擾い。

第２図に示す本発明の実施例についてＦＲＯＭのワード
アドレス記憶位置にデータ状態を割り当てる方法は第７
図〜第９図を参照すればさらによ〈理解できる。第７図
は、入力アドレスを第１次元Ａグループおよび第２次元
Ｂグループに公社る概念を示す、その、結果は、Ａグル
ーでのアドレスは左から右に水平に増加し、Ｂグループ
のアドレスは上から下Ｋａｌ直に増加する平面と壜る。

各人グループアドレスラインはそれヤれＢグループアド
レスラインと交差し、同様に４）Ｂグループアドレスラ
インはそれぞれムグループアドレスラインと交差する。

これらの交差卓のそれぞれは主記憶モジュール２４の中
の入力状口すなわちワード記憶位置を表わす、これらの
ワード記憶位置の一部分は欠陥があると仮定し１．これ
らを黄で示す、説明の便宜上、欠陥ワードアドレスはＡ
Ｂ平藺の左上に集中してい石とする。しかし一般に、欠
陥アドレス記憶位！はムＢ平面全体にわたってランダム
に分布していることが考えられる。

トランスレージロンおよびキーデータ状態をムＦＲＯＭ
およびＢＦＲＯＭの入力アドレスに割り轟てるのを簡単
にする九めに、欠陥ワード記憶位置と交差するラインを
第１表および第■表のようＫｌ！にすることが役に立つ
。第１表では。

欠陥ワード記憶位置と交差するＢラインはそれぞれ列Ｂ
ｉ　Ｋ表示されている０表に示されたラインの反対には
１列ｎ（Ｂｌ）（のちに８Ｂと称する）にそのラインと
交差する欠陥ワード記憶位置の合計数が示されている。

　ＡＢＩとして示されているつぎの列には、与えられ九
Ｂラインと交差する欠陥ワード記憶位置のそれぞれのム
ライン交差点が示されている。すなわち、アドレスライ
ンＡ１１０〜Ａ１１８の２連符号化入力アドレス０ＯＯ
ＯＯＩＮＯＯＫ対応するＢラインＢ４は。

Ａ５　（７Ａ４．Ａ２５．Ａ３０ｊｉＰ！ヒＡ！ｉ５　
Ｋ発生スル４つの欠陥ワード記憶位置とそれぞれ交差す
る。

最後の、すなわちマツプ願の列は、これと交差する欠陥
ワード記憶位置の一〇頴ＫＢラインを示し、最屯多い欠
陥ワード記憶位置と交差するＢラインを第１番目として
いる。

第■表では列ＡＹｔｉ欠陥ワード記憶位置と交差するＡ
次兄ツインを示し１列ｎ（ＡＩ）（のちＫＳＡと称する
）は対応する列ＡＩのラインと交差する欠陥ワード記憶
位置の数を示す０列ＢＡＩは欠陥ダート記憶位置が発生
するＢ次元ラインとの交差点を示す、マツプ頴の列は、
欠陥ワード記憶位置と交差するムラインを交差する欠陥
ワード記憶位置の数の順に示し、最も多いものを第１番
目としている。

データ状態をＡおよびＢＰＲＯＭＫ割り当てるＫは第８
図および第９図に示すプレイを利用するのも役に立つ、
これらの図は水平軸に沿ってＦＲＯＭのデータ内容の変
換データ次元を、ｔた―直軸に沿ってその直交キーデー
タを示す。第８図に示すＢ　ＰＲＯＭは６４×８の構成
を有し、利用できる図面用紙の形状に合わせてこのアレ
イを上下２つの部分に示しでいる。第９図はＡト２ンス
レーシ冒ンＰＲＯＭ４　！ＴｈｊヒＡ＊　−ＦＲＯＭ４
０のデータ状態の４４Ｘ１４アレイを示す、すなわち第
８図を参照すると、６４のＢトランスレージ冒ン状態の
それぞれに対応する６４の可能な誤り、記憶位置を均等
に満たす試みが成され％Ｂトランスレージ璽ノン状１す
べてはＢラインが第８図のＢマツプ［１１１）当てられ
るのとはＰｔ尋しい量によって満たされるように成され
ている。九とえば、ツインＢ４をＩＩＫＯ、ＢＴＯに割
プ轟て、Ａラインム４．ム２ｓ、ムｇｏｓＰよびムｓ５
で４つのフォルト記憶位置と交差する。

４４の利用できるフォルト状態のうちの４つはこのよう
ｋこの割蟲てに使われ為、他のＢ変換状１１ＢＴ１−Ｂ
！４ｓのすべてがこれにマツピングされた少なくと％４
つのフォルト状態を有するまで、第２０ＢラインをＢ変
換状−ＢＴＯＫマツピングする別な最初の試みはない、
のちに述べるＦＲＯＭ！ツビングプ四グラムは、６４の
最大値から４つの割少蟲てられ大フォルトを引算し。

６０の利用できる状態を示す、つぎＫ１１ＪｔＢライン
を最も利用可能なフォルト状態を基にしてＢ変換状１ｌ
ｌＫマツピングする。もっとも利用可能なりトランスレ
ージ冒ン状ｍに競合の丸めにマツピングすることができ
ない場合は％２番目に利用できるフォルト状態のＢトラ
ンスレージロン状１１Ｋ）ライし、以下これを繰〕返す
。

均等にマツピングする代ｂＫ、第９図に示すようにムラ
インをＡ！マツプ割シ蟲てるＫは最密な、すなわち最大
のバッキング方法が好ましい。ｔず、直変換状態ムチＯ
の６４のフォルト状態すべてを満九す試みが成され、っ
ぎＫＡＴ１％りぎＫＡＴ２とこれを繰〕返す、競合のた
めＫＡライイ」−ムＴＤＫマッピンダすることができな
い場壜、とれをＡＴＩＫマツピングする試みが成され、
つぎＫ　ＡＴ２という具合にこれを繰り返す。

し九がってフォルトをＡトランスレージ冒ン状態に最も
密ＩＩＫ割り当てることが若番の状態で行われ、老誉の
状態はこれＫｌｌｌＤｍてられるフォルトを一つ可能性
がない、そζで符号化され九ム変換ビットは最上位アド
レス久方とじてターゲット記憶モジニール２６およびフ
ォルトＰＲＯＭ　４１１　Ｋ与えられる。たとえば、上
から６つのＡ変換状１１ＡＴ５４〜Ａ’ｆ４Ｂが空きで
あれば。

フォルトＦＲＯＭ４８の最後の５１２ワードはアドレス
指定されること表＜、シたがってこれを設ける必要がな
い、そこでトランスレータ２８の価格が減少し、トラン
スレータ２８は５１２ワード×８ビツトのモジエールで
実現することができる。一般に、必要に応じて削除する
ことができるフォルトＦＲＯＭ４１の量は、変換しなけ
ればならない入力アドレス状態の数、および競合なしに
下位のＡ変換状態に割り当てることができる効率に依存
する。最後の１６０Ａ変換状態Ａ〒４８〜Ａ丁６３が空
きの１１であるとすれば。

７オルトＦＲＯＭ４８の最後の１にワードは実装したい
ｔｔＫしておくことができる。フォルトＦＲＯＭ４１ｍ
の価格を減少できることのほかに。

ＢラインをＢマツプの中に均等にタックすることによっ
て競合危しにＡマツプに割り当てることのできるムライ
ンの数が増加し、競合なしにムラインをマツピングする
ことはマツピングできるフォルト状態の最大数に対する
最も適！！６愈制限である。

欠陥ワード記憶位置と交差し力いＡ＞よびＢ次元ライン
はこれらの表や図面には明確に示されていなかが、これ
らもＡおよびＢアレイにおいて１対ＩＫマツピングされ
る割り当てられた状塵である。しかし、欠陥のないアド
レスの割当てｋおいてムラインに対応する多重Ｂライン
およびＢラインに対応する多重ムラインを避ける問題が
ないのでｆフォル）ＦＲＯＭ４８には対応するキー状態
の割り当てがない）、欠陥ワード記憶位置と交差しない
ムラインまたはＢラインをそれぞれＡまたはＢアレイデ
ータ状１１に割〕当てる問題は何らない、これらのライ
ンは単純に最後にはにれらは０ワ一ド記憶位置と交差す
る）欠陥ワード記憶位置と交差するアドレスラインの割
夛当でののち利用できるいずれかのデータ状１１に割り
当てることができる。

欠陥ワード記憶位置と交差しな−ＡおよびＢアドレスラ
インは実際には、ドントケア状態を表わし、を九はすべ
てのこのよりなＡアドレスはＡアレイの中の単一のデー
、夕状態に割り轟でることができ、すべてのこのよりな
りアドレスはＢアレイの中の単一のデータ状１！に割り
当てることができる。単純に必要なのは、フォルトＦＲ
ＯＭ４１をプログラムする場合に、その中の対応するワ
ード記憶位置をプログラムして比較６５４が確実に整合
せず、欠陥アドレス記憶位置と交差しないこれらのムラ
インおよびＢラインについてアドレス変換が行われない
仁とを保証することである。

この例では、すべてのＢアドレスラインが第６図のＢア
レイに＠Ｄ？Ｉｔてられたのち、Ａアドレスラインは第
９図のＡアレイに割り蟲てられる。このようなプロセス
はムラインをムＸ×ＡＴのＡマツプに割シ当て、Ｂライ
ンをＢＫＸＩＩ？のマツプに割〕蟲てることと考えられ
るが、実際にはムラインはＡ　ＰｌｔＯＭ　”　ａ　’
　”の入力アドレス状態すなわちワード記憶位置であり
、ＡＫおよびＡＴ！ｋ］ｌけ符号化された形式の対応す
るワード記憶位置［１１３１当てられ九データである。

同様に、ＢラインはＢ　ＰＲＯＭ　４４　、４４の入力
アドレス状態すなわちワード記憶位置を表わし、ＢＫお
よびＢＴ状状態符号化された形式の対応するワード記憶
位置に蓄積されたデータを表わす。

ここで第１表を参照するとマツプ頴の列はＢ次元ライン
Ｂ４が第１Ｋ＠）当てられるべきであることを示してい
る。これは第１行目に書かれているが、競合が存在する
可能性はなく、ツインＢ４はデータ状態００ＫＩＩシ轟
てられる。

すなわち、ＢキーデータＢＫは０に等しく、Ｂ変換デー
タＢＴはＯＫ等しい、ラインＢ４はムラインＡ４．Ａ２
５．Ａ３０訃よびム３５に対応する４つの欠陥ワードア
ドレス記憶位置と交差する。誤ｉの全数とともＫこのデ
ータは記憶位置ｏ、ｏ！ＩＣおけるＢアレイについて第
８゛図に示されたアレイスペースに表示されている。

第１表における２番目のマツプ順はＢライン７３１７で
あ）、これはムラインＡ１４．Ａ２？。

Ａ５０およびＡｊＳＩにおいて４つの欠陥ワード記憶位
置と交差する。ＢラインＢ１７は第８図に示すアレイに
おいてすでにデータ状３１Ｏ，１が割り当てられ、欠陥
ワード記憶位置の対応する全体の数シよび対応するムラ
イン交差点はその中に示されている。これはＢＴＩＫ最
初に入るので、対応する同じムラインをＢＴ１２回割夛
当て６鴬合を生ずる可能性は表い。

ラインＩＬＬＳはこれに対応してラインＡ２９゜Ａ！＄
０．Ａ３１：ＳｉｐよびＡ５５との交差点において４つ
の欠陥ワード記憶位置を有する。各１変換状態ごとに４
４の７オルト状態を均岬に満たすあらかじめ設定したパ
ターンに従って、ラインＢ１８はＢマツプの記憶位置０
．２に入る。４つの欠陥ワード記憶位置および対応する
ムライン交差点は利用できるスペースの中に示されてい
る。ｔた。与えられた変換状１１に入る最初のものはＢ
ラインについて対応するフォルトの数が６４を越え危け
れば競合を生じない。

鮪！表はつぎに割シ轟てるべきＢラインがラインＢｔ９
であることを示す、ラインｉｌｌ？はこれに対応してラ
インム２７．Ａ２？、ムｓＯおよびＡ５１の交差点に°
訃いて４つの欠陥ワーＦ記憶位置を有する。ラインｉ１
１？は第８図に示すＢアレイにおいてデータ状１１１０
．！ｌを割り当てることができる一同様に、第゛■表に
示されたすべてのＢラインは一８図に示すＢアレイにお
いて１つのデータ状態を劉り当てることができ、その場
合、ＢラインをＢＴ列に割り当てず、これに対応するム
ラインを同じ列にすでに割に当てられ九Ｂラインにも対
応させるように注意し力ければならない。

この例では、すべてのＢＴＷＫ入るのに十分な数のｌＩ
Ｉシが存在していない。しかし実際のメモリでは、５１
２本のＢラインの大部分が少なくとも１つのそれに対応
するフォルトを有することが考えられる。最初の４４本
のＢ’？インをＢマツプＹ−オいて指定したのち、Ｂラ
インによってすでに占有されたＢＴ列に４５番目のＢラ
インをマツピングすることが必要となる。それに割シ当
てられた最も少ない数のフォルト状態を有するＢＴ列を
まず選択し、これは恐らく列Ｂ〒６Ｓｆ／Ｃｆｋるであ
ろ゛う、この点を示すた・めＫ。

仁の例から離れるが、ＢＴ６５にはラインＢ１４がＩｌ
カ当てられ、４つのフォルト交差点が１１０゜Ａ７Ｂ、
Ａ７６によｒｉＡ２００ＫＴｏると仮定する０列ＢＴ４
２はこれに対応してラインＢ５１０を有し。

Ｓつのフォルト交差点がＡ１０．ＡｊＳ５．ム５０１゜
ム７２９およびム１０２！Ｉ［あることがある、すべて
の他のＢＴ列はこれにマツピングされ九Ｂラインを有し
、５つ以上のフォルトがこれに対応する。

つぎに−ラビングすべきＢライン、すなわち４５番目の
ＢラインはラインＢ４８５である可能性があシ、４つの
フォルト交差点はＡ２５．Ａ７５゜Ａ３０１ｋｊびＡ３
４２ｆｌＣＴｏる０列ＢＴ４３はこれに劃）当てられる
フォルト状態の数が最も少なりので、最初のマツピング
の試みを受ける。しかシ、ラインＢ４８５に対応するフ
ォルトＡ７５ｄすてにマツピングされたラインＢ１４に
対応する７オルトＡ７５と競合する。そζでりぎに占有
されることのないＢＴ列を選択するが、これは列６２で
ある。しかしライン７３５１０に対応すゐフォルトム５
０１はライン１１４８６に対応するフォルトＡＳＯＩと
鯛合し、列１１４２ｄ使用することができない、ライン
Ｂ４・５を対応するフォルトと競合することなくマツピ
ングできるまでＢ７４１″＆どの別表列を試みる。同じ
変換されたアドレスを欠陥記憶位置を識別する別表２つ
の入力アドレスに割）ｍてることと競合とは等価である
。

Ｂマツプを完了したのち、ムラインは第９図に示すＡマ
ツプに割）！１てられる。このプロセスは基本的には同
じであるが、ＡＴ状Ｓ忙均等に割ル当てる代りに利用で
きるフォルトの空きの数をできるだけ少なくして各人ラ
インをＡＴ状＊に＠）当で、６４の可能な空き状態の中
からもつとも利用できるフォルト空き状態を選ぶことで
興なる。

第■表を参照すると、ラインム２７はＢ１９゜Ｂ２０．
Ｂ２１およびＢ２２に４つのフォルトを割シ轟てる最初
のものである。これは競合なしに記憶位置０．０［割り
蟲てられる。つぎはＢ４゜１１１７、Ｂ１６シよびＢ１
？に４つのフォルトを有するラインＡｓＯである。フォ
ルトｉｌｌ？はラインＡ２７のフォルトＢｔ？と競合し
、記憶位置０．ＩＫ＠ｉ轟てを行う。割シ轟てるべき５
番目のラインはＡ３５であシ、′墨つの７オルト交差点
はクィンＢ４，７３４シよびＢ１８である。ツインＡ３
５は記憶位置１．ＯＫ”１ｌｌ）蟲てることができ、最
初の記憶位置を試みる。つぎにム２！は記憶位置０．２
に＠ｌ）当てられ、このプロ竜スは、すべてのムライン
が図示のようにλマツプに＠シ当てられてしまうまで継
続し、各ラインは最若番の競合しないＡＴＴＭ０１割り
轟てられる。

フォルトに対応讐るすへてのムラインがマツピングされ
たのち、ム０−＆どの残シのラインは残りの利用可能な
ＡＫ、ＡＴＴＭ０１マツピングすることができる。

さて第８図および第９図に示すアレイはＡおよびＢＰＲ
ＯＭＫ入れなければならないデータを規定している。第
８図を参照すると、アドレスＢ４にはデータ状＠０，０
（モジ凰薗６４）が割り当てられていることがわかる。

し九がってＢトランスレージ冒ンＰＲＯＭ４４の中のア
ドレスワード４はＯ（モジユロ６４）がロードされ。

ＢキーＰＲＯＭ　４４の中のアドレス９−ド４はデータ
状１［０（モジユロ８）がｑ−ドされている。

Ｂアレイを続けると、ＢトランスレージョンＦＲＯＭ４
４のアドレスワード１７は状態１（Ｊｌ−ジエロ６４）
がロードされ、ＢキーＰＲＯＭ４４の中のアドレスワー
ド記憶位置１７はデータ状ｌｌＯがロードされているこ
とがわかる。同様に％Ｂトランスレージ曹ロンＲＯＭ　
４４の中の一アドレス記憶位置１ｍ、１９．４・、３．
２７および５Ｆｉそれぞれデータ状１１２ｊ、４，５．
４ｊｉｐよ（ｊ　７　（％　シｚ　。

６４）がロードされることがわかる。データ状ｌＩＯは
すべてのこれらのアドレス記憶位置についてＢキーＰＲ
ＯＭ　４６１１Ｃロードされる。同様Ｋ。

第９図に示すＢアレイは、水平軸に沿ってＢトランスレ
ージ冒ンＦＲＯＭのデータ状態を示し、喬直軸に沿って
ＡキーＰＲＯＭ　４０のデータ状態を示し、対応するＡ
入力アドレスは交差−域に示されている。すなわち、デ
ータ状態ｏ、ｏはアドレス記憶位置２７でＡ命−ＰＲＯ
Ｍ　４０シよびムトランスレーシロンＰＩＩＯＭ　４２
１ｃ　ｍ−ドされる。入力アドレス５ｏでは、データ状
■１（ｔ−ジー：ＬＱ４４）がＡ　）　９３／ＪＬ／−
１／Ｎｙｐ’ｌｌＱＭ４２Ｋｍ−）”サレ、　チー／状
１１（ｌＩＡキーキーＯＭ４０Ｋａ−ドされる。同様に
して、遣轟なデータ状″− 態が各入力アドｖｘととＫＡＰＲＯＭ４０．４２におけ
るアドレスワード記憶位置にロードされる。

フォルトＦＲＯＭ　４８のデータ内容は第９図および第
８図に示すＡシよびＢアレイがら抽出することができる
。九とえば、７オルトＦＲＯＭアドレス０，０はムアレ
イの列ＡＴＯシよびＢアレイの列１１ＴＯＫ対応する。

これは欠陥誤り記憶位置ムＨａ、＠４に対応する。Ａア
レイにおいて、アドレｘＡｓｓはＡ）−データ１に対応
し、１（毫シｓ−ａ　１４　）　Ｂ　７＃ル）　ＰＲＯ
Ｍ７　Ｆ　しＸ　Ｏ，０ノ最初の４つのビット位置１（
ａ−ドしなければならない、同様ＫＢアレイでは、う゛
インＢ４がＢＫ寓ｏｌＩｃ対応し、Ｏ（モジュａ８）は
アドレスＯ＃Ｏのつぎ０５つのデータビット位置にロー
ドしな社ればならない、最後に、８番目のビット位置に
１　′ｔｖｘ−ドし、ターゲット記憶モジュール２４ｆ
ｉ変換を必要とする欠陥ワード記憶位置にこのアドレス
が対応することを示す。オール１を書き込んでいない状
態を有するＦＲＯＭの場合、恐らく０を使用して有効な
変換状態を示すことができる。

同様に、７オルトＰＲＯＭアドレス０．１はムアレイＶ
列ＡＴＯおよびＢアレイの列ＢＴ１に対応する。欠陥ア
ドレス記憶位置Ａ１４．Ｂ１７はこれらの列に共通であ
る。アドレスＡ１４はＡキーデータ状ｉｌｌ　ＡＫＩが
割シ当てられ、フォルトＦＲＯＭアドレス記憶位置０．
１（モジエ薗６４）の最初の４つのビットに０００１を
ロニドしな汁ればならない、アドレスラインＢ１７はＢ
キーデータ状１１ＢＫＫ対応し、　ｏｏθがフォルトＦ
ＲＯＭ　４　ＩＩＫお社るワード記憶位置ａ、１（モジ
ユロ６４）のつぎの−Ｓつのビットにロードされる。こ
のワ−ド記憶位雪の８番目のビットは１がロードされ、
これは、ターゲット記憶モージ墓−ル２４に変換を必要
とする欠陥アドレス記憶位置を表わす、同様に各欠陥ワ
ード記憶位置はムアレイの列Ａ〒およびＢアレイの列Ｂ
Ｔのユニーフナ組合せに対応する。この組合せはフォル
）　ＦＲＯＭ４　ｇのアドレスを規定し、そのアドレス
におけるデータは対応するＡキーデータの４つのビット
。

Ｂキーデータの３つのビットシよび１がロードされ、タ
ーゲット記憶モジュール２４＃ｌｃ変換を６要とする欠
陥ワード記憶位置のアトＶＸに対する対応性を示す、フ
ォル）　ＦＲＯＭ　４８　ｋおけるすべての利用できる
４にの記憶位置が利用されるわけではなく、アドレスｏ
、８（″モジ：！Ｌ０６４）などの使用しない記憶位置
にビット数８００をロードし、アドレス変換をすべきで
ないことを表示し、比較＠５４からフォルト出方を羨止
する。第３表はこの例における各アクティブなアドレス
ととにフォルトＦＲＯＭ４５１のデータ内容を示す・欠
陥アドレスと表示された列は変換中のアドレスの欠陥ワ
ード記憶位置が対応するＡう゛インおよびＢラインの交
差点を示す。

アドレストランスレータｔａの動作において。

２つの次元のアドレスＡ４．８４に対応するアトｖｘ　
０００００００１００００００ｏ０１００をデータスト
ア２０が制御装置１４から適当な読出しま九は書込みコ
マンドと共に受信すると仮定する。これＫよってＡキー
ＰＲＯＭ　４０およびＡトランスレージＮ７ＰＲＯＭ４
ｔの中のアドレス記憶位置４がアクセスされる。これら
のＦＲＯＭはそれぞれこれらの配憶位置Ｋ　０００１お
よび００００１Ｇを蓄積していゐ、同様にこの入力アド
レスによってＢキーＰＲＯＭ４４およびＢトランスレー
ジロンＰＲＯＭ４４の中の記憶位置４がアドレス指定さ
れる。これらの記憶位置はま九それぞれＯＯｏおよびｏ
ｏｏａｏｏも蓄積している。その結果、Ａトランスレー
ジョンＦＲＯＭ４２は６つのビットｏｏｏｃｉ１ｏをフ
ォルトＰＲＯＭＪ龜シよびマルチプレクサ５００Ａ入力
に与える。同様に、Ｂ）ランスレージ璽ンＦＲＯＭ４１
ｔ４つのビ・ソトｏａｏｏｏｏをフォルトＦＲＯＭ　４
８およびマルチプレクサ５００入力に与える。同時ＫＡ
キキーＲＯＭ　４０　ハ４−１）ノヒ−”／　）　Ｇｏ
（Ｎ　ヲ比較５５４に与え、ＢキーＦＲＯＭ４４は５つ
のビットＤｏ（１を比−＠５！）［与えるａ　７　＃　
ル）　ＰＲＯＭ　４　ＩＩＩ　ノアドレス入力に与えら
れ九１２ビットのデータによって、アドレス記憶位置２
．０（：Ｉ＆シュａ６４）がアクセスされ、第■表に示
すように、フォル）ＰＲＯＭ４８はこの８ビツト１００
０１０００を比較＠５４に与える″ように動作する。こ
れら６ビツトのデータは比較＠５４が受信し九他の８ビ
ツトのデータと一致し、比較器５６はその出力に論Ｉ１
１のフォルト信号を発生する。この信号はＮＡＮＤゲー
ト４０によって論理Ｏのレベルに゛反転され、これＫよ
ってマルチプレクサ５０シよび５２はこれらのム入力を
選択してそれぞれ変換されたメモリアドレス信号ムθ〜
Ａ５およびＡ６〜ム１１として出力すゐ、ＮＡＮＤゲー
ト４０の論理Ｏの出力はさらにＮＡＮＤゲート６２によ
って反転され、その論理１０レベルで１２香目のメモリ
アドレス信号ム１９を発生し、これによってデー□り記
憶モジュールはそのターゲット記憶モジュールｗ□２６
を這択讐る。λカアドレスム４．］１４ｄこのようにタ
ヱゲット記憶峰ジュール２６の中の変換されたメモリア
ドレス記憶マイクロ秒のわずかな遅延時間以外は制御装
置１６と同様の方法でその中のそのアドレス記憶位置に
データの読出しｔたけ書込みを行う。

データ割当て７Ｐｔ２グラム データ開−てプログツムはＡ入カライン状態をＡマツプ
（第９図）Ｋｌｌｌり蟲て、８人カッイン状態をＢマツ
プ（第８図）に割シ当てるように動作しなけれはならな
い。これらの割轟てが行われると、Ａ、ＢＦＲＯＭおよ
び７オルトＦＲＯＭのデータの内容が固有に規定され、
これらのＦＲＯＭをプロワラ２ングする。すなわち「焼
き付ける」のに必要なリストが容易に形成される。Ａシ
よびＢ入力状態をＡおよびＢマップに割り当でることは
つぎのルールを清たさ壜ければならない・　　　　　　
　　 ｔ　　６４　（ＮＢＴ）以上の誤シ（マツプされ九エレ
メント）を各Ａ入力符号に対応させることはできない。

これは単一のＡ入力符号をＡマツプにおける単一のＡＴ
列に割り当てなければならず、これに対応する多重誤シ
は対応するＢ入カライン状態をＢＴマツプの異なる８７
列に割シ当てることによって区別しなければならないた
めである。この装置ではＢマツプに４４のＢ’Ｔ列があ
る。

２、４４（ＮＡＴ）以上の誤シ（ｆｆツブされたエレメ
ント）はそれぞれＢ符号と対応することができない、こ
れは単に上の第１項の逆である。

ＫＡ入カラインに対応する７オルトすなわちマツプされ
たエレメントを有するＡ人カライン状態をＡマツプに＠
シ轟てることは１対１のマツピングでなければならない
。

４ｍ人カラインに対応するフォルトすなわちマツプされ
たエレメントを有する入力Ｂライン１柵４ｓｓ−９３ｏ
ｏ　（２４） 状態をＢマツプに＠Ｆ）１ｍてることは１対１のマツビ
ッグでなければならない。

五　ム入カッイン門よびＢ入カラインをムおよびＢマツ
プに割シ轟てることは、８７列およびムＴ列の各組合せ
に２つ以上のフォルトすなわちマツプされたエレメント
ｉ対応しないようｋして行わなければならない。

統計的に真ぺると、これらの制限条件は、実際のハード
ウェア容量（この例では４０９６　）より少ないいくつ
かに変換することができる状態の実際の数を制限するこ
とがわかる。９９−以上の確率で４０１４の最大容量の
うちからほぼｓｓａ。

のエレメントをマツピングする２アルゴリズムが第１０
図のプログラムフローチャートに示されている。同じプ
ログラムをＢｉ２　Ｉ　Ｃプロゲラｉング言語で′記述
したものは以下の第７表で示されている。第■表はアル
ゴリズムフローチャートで使用し九重要な用語の定義を
与えるものであと シ、第■表は第■表で定義した用語と第Ｖｌ！に記載し
たプログラムで使用した用語との関係を示す本のである
。　１８Ａ８ＩＣプ田グラム言ｍ１ｃａ有のバリアプル
ネームの使用に対する制限条件は多くの場合用語の置換
えを必要としている。

第１０図に示すアルゴリズムはまず、各Ｂ符号に対応す
る７オルト状態すなわちマツプされ九エレメントのもつ
とも多い願からもつとも少ない＊ＫＢ入力符号をＢマツ
プ［１１１６轟てる。

つぎｋこのアルゴリズムは、各人入力符号に対応するフ
ォルト状態すなわちマツプされたエレメントのもつとも
多い順から４つとも少ない履ＫＡ入力符号をムマ、ツブ
に割６ｍてるｍＡ入カラインの半分の８人カラインがあ
るので、ライン当りのフォルト状態は２倍であシ、した
がって他数の誤りのマツピングが成功する確率は減少す
る。Ｂラインのマツピングはまず、そうでなければＡラ
インの前のマツピングによって課せられるかもしれまい
制限条件を彦〈シ、これによって与えられた数のＢライ
ンのマツピングが成功する一確車が増加する。このＢラ
インは均等パツビングでマツピングされ、もつとも利用
可能なフォルト状態を有するＢマツプにおけるＢＴ列状
ＴＥＡＫつぎのＢラインが優先的に割夛当てられ、これ
は全部で６４になる。８７列は利用できるフォルト状態
の数の願書に記載され。

大部分のフォルト状態との競合によって８７列にマツピ
ングができなかった時は、つぎの願書の８７列を試み、
マツビッグが成功する！で。

すなわちすべての８７列が使われるまでこれを行う。

Ｂ入カラインがマツピングされたのち、Ａ人カラインが
密接なバッキングでマツピングされる。Ａ人カラインも
もつとも関連のあるマツプされた状態からもつとも関連
の少ない状態の願書にマツプされる。Ａ入カラインは密
接なバッキングの順番でマツピングされ、まずＡＴＯの
状態を満たし、つぎＫＡＴＩの状態を満たし、つぎＶｃ
ＡＴ２の状態を満たし、これを繰り返すように試みがな
される。この密接なバッキングは多数のマツプされた状
態が含まれるＡマツプにすべてのＡラインをうま〈割〕
当てることができる確率を最適化する亀のと考えられる
。さらに密接なバッキングは、全容量よシ少ないマツプ
された状態をマツピングする場合、マツプされたエレメ
ントすなわちフォルトの割当てに空きがないまま高い番
号のＡＴ状−を残しておくことができるという利点を有
する。し九がって、フォル）　ＦＲＯＭ　４　”の高い
順番のアドレス記憶位置を物理的に実現する必要がない
ので、トランスレータ２８の価格を低減することができ
る。

合計２ｓ００のマツプされたエレメントを比験的たやす
く処理することができ、このプログラムは、マツピング
すべき誤〕の合計数がｔｓｏ。

以下であればムＴＯからＡＴ６３の順番に単ＫＡＴエレ
メントを扱うことＫよって走行時間を減らす手順を有す
る。しかし、誤りの合計数がｚｓｏａを越えると、ＡＴ
エレメントの順番をＡＴＯでＡＴ６５に初期設定し、７
オルトをターゲットストア２４に移すように修正する。

しかし各人ラインに入ったのちは、フォルト状態す表わ
ちマツプされ九エレメントの最大数から利用できるフォ
ルト状態すなわちマツプされ九エレメントのもつとも少
な一般の順番を維持するように更新される。最初の選択
は実際上、プログラム走行時間を減少させる第２の好ま
しい選択とほぼ同じである。

このプログラムが競合の丸めに与えられたＢラインをＢ
マツプに、または与えられ九ＡラインをＡマツプに割夛
当てることができない場合。

前の入力ラインはマツプの割り当てから消去され１割り
ｉてられていない入力ラインと順番に交換される０割り
当てられていない入力ラインを割り蟲てることができ表
い場合、つぎに変更する入力ラインをその対応するマツ
プから外して割当ての順番に割）轟てられていない入力
ラインと交換する。このプル七スは１割シ当てられてい
ない入力ラインが競合なしに＠り当てられるまで続ける
。そこで通常の割当てプロセスがふ九たび始まり、外さ
れた入力ラインを対応するマツプにふ九九び割り嶋てる
。

それぞれ割り蟲てることができなかったラインの番号を
アレイＩ　１　（１）に蓄積し、２つのラインのうちの
おのおのが他方が外されたのちのみ割り当てられるとｈ
うエンドレスループを形成しないようＫする。

ここで第１０図を参照すると、データ割当てプログラム
はＡＤＴＲＡＮｌ、ＩＩおよび璽として示されている５
つの部分に分割されていることがわかる。これら５つの
部分を使用することはこのアルゴリズムＫＦｉ関係ない
が、このプログラムを走行する特定の；ンピ＾−タによ
って課せられる条件を満丸している＃Ｃｍぎない、この
ｓつの部分は単純に互いにチェーンを形成し、１つのト
ータルプログラムを構成している。

このプログラムはＡＤＤＲ，Ｕ、として示されている入
力ファイルにアク七スすることｋよって始オシ、これは
入力アドレスの組から出力アドレスの組にマツピングし
なければなら）い欠陥アドレスすなわちマツプされたエ
レメントのリストを含む、このリストを用りてＢ　、　
Ｆ！ＲＥＱ、ＤＡ’ｒとして示されているＢグループの
入力アドレスについて第１のファイルを発生し、ム、Ｆ
ＲＥＱ。

ＤＡＴとして示されているムグループ入力アドレスにつ
いて第２のファイルを発生する。これらのファイルは第
１表および第■表の最初の５列の一般形を有し、各記録
リストごとに人力ライン番号（そのツインに対応する欠
陥アドレス記憶位置があるか否か）、そのラインに対応
する欠陥アドレス記憶位置すなわちマツプされたエレメ
ントの番号、および各欠陥アドレス記憶位置における４
えられたＢ入力ラインに対するＡ入力ラインの交差点を
有する。

りぎｋこのプログラムはワー命ングファイルＢＳＩＱ、
ＤＡＴを発生し、これはＢ、ＦＲＩＱ、ＤＡＴファイル
から形成され、対応する欠陥アドレスのもつと亀大きな
番号から対応する欠陥アドレスのもつとも小さな番号に
順番に入力アドレスラインを表示した亀のである。すな
わち、第７図におけるラインＢ４などの４つの欠陥アド
レス記憶位置と交差するラインがラインＢ６などの５つ
の欠陥アドレス記憶位置と交差するラインの前ＫＩ！示
される。これによってＡＤＴＲＡＮ　ｒとして示される
プログラムの最初の部分を完了する・ つぎＫこのプログラムはＡＤ’ｌ’ＲＡＭ　Ｉ　Ｋつな
がって−り、これはＢグループの入力アドレスを１マツ
プに割シ蟲て、テーブル〒Ｂ（１，Ｊ）が館８図と同様
のデータを蓄積する。このプログラムはＢ８ＥＱ、ＤＡ
Ｔ情報からつｒの入力Ｂツインを得て、リンクされたリ
ストＦＴＢＴ　（Ｉ）からつぎの１丁状態を得る。これ
は、マツプされたエレメントすなわち７オルトを受ける
ために４つとも利用できる空き状態の順番ＫＢ〒状簾を
保持する。ＩＫ在のＢラインに対応する欠陥アドレス記
憶位置の数がマツピングすることができる最大数Ｃ６４
）を確実に越えｔいことをチェックしたのちプログラム
は前の割当てに対する競合をテストする。すなわち、現
在のＢラインに対応するフォルト記憶位置がそれまで同
じＢＴＴＭ０１マツピングされていた。Ｂラインに対応
するフオにト記憶位置に対応する場合、ｌｌ在のＢＴ状
態に現在のＢラインをマツピングすることができない。

競合が存在すると、プログラムは点ＢＫ戻り、　ＦＰＢ
Ｃ（Ｉ）リンクされ九リストから□つぎのＢＴＩ！ｋｌ
Ｉを得てこのＢＴ状謬を競合しないかどうかテストする
。

競合することなく１うのＢＴ状態をみつけると、現在の
Ｂ入力ラインは可変のＩＢＲ（Ｊ）で示されるＫｎキー
状１ＩＦｃおけるそのＢＴ状態に割り蟲てられ、これは
各ＢＴ列、ＪごとＫＢマツプにおいてつぎに利用できる
ＢＫ列を示す。Ｂマツプに割り当てたのち、　ＩＢＲ（
Ｊ）変数は３人カラインが割シ当てられたＢＴ列に対応
するエレメントを増加させることｋよって更新される。

嬉２の変数ＭＢＣ（Ｊ）・は各ＢＴ列に対応するフォル
トすなわちマツプされた状態を受けるために利用できる
空き状態の数を蓄積する。この変数を６４に初期設定す
る。ＢラインをＢマツプに入れるとこの変数は割シ当て
られ九Ｂラインに対応するフォルト記憶位置の数をその
Ｂラインが割シ当てられていたＢＴ列に対応するＭＢＣ
のエレメントかも差し引くことによって更新すゐ。

ＰＰＢＣ（１）りンクされたリストをつぎに更新してフ
ォル）（ＭＢＣ）を受は入れるのにもつとも利用できる
空き状態からフォルトを受は入れるのＫもつとも利用で
きる可能性の少ない空き状態０１１１１１このＢＴ列を
保持し、プログラム打点ＡＫ戻り、ここでつぎＯＢを得
て競合をテストする。

プログラムは与えられ九Ｂ入カッインを６４のＢＴ列の
うちのいずれかに＠夛轟てることができない鳩舎、プロ
グラムは′ＢマツプＴＢ（Ｉ、Ｊ）Ｋシいてもつとも最
近Ｋｌｌシ轟てられたＢラインを求めるように分岐する
。このもつとも最近に割シ当てられ九Ｂラインが求まっ
たのち、これを外してＩＢＲおよびＭＢＣなどの対応す
る変数を更新し１割当てを外すことを行う。外されたツ
インはＢ８ＥＱ、ＤＡＴファイルにおいて割、Ｈてるこ
とができなかっ九Ｂラインと順序を交換する。つぎにプ
ログラムは点ＡＫ）１．１つだけ更新した割り尚てられ
ないＢラインの順序で不成功に終つ九Ｂラインを割シ当
てる試みを開始　、する、すべてのＢツインをＢマツプ
に割り轟てゐ仁とを完了すると、プログラムは点ｓＫ進
み。

ここでＦＲＯＭファイルＢＫ（Ｉ）およびＢＴ（Ｊ）が
書き込まれる。このＢＫファイルは単に、ＢマツプＴＢ
（１，Ｊ）Ｋおけるキー列の割当ての順序リストを願書
に与え、すなわちＢ人カライン番号を与える。ＢＴファ
イルはＢ入力ライン番号の順番に各３人カラインに対応
するＢＴ列の割当ての順序リストを与える・つぎＫこの
プログラムの２番目の部分はム、ＦＢＩＱ、ＤＡＴファ
イル情報からム８１Ｑ、ＤＡＴファイルを発生して終了
する。

部分−は、３Ｊ在のム入カラインに対応する各フォルト
ごとにつぎのＡ入力列、ムマツプにおけるつぎのムＴ列
、ならびに対応するＢおよびＢＴ列を得ることによって
始まる。この情報を用いて入カデ、−タフアイルにアク
セスし、ＢＴ列が利用できるＢＫ列列状態ラフオルト状
１１ＭＡｃＪ）を受けるのに十分な数の割シ当てられて
いない空き状態を有してムラインエントリを受けるかど
うかを判定し、を九、ムラインエントリによって欠陥の
あるターゲット記憶モジェール２６の中のアドレスへ変
換されるがどうかを判定する。このアドレスに欠陥があ
ればつぎのＡ１列が選択される。ｍ在のムラインに対応
するＢラインと前１／Ｃ＠供されたＡ１列に割シ当てら
れ九Ｂラインに対応するものとの間ＫｔｉＰける競合の
テストも行う、このテストに成功すると１列ファイル（
ＢＫ）をフォルト記憶位置でムラインと交差するＢライ
ンととに読み出し、ムラインをＡマツプに＠ｔ）１ｍて
、Ａ入力ラインの誤りに対応する各人Ｔ、ＩＩＴの組合
せどとにフォルトアレイ８に１．Ｂ駕およびＡＲの項目
を書き込む、対応するアドレスがマツプされたエレメン
トすなわちフォルト状１１に対応し、変換すべきことを
示すと、Ｂ列はＢラインが割夛轟てられるＢＫ何列状で
あ）、ムＲｅｆＡツインが１１１６蟲てられるＡＫ列で
ある。したがってＦアレイはフォル）ＰＲＯＭＪ・の内
容を規定する。

そζでプログラムは点ＡＫ続き、　ＦＰＡＣ（Ｉ）リン
クされ九リストを更新してもつとも最近ＯＡムライン割
当てを行い、すべてのムラインの割当てｋついてテスト
を行う、ノーであれば、プログラムはムＤＴＲＡＮ　Ｉ
Ｉの開始点に続き、つぎの１５Ｆインを割）！１でる。

最後のムラインが割）轟てられてしまうと、プロゲラふ
けＦＲＯＭファイルムに、ＡＴ、フォルトおよびスタテ
イステイツクスを書き込む動作に絖〈。このＡＫおよび
ＡＴファイルはＢＫｓＩ−よび８丁ファイルに対応し、
ムキーＦＲＯＭ　４０シよびＡトツンスレージョンＦＲ
ＯＭ　４２の内容を規定する。フォルトファイルは７オ
ルトアレイの内容に対応し、フォルトＦＲＯＭ　４　Ｂ
のデータを規定する。スタテイスティックスフアイルは
単にプログラムの実行についてのデータを蓄積するだけ
であり、データ割当てアルゴリズムの実体部分ではない
。

競合の九めＫＡムラインムマツプにおける４４のムＴ列
記憶位置のうちの１つＫＩＪ）当てることができなかっ
た場合、プログラムはもつとも最近に割シ当てられ九Ａ
ラインを外し１割シ当てることができなかっ九Ａ９イン
と順序を交換する動作に分岐する。この手順は基本的に
は割り当てることができ表かったＢラインの手順と同じ
である。

上で説明した割当て動作は、主記憶モジュール２４の中
のワードのいずれが１つ以上のビットの中に欠陥が発生
するたびに完全な１８ビツトワードのアドレスを変換す
ることｋよって行われる。このため１元のワード記憶位
置の１８ビツトのうちの１つで４欠陥があると、１８ビ
ツトを割シ尚て１ｉシし、すなわち変換しなければなら
ない点で幾分比能率的である。もちろん。

各アドレス指定着れたワードを１つ以上のビットのグル
ープに分轄し、別なアドレスラインすなわちビットを割
り当ててアドレス変換についてこれらのグループのうち
の１つだけを選択し。

１８＠の予備ビットを与えて１つの欠陥ビットに対処し
なければならないことを避けることは可能であろう、し
かし、コアメモリの場合、ワードの中の１ビツトに欠陥
があることが分るたびに蓄積され九データの完全な１ワ
ードを変換することが実際的であシ、かつ経済的である
ことが分っている。これはと〈ｋ同時には１ワードのデ
ータしかアクセスしないコアメモリの場合に真実であり
％１つの出力９−ドのデータを２つの内部ワードに分け
ることは１つの出力ワードを発生するの１ｆ（２つのメ
モリサイクルを必要とする。このようＫすれば有効メモ
リサイクルタイムが非常に遅くなる。さらに明らかなよ
５に、アドレストランスレータ２８に一マイクロ秒の遅
延が生ずる場合でさえ、複数のメモリサイクルが絖けて
発生する必要があるが、つぎのメモリサイクルの遅延が
前のメモリサイクルのサイクルタイムにオーバーラツプ
することができる、適当に構成すればこのような−マイ
クロ秒の遅延はアクセスタイムにのみ影響を与え、デー
タ転送速度には影響を与えない。

メモリアドレストランスレータの形で第１の組のサブセ
ットを第２の組に選択的にマツピングするさまざまなシ
ステム構成を説明してきたが１本発明は％にこれに限定
されるものでないことは明らかである。し九がって特許
請求の範囲内においてさまざまな変形、修正シよび均勢
第　　！　　表 Ｂ次元表 Ｂ４　　４　　　　　　Ａ４．Ａ２５．Ａ５０．Ａ！５
５　　１８５　　１　　　　　　Ａ１４　　　　　　　
　　８Ｂ４　　　Ｓ　　　　　　Ａ６．Ａ２０．１５　
　　　　５Ｂ７　　１　　　　　　Ａ２５　　　　　　
　　　９ＢＩＧ　　Ｉ　　　　　　Ａ１１５　　　　　
　　　　１０１ｉｆｔ　　５　　　　　　Ａ４．Ａ１０
．Ａ２３　　　　　６Ｂ１５　１　　　　　　Ａ５６　
　　　　　　　　１１Ｂ１７　４　　　　　　’ＡＩ！
、Ａ２９．Ａ！Ｓｏ、ＡＭ１　　２３３１８　４　　　
　　　Ａ２９．Ａ５０．Ａ！５１．Ａ３５　　５Ｂ１９
　４　　　　　　Ａ２７．Ａ２？、Ａ３０．Ａ３１　　
４Ｂ２０　１　　　　　　Ａ２７　　　　　　　　　１
２３３２１　１　　　　　　Ａ２７　　　　　　　　　
　Ｌ５Ｂ２２　１　　　　　　Ａ２７　　　　　　　　
　１４Ｂ２！ｉ　　１　　　　　　）、５６　　　　　
　　　　１５Ｂ２６　１　　　　　　Ａｓ　　　　　　
　　　　１４Ｂ２７　　Ｓ　　　　　　Ａ１７．Ａ１８
．ム１９７Ｂ０　　０　　　　　　　　　　　　　　　
　１７第π表 □Ａ次元表 Ａ４　　２　　　　　　Ｂ４．Ｂ１１　　　　　　　４
ム５　　１　　　　　　Ｂ２６　　　　　　　　　９Ａ
ｄ　　　Ｉ　　　　　　Ｂ４　　　　　　　　　１０Ａ
ＬＯ１１１１１１１ ＡＩＪ　　Ｉ　　　　　　Ｂｏｌ　　　　　　　　　　
１２Ａ１４　１　　　　　　Ｂ５　　　　　　　　　１
ｓＡ１４　１　　　　　　Ｂ１７　　　　　　　　　１
４Ａ１７　１　　　　　　Ｂ２７　　　　　　　　　１
５Ａ１８　１　　　　　　Ｂ２７　　　　　　　　　１
４ム１？　　Ｉ　　　　　　Ｂ２７　　　　　　　　　
１７Ａ２０　１　　　　　　Ｂ４　　　　　　　　　１
８Ａ２’Ａ　　１　　　　　３９１１　　　　　　　　
　１９Ａ２５　２　　　　　３３４．Ａ１７　　　　　
　　　７Ａ２７　４　　　　　７３１９．Ｂ２０．Ｂ２
１．Ｂ２２　　１ＡｉＳ０　４　　　　　　Ｂ４．Ｂ１
７，３３１８．Ｂ１？　　　２Ａｓｓ　　Ｓ　　　　　
　Ｂ４．Ｂ４．Ｂ１８　　　　　５Ａ５６　２　　　　
　　Ｂ１５．ｆ３２ｓ　　　　　　　　８Ａ２９　５　
　　　　　Ｂ１７．Ｂ１８．Ｂ１９　　　　４Ａ３１　
５　　　　　７％１７．Ｂ１８，１３１９　　　　５Ａ
Ｏ０２。

第璽表 フォルトＦＲＯＭ アドレス（そジュロ６４）欠陥アドレス　　２ｍデータ
０．０　　　　　　　　　　）、５５．Ｂ４　　　１　
　Ｇｏｏ　　０００１Ｇ、Ｉ　　　　　　　　　　Ａ１
４．Ｂ１７　　０　０００　　（ＮｌｌＧ、２　　　　
　　　　　　Ａｓｓ、Ｂｌａ　　　１　０００　０００
１０、Ｓ　　　　　　　　　　Ａ２７．Ｂ１９　　１　
０００　０００００．４　　　　　　　　　　Ａ３５．
Ｂ６　　　１　０００　０００１０．５　　　　　　　
　　　Ａ１０．Ｂ１１　　１　　Ｇｏｏ　　０１０００
．４　　　　　　　　　　Ａ１７．Ｂ２７　　１　　Ｇ
ｏｏ　　１０００Ｇ、７　　　　　　　　　　Ａ１４．
Ｂ５　　　１　　Ｇｏｏ　　０１１００．８　　　　　
　　　　　　　　　　　　。

ｏ、ｔ　　　　　　　　　　Ａｔ５．Ｂｔｏ　　　ｔ　
　ａａａ　　ｏｌｏｔＯ，１０１６，Ｂ１５　　１　　
Ｇｏｏ　　００１００．１１　　　　　　　　　　Ａ２
７．Ｂ２０　　１　　Ｇｏｏ　　０００００．１２　　
　　　　　　　Ａ２７．ｉ％２１　　１　　Ｇｏｏ　　
０００００．１３　　　　　　　　　Ａ２７．Ｂ２２　
　１　０００　００００Ｇ、１４　　　　　　　　　Ａ
５６．Ｂ２５　　１　０００　００１００．１５　　　
　　　　　　Ａ５．Ｂ２６　　　１　　Ｇｏｏ　　００
１１０．１６　　　　　　　　　　　　　　　　００．
６５　　　　　　　　　　　　　　　　０第璽表Ｃ続き
） アドレス（モジュロ”）　　ｍニヒニヒエ子　−４１１
で上、！−１、ＯＡ３０．Ｂ４　　　　　１　０００　
００００１、Ｉ　　　　　　　　　　　　　　　Ａ５０
．Ｂ１７　　　１　０００　００００１．２　　　　　
　　　　　　　　　　ｊｕｏ、Ｂ１８　　　１　０００
　００００１、！ｌ　　　　　　　　　　　　　　　Ａ
５０．Ｂｌ　　　　１　０００　００００１．４　　　
　　　　　　　　　　　　）６，８６　　　　　　１　
　Ｇｏｏ　　０００１１、ｓ　　　　　　　　　　　　
　　　Ａ２ｓ、Ｂｌｌ　　　　１　０００　０（１１１
１，４Ａ１８５．Ｂ２７　　１　０００　００１０１．
７　　　　　　　　　　　　　　　　　　　　　　０１
．８　　　　　　　　　　　　　　　　　　　　　　０
１、！。

１．１０　　　　　　　　　　　　　　　　　　　　　
９１．４ＪＳ　　　　　　　　　　　　　　　　　　　
　　　　　Ｑ！、ＯＡ４．Ｂ４　　　　　１　０００　
０００１２、Ｉ　　　　　　　　　　　　　Ａ２？、Ｂ
１７　　　１　０００　００００２．２　　　　　　　
　　　　　　　　Ａ２９．Ｂ１８　　　１　０００　０
０００２、Ｓ　　　　　　　　　　　　　　Ａ２？、Ｂ
１？　　　　１　０００　００００２．４　　　　　　
　　　　　　　Ａ２０，３３！　　　　　１　０００　
００１１２．５　　　　　　　　　　　　　Ａ４．Ｂｌ
ｌ　　　　　１　０００　００Ｇ１２．４　　　　　　
　　　　　　　Ａ１？、Ｂ２７　　　１　　Ｇｏｏ　　
００１０第■表Ｃ続き） アトμＣモジュロ６４）欠陥アドレス　２進データ２．
７　　　　　　　　　　　　　　　　。

２．６５　　　　　　　　　　　　　　　　Ｑ！、ＯＡ
２５．Ｂ４　　　１　　Ｇｏｏ　　０００１５、Ｉ　　
　　　　　　　　Ａ３１．Ｂｌ　　　１　０００　００
００Ｓ、２　　　　　　　　　１１．Ｂ１８　　１　０
００　００００Ｓ、Ｓ　　　　　　　　　　Ａ５１．Ｂ
１９　　１　０００　００００３．４　　　　　　　　
　　　　　　　８５．５　　　　　　　　　　　　　　
　０５．６　　　　　　　　　　　　　　　０３．７　
　　　　　　　　　　　　　　０Ｓ、８　　　　　　　
　　　Ａ２５．Ｂ７　　　１　０００　０００１５．９
　　　　　　　　　　　　　　　０５．６５　　　　　
　　　　　　　　　　１・・・ ６Ｂ、６５　　　　　　　　　　　　　　１第Ｗ表 プログラムの定義 ム、ＦＲＩＱ、ＤＡＴ　一対応するムライン書号、ムラ
インの記憶位置の合計数Ｈｋ。

および７オルト記憶位１１ＫＴｈ けるすべてのＢライン交差点 ＢＡ（Ｊ）をレコードごとに記憶 したファイル。

Ｂ、ＦＲＩＱ、ＤＡＴ　　一対応するＢライン書号、Ｂ
ラインのフォルト記憶位置の合 計数８Ｂ、およびフォルト記 憶位置におけるすべてのＡラ イン交差点Ａ１１（Ｊ）をレコード ごとに記憶したファイル。

１８ＥＱ　ＤＡＴ　　　　−もつとも多いフォルトから
もつとも少ない７オルトの順番 にすべてのＡラインを表示し たリスト。

Ｂ８ＲＱ　ＤＡＴ　　　　−もつとも多い７オルトから
もつとも少ないフォルトの順番 にすべでのＢラインを表わし たリスト。

ＦＰＡＱＩ）　　　　　−１つとも利用できないフォル
ト状態からもつとも利用でき るフォルト状態の願にムＴ列 （ＡＣ）をリンクして表示し九 リスト、アドレス６４　（ＮＡＣ） はリストの先頭を示し、アド レス６４を指す末尾に向かっ て願−に指す、先頭はムＴハで 始まシ、末尾はムＴ４Ｍである。

ＩＰＡＣ−ＦＰＡＣ（Ｉ）Ｋ対する現在のポインタ。

ＰＰＡＣ−ＦＰＡＣ（Ｉ）Ｋ対する４−）、！＝４最近
のポインタ。

ＦＰＢＣ（７）　　　　−もっとも利用できるフォルト
状態からもつとも利用できな いフォルト状態の願ＫＢＴ列 （ＢＣ）をりンクして表示した リスト、アドレス６４　（ＮＤＣ） はリストの先頭を指し、以下 願書に末尾に向かって指し。

末尾はアドレス６４を指す。

先頭はＢＴＯで始１１９末尾は ７３Ｔ４Ｓである。

ＩＰＢＣ−ＦＰＢＣ（Ｉ）　Ｋ対すゐ現在のポインタ。

ＰＰＢＣ−ＦＰＢＣ（Ｉ）　Ｋ対するもつとも最近のポ
インタ。

ＩＡＲ（Ｊ）　　　　　　−与えられたＡＴ列について
割当て可能でつぎに利用できる ムＸキー状態、６４のＡＴ列 のそれぞれＫついて０で始ま る・ ＩＤＲ（Ｊ）　　　　　　−与えられたＢＴ列について
割当て可能でつぎに利用できる ＤＫキキー態、６４のＢＴ列 のそれぞれＫついて０で＃１１す る。

ＮＡＣ（Ｊ）　　　　　　−与えられたＡＴ列のフォル
ト状態を受は入れるのに利用可 能で割り蟲てられていない空 き状態の数。６４のＡＴ列の それぞれｋついて６４で始ま る。

ＭＢＣ（Ｊ）　　　　　　−与えられ７’ｔＢＴ列のフ
ォルト状態を受は入れるのに利用可 能な割シ当てられていない空 き状態の数、６４のＡＴ列の それぞれについて６４で始ま る。

ムＲＯＷＦＩＬＥ　　−Ａライン番号によってアドレス
指定可能であり、各人ライ ン番号ととにムマツプ（第９ 図）の割シ蟲てられたＡＫ列 記憶位置を含むファイル、Ａ キーＰＲＯＭ４０Ｋｒ書き込む」 べきデータを蓄積する。

ムＣＯＬ　ＦＩＬＭ　　−人ライン番号によってアドレ
ス指定可能であり、各人ライ ン番号ととにム！ツブ（第９ 図）Ｋシける割り轟てられ九 ＡＴ列記憶位置を含むファイ ルｅ　Ａ　トランスレージロン ＰＲＯＭ４２Ｋｒ書き込む」べ きデータを蓄積す８− １　ＲＯＷ　ＦＩＬＥ　　−Ｂライン番号でアドレス指
定可能であシ、各Ｂライン香漫 どとＫＢマツプ（第８図）に シいて割シ轟てられえＢＫ列 記憶位置を含むファイル。Ｂ 命−ＰＲＯＭ４４Ｋｒ書き込む」 べきデータを蓄積する。

Ｂ　ＣＯＬ　ＦＩＬＥ　　−Ｂライン番号によってアド
レス指定可能であシ、各Ｂライ □　ン番号ととＫＢマツプＣ第８ 図）ｋシける割〕轟てられた ＢＴ列記憶位置を含むファイ ル、Ｂトランスレージロン ＰＲＯＭ　４４　Ｋ　ｒ書！　込ｔｒＪ　ヘきデータを
蓄積する。

ＴＡ（１，Ｊ）　　　　−第９図に対応し割り当てられ
たアドレス記憶位置ＡＫ、ムＴ Ｋ＠シ轟てられたムライ、ン香 □　　　　　　号を蓄積する２次元テーブル。

−１で始まり、空きスペース を示す。

ＴＢ（Ｉ、Ｊ）　　　　−第８図に対応し１割シ当てら
れ九アドレス記憶位置ＢＫ、ＢＴ に割シ轟てられた８２１７番 号を蓄積する２次元テーブル。

−１で始ｔｉ、空きスペース を表示する・ Ｆ（ＢＣ，ＡＣ）　　　　−フォルトＦＲＯＭ４８およ
びターゲット記憶峰ジエール２６ におけるアドレス記憶位置に 対応するアドレスを有するフ オルト検出アレイ、最初にタ ーゲット記憶モジニール２４ における欠陥ワード記憶位置 の表示を蓄積し、１つの欠陥 に対応ずゐアドレスごとＫＯＮＩＲＲ ｋ七ットされる。その他の場　　　Ｎム合は−１に初期
設定される。

プログラムが終ると各ＢＴ、ＡＴ　　　Ｎｌ変換アドレ
スには変換アドレ ネを示すＩＪつのＢＫキキー　　　ＮＡＴットシよび４
つのＡＫキキー　　　ＮＢＴットを蓄積する。儀のアド
レ　　　ＮＸス記憶位置はオールＯを書き 込んだ状態のＰＲＯＭＫ”）％Ａで ＯＫセットされる＊　　　　　　　　ＬＡＣ（Ｊ）ａＴ
　ＩＥπに’ｒＦＩ］Ｊ−Ｆ　（ＩＩＣ，ＡＣ）　ｔ）
内容を蓄積するファイル。

Ｔムチ、　　　　　−プログラムアルゴリズムの周　　
　ＬＢＣ（Ｉ）辺にあシ、必要な統計を蓄積 する統計ファイ゛ル。

ＤＤＲ，Ｕ、　　　　−欠陥のｓｉ記憶４　シ＆　−ル
２　Ｋ　　　　ＭＡｃ　（Ｊ）の中のすべての記憶位置
の入 カアドレス番号を會むｖ４Ｉア ドレスファイル。

−誤りの現在の番号。

一ムｌ入力アドレスラインの番 号（１０２４）。

−Ｂ１人カアドレスツインの番 号（！１１２）。

一ムＴ列の番号（６４）。

−ＢＴ列の番号（６４）。

一ターゲット記憶そジエール２４ における欠陥アドレス記憶位 置の番号。

−４えられえＡＴ列ＩＩｃ］Ｉ！ることができる欠陥の
ない状態のも つとも大きな番号ＡＣ切、Ｃ４４） −与えられ九ＢＴ？ｌＫ１１１り蟲で ることができる欠陥状態のも つとも大きい番号Ｂｅ（Ｉ）、　（４４）−ＡＴ列ＪＫ
シける割）！！！てら れていないフォルト状勝の現 在の番号、最初はＬＡＣ（Ｊ）　＠ Ｍｉｌｅ（−−ＢＴ列Ｊにおける割〕蟲てられていない
フォルト状態の現 在の番号、最初はＬＢＣ切。

ＪＡＲ（Ｊ）　　　　　−ＡＴ列Ｊに割シ蟲てるべきっ
ぎのムに列状態、最初は０゜ ＩＩＲ（Ｊ）　　　　　　−ＢＴ列ＪＫＴｈいて割り蟲
テるべきつぎのＢＫ列状態、最高 は０゜ ＮＴ　　　　　　　−変換中のアドレスの番号。

ＮＡＲ−ムマツプｋｔｉＰけるＢＫ列の番号（１６）。

ＮＩＩＢ　　　　　　　　７％マツプにシけるＢＫ列の
番号（８）。

８ム（Ｉ）　　　　　　−人力Ａライン番号Ｉのフォル
トアドレスの番号。

ａｍ（Ｉ）　　　　　　−人力１２４７番−１ｔｒＫシ
ける゛°゛フオ＾ドアドレスの番号・ Ｑム（！）　　　　　　−各入力ムｌライン讐号Ｉの誤
シＳムの番号を表示し九テー プル。

１ム（Ｉ）　　　　　　−各入力ＢＩライン番号！の誤
ｐＳＢｏ書号を表示したチー プル。

ＥＲＲ，ＩＮｆ　ＤＡＴ　−ターゲット記憶篭ジニール
２４における欠陥アトにス記憶位 置を表示し九人カフアイル。

Ｂ ／ 第７表 ｍｌ　ｌｉＭ　−−ＡＤ［８ＭＬＡＴＩＯＮ　（ＰＨＡ
ＳＫ　１）１０　　ＲＩ）！−ＰＩＭ）ＯＲ＾Ｍ　ＴＯ
ｍＭＭＩＡＴＥ　ｍＢＫＩＮＧ　　ＦＩＩＪｌｉ２０　
ＩＪｒ　２１−８ＰＣ（粉 ５０　ＩＪＴ　！！：ｂ　ＲＰＣ（Ｉ）！！ＯＤＩＭ　
１％、Ｔ’ｌ’（４３）、Ｑ（！！１１）、ＡＩ（４３
）４０□Ｎｌ、痩、Ｎ４．Ｎ５ １０００ＰＥＮ　ｌ　、”１／ａ丸Ｕ１１１００ＰＥＮ
　＄２−”１７Ｂ・□、Ｉ）Ａ’ｌ”１１２０圏参墨、
′１／自ＩＪ１．ＩＮＬＤＡＴ”１！Ｏ！ｌＦ罵Ｏ呵Ｑ
　２９０ ＬｉＯＩＪＴ　ｌ−０ １４０Ｒｌａ　＄１；Ｂ、ム １！ＯＬ）ｉＦｌｒ　８−０ １４０１Ｆ　ＷＩ　ＧＯＴＯ２１０ １４５ＩＦ　Ｅ）＝Ｎ４　ＧＯＴＯ１１００Ｇ１７０　
ＩＪＴ　Ａｌ（８）鴫 １ｅＯＬＥＴ　８４１＋１ １９０□＄１；Ｂ＃ム ！０ＯＧＯＴＯ１４０ ２１０ＩＦ　［４ＧＯＴＯ６００Ｇ ２２０　ＷＲＩＴＥ　＄２，１．０；１．８２１０　Ｍ
ＡＴ　　ＷＲＩ’Ｉ）Ｃ＊２．−２．４；Ａｔ２４０　
ＬＥＴ　Ｉａ＝１＋１ ２５０　　ＩＦ　Ｉ＜Ｎ２αｔつ　１５０２４５　ＬＥ
Ｔ　ｉ？（ＩＩ−１’！り簀１０２４＋−Ａ２７０　Ｌ
Ｍ　Ｃ２＝　ＩＮＴ　（ＶＮ４）２７５　ＩＪＴＣ１４
−（０２ＧＮ４）２８Ｇ　ＷＲＩＴＥ＄３；ＣＬＣ１ ２８２ＴＩＸＡＤ＄１　；Ｉｌ、ム ２１１５Ｇｆｆｆｆ）　　２４Ｂ ２９０　ＩＦ　　８ＰＣ（１１）４２　ＧＯＴＯｔｏ０
０２９ＲＩＩＦ　　道通＠　（ａ’ｏ　　ＷＯＯ２？５
　ＩＦ　　ｓｐｃｗｈ　−２ａｘ　ＧＯＴＯｓｈ。

！ｉｏｏ　］：ＩＩＦｇ）＄４　ＱＱｆｆＱ　　８００
（１３１０ＷＲＩＴｈ＃２＃１．Ｏ；１．８５２０　Ｍ
ＡＴ　　’ＷＲＩＴＥ＄２．−４，４；１１５墨ＯＩＪ
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　ｊ／’Ｊコ恵、Ｕ１４１　＠　ＯＦ脂０５　、”　１
／Ａ、ＦＲＩＱＪｌＡＴ”４易ＯＩＪＩ’　？’閣− ４ｓｓ　’ＩＫＩＬ　Ｉ＝ＯＴＯＮＳ−１４１４ＬＩＴ
’ＴＩ（Ｉ）”０ ４１４　ＢｍＴ　Ｉ ４４０　ＦＯＲｘａ　Ｔｏ　Ｎ１−１ ４＄９　１ｉ１ｆｆｌＩＴＩ＄３．Ｉ；１．↑４４０　
　　ＭＡＴ　　ＷＲＩＴＥ参墨、−４，４；’ｌ’１４
７０　）［Ｔ　Ｉ ４９＠　ＩＦ　　ＩＩＩＲＯＧＯＴＯ４００ｉｏ＠田弘
、ｎ４ｔｌ；Ｂ、ム Ｓｏ！ｉ　ＩＦ　Ｅ）＝Ｎｆｆｉ　ＧＯＴＯ５００５１
０ＲＩＡＤ　＃墨、ム、２；Ｓ ！＄１１　ＩＦε−Ｉｔｓ　ＧＯＩＩ’Ｏ５０００Ｓｌ
ｆｆｉ　ＭＡＴ　　ＲＥＡＤ　＊暴＠−Ｌ４；テ１５１
４　ｕ慴Ｔｌ（８）＝Ｂ ５１４　ＬｉＦｒ　８＝８＋１ ５２０　ＭＩＴＥ　＄３．−４，２；ｇ５！Ｄ　ＭＡＴ
　　ＷＲＩＴＥ参５．−２，４；’ｌ’１＋＄４００Ｏ
ｆｆ’ｏ　　＄００ ４ｏＯＩＦ　　８ＰＣ（ＩＩ）Ｓ２　ＧＯＴＯｔｏｏ。

４０５　　ＩＦ　　１ｍ　０ ４１０　Ｃ１ｔ）ＢＢ　＄１．１ ４１２　　ＰＲＩＮＴ　　＠脣畳憂Ａ　ＦＲＩＱ　’ｒ
ＡＩＩＪ　　（ＸＭ’ＬＥＴＥＤ””°　　　　・１　
？ｌＩｇＩ　ＩＩＩＸ−ＧａＴＫ　Ｂ　ｇｌ＠Ｔ１ｍ）
　８１ＱＵ］］ＪＣＩＣ１９８５０Ｐｉ２（＃１　、　
＠１／Ｂ、ＦＲＩＱ、ＤＡ’Ｔ！　”１９９　＠　ＱＰ
Ｄｉ　＠４　、　’　１／ｌ５８ＩＱ、１１ｋｒ”！０
００　ＦＯＲＩ−０’１１０　Ｎ２−１２０１０　　　
預ＣＪｋＤ　＠２−　Ｉ　−２ｅ　Ｑ（Ｉ　〕２０２０
　ＮＥｌｆｒ　Ｉ ２０８０　ＩＪＴ　Ｍ；−１ ２０４０ＩＪＴか０ １０５０　ＩＪＴ　Ｉ＝Ｎ！−１ １０４０ＩＩＰ　Ｑ（Ｉ）ｙ＜　ＧＯＴＯ２１００ｓｏ
ｙａ　ＭＩＴＩ　０４．Ｒ，Ｏ；１意Ｏ・ＯＬｉＦ’ｒ
　ＢＥ−Ｒ−１ ！ｆｌ？ｏ　　ＩＦ　Ｒ＜ＯＧＯＴＯ２２００！１００
　ＬＥＴ　ｌｍｌ−１ 宜１１０　　ＩＦ　Ｉ）Ｏ住η’Ｑ　２０４０！１！Ｏ
ひテ訃啼汗１ ２１５０　ＧＯＴＯ２０５Ｇ ！２００　ＣＬＯ８）！：　＄２．１ ！２１０　　ＩＪｒ　Ｃ干１ ！３００　ｏｃｌｒｏ　？９００ ！！Ｇｏ（Ｉ　ＤＡＴＡ　１０２４，５１１，４４．４
４８０００　ＰＲＩＮＴ　”ＴｏｏＭＡＮＹＥＲＢＯＲ
８ＩＮＡ　８ＩＮＧＩＪＬＩＮＫ” １１０１＠　Ｑ（ηつ！９００ ？ＯＯＯＰＲＩＮＴ　　”骨ＭｕＩＤＢ？’　　８ＰＣ
（８）？？ＯＯＰＲＩＮＴ　”畳ＴＩＭＩ３　ｖＬＡＪ
？８）り　　（ＩＮ　８１Ｘｌ：）　−”（８ＰＣ（２
）　−２１）４１ｓ６ｏｏ＋（（８ＰＣ（ｓ）　−Ｚ２
）／１０　）？？１０　ＩＦ　Ｃ＝Ｉ　ＣＨＡＩＮ　”
１／ｊｌＪ）７１４Ｎ２’９９２０１ｉＸ） １０　ＲｌｉＭ−ＡＤＤ医８８１μＮ阻講ＴＴＯＮ　ｔ
ＰＩ仏ｇ［）１８　　ＬＥＴ　　’１１−　８ＰＣ（１
）１４　ＩＪＴ　２Ｊ＝　８ＰＣ（３） ２０　ＤＩＭ　１％、Ｎ２（！１３，１２（４５１！２
　ＤＩＭ　Ｑ（１０２１） ３６　ＤＩＭ　Ｔ２（７，４１）、ＩＪ（４５）、Ｐ４
（４４）、ＡＩ〔６３）４０１）ＩＮＡ２（４５）Ｊｌ
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ＩＦ　Ｉ−＠Ｓ　００Ｉｒ０７１８０７１４０　ＩＦ　
Ｍｌ（ＰＩ：に−Ｍｌ（１）　ＧＯＴＯ７１＠０７１！
ｊＯＩＪｒ　Ｐ７＝１ ７１４０１Ｍ’　Ｉ＝Ｐ！１ＣＩ） ７−７０　ＧＯＴ０７１５０ ７１８０　　ＩＦ　Ｐ７”ＰＩ　ＧＯＴＯ７ｉＳ００７
１９ＯＬＩＦｒ　Ｐｌ［：Ｐ２］→’！（Ｐｌ）ア！０
０　　ＩＪＴ　ｐｉｓＣｐ７〕＝ｐｔ７２１ＯＬＥＴ　
Ｐｓ（ＰＩ）ｗ１ ７１１００　ＲＩＭ　−−Ｉトロ獣１ＭＣｌ　０ＲＤＩ
ＲＩＮ　”Ａｓ））Ｑ、ＤＡＴ”７　Ｉ　１０　ＷＲＩ
ＴＩＣ＄５　、Ｘｌ　；ム”１８２０　ＷＲＩＩＴ：　
ＩＳ、Ｘ：Ｄ１８５０　ＩＪＴ　Ｘ＝Ｘ−１ ７ｉＳｌＩ　　ＩＦ　８！−”Ｏ＃　１０４０ｎｕ　Ｆ
ＯＲＩｍＯＴｏ　８！−１ ７１ｉｓ４　　　　ＩＦＥＩ（１）−ＤＧＯＴＯ７００
８１８８５ＮＥＸＴ　１ １８８４　ＱＱ’ｉ’Ｑ　１０４０ ＠０００　ＰＲＩＮＴ　　　　　　　　　　　’８０１
０　　ＰＲＩＮＴ　　”畳畳”ＡＬＩＪｙｃＡ’ｒＩＯ
Ｎ　ＦＡＩＩＪＪＲ）ｉ：””畳１５１０２０　ＰＲＩ
ＮＴ　　”Ｍｌ　（１）　ｌ♂；８０ｆｆｉ２　　ＦＯ
ＲＩｍＯＴＯＮ３−１ｅａ２ｓ　　　ＰＲＩＮＴＭＩ（
Ｉ）７８０２４種のσｌ ８０５２　ＰＲＩＮＴ １１０３４　ｎ１ＮＴ　”Ｆｌ（１，Ｊ）？”８ｏｓｓ
　ＦＱＲＩｍＯＴｏ　Ｎ４−１８０１４　　　ＦＯＲＪ
＝ｏ　　ＴＯＮ３−１ｅａｓ７ＰＲＩＮＴＦ１（Ｉ、Ｊ
）； １１０３８　　　？［ＴＪ ８０３９　Ｎ１αテｌ ８０４Ｇ　ＰＲＩＮＴ ８０４１　ＰＲＩＮＴ　”ＴＩ（１，Ｊ）：’８０４２
　ＦＯＲＩｍＯＴＯＮ！！−１８０４ｓ　　ｊＦＯＲＪ
＝ＯＴＯＮ３−１８０４４　　　　ＰＲＩＮＴＴｌ（１
，Ｊ）ｉ８０４Ｉ　　　Ｎ：ロチＪ ８０４４　ＮＥＸＴ　ｌ ８０５（ｌ　ＰＲＩＮＴ ８１００　ＧＯＴＯ？？０Ｏ ９１００ＰＲＩＮＦ　”（ト）ＩＣ−”　５ＰＣ（８）
９１１０　ＰＲＩＮＴ　”ＩＮＩＪＮＩ”　５ＰＣ０１
９８００ＤＩＡＴＡ　１０２４，５１２，６４，４４，
１４．８４ｓ００？９００　ＰＲＩＮＴ ９９０２　ＰＩＩＩＮＴ　　”　ＴＩＭＩｃｌＬＡＰ８
１Ｄ　−”　　（８ＰＣ（り−Ｚｌ）”５ｂａｏ＋（（
ＳＰＣ（ｓ）　−２２）／１０）？？１０　ＩＦ　Ｏ−
Ｉ　ＣＨＡＩＮ　”１／ＣＬＯ８Ｅ、ＰＨ２”９９２０
　ＥＮＤ 第１表 第７表の用語 ＮＩ　　　　ＨＡ　１（１２４ Ｎ２　　　　ＮＢ　　５１２ Ｎ５　　　　ＮＡＴ　　４４ ）２４　　　１１１ＢＴ　　４４ Ｎ５　　　　臘　１６ ）ｉ６　　　　Ｎｕｌｌ　　８ Ｎ７　　　　　これ以下のＦＰＡＣ（Ｉ）リンクリスト
を更新しない欠陥のあるアドレスの番号 （ｚｓｏｏ） −８Ｂ ８４　　　　　はず宴れるムラインの欠陥の８Ｄ１１号
Ｓ５　　　　　はすされたムラインの番号ｚ１　　　　
　プログツム奥行Ａａｔｒａ論Ｉの開始における初期時
間値 ｚ２　　　　プログラム奥行ムｄｔｒａｎ璽の開始Ｋｊ
ｉＰける初期時間値 ８ＰＣ４１別！８Ｉ８関数 ５ＰＣ（８）　　　ａｌｌりメツセージに誤〉番号を与
えゐ。

１　　　　人カムライン醤号　　　　　　　　　　　　
Ｅｌ　（］ａ　　　　入力Ｂライン番号 ｒ、Ｒ，１８，１１Ｅ７ Ｅ、Ｊ　　　　一時変数 配Ｉ　　　　Ａｎ（１）　　　　　　　　　　　　　　
　　　ｐ。

＾倉　　　ＢＡ（Ｉ）　　　　　　　　　　　　　　　
　ＰＺＴｌ　　　　　テーブルＴＡ（ＬＴ）　　　　　
　　　　　　　　ＰＢｒ３　　　　　テーブルＴＢ（１
，Ｊ）　　　　　　　　　　　　　ｐ４Ｑ（り　　　　
各３人カラインの誤り番漫　　　　　　　　Ｐ５釦　　
　　Ｉル（Ｊ）　　　　　　　　　　　　　　　　　　
Ｐ。

Ｒ１ＩＢＲ（Ｊ）　　　　　　　　　　　　　　　　　
　Ｆ１冨墨　　　　　　　　　　ＡＲ、、、Ｉ副　　　
　”　　　　　　　　　　　　　　　　　　　　Ｂ２　
（ＩＲファイルＢ８１ＱＤＡＴを記憶する一時し　　　
Ｄコード番号　　　　　　　　　　　　　　　ＤＩ　（
Ｉ：ＬＩ　　　　　　ＬＡＣ（Ｉ）　４４ Ｌ２　　　　　ＬＢＣ（Ｉ）　４４　　　　　　　　　
　　　　　　　ＣＩＭＩ　　　　　ＭＡＣ（Ｉ）　　　
　　　　　　　　　　　　　　　０２Ｍ２　　　　　　
ＭＢＣα） Ｉ　　　　　Ｂラインの誤）番号 ）　　前にはすされ、ｔだ再割当てされていないムライ
ン ５１２に記憶モジ纂−ル２５１／Ｃおける誤りの全数 ＦＰＡＣ ＦＰＡＣ ＦＰＡＣ（Ｉ）　　リンクリスト ＰＢＣ ＦＰＢＯ ＦＰＢＯｆｆ）　　リンクリスト Ｆ　（ＢＣ、ＡＣ） □ はずされ九ムライン誉号の一時変数 削除され＊Ａムラン番号に対応するＢ ライン 五Ｔアドレス ＢＴアドレス 本発明を要約すると、ユニークな久方成層を表わす２連
符号化入方信号を直交するＡ次元およびＢ次元に分け、
各次元ととにアドレス久方として記憶装置に結合する。

各記憶装置は各アドレス状態ごとに２連符号化変換出方
およびキー状態出力を蓄積する。相関Ｓがこのキー成層
出力を受けて中−状態相関を検出すると変換出力をシス
テム出力として識別し、相関がないと符号化されたシス
テム入力信号をシステム出力として識別する０本システ
ムは、コアメモリのアドレストランスレータとして爽構
すると１組立て前のコアグレーディングシよび組立て後
の修理をなくす仁とができ経済的である。

ｔｓｉｗの簡単な説ＷＲ′ 寓１図は本発明によってアトレストランスレー−を備え
九デー！ストアを利用したデータ処理システムのブ冒ツ
クＩｉＩ。

第２図は本発明によってメモリアドレストランスレータ
として１ＩｌＫシた選択−マツビングシステムのブロッ
ク図。

第３１１は本発明によるメモリアドレストランスレータ
の他の実施例を示すブロック図。

第４図は本発１ｊｉＫよるメモリアドレストランスレー
タの他の実施例を示すブロック図。

第５図は本発明によるメモリアドレストランスレータの
他のＩＩ！施例を示すブロック図。

第６図は本発ｆ！によるメモリアドレストランスレータ
の１次元の他の実施例を示すブロック図。

第７図は本発＠にしたがって変換されるアドレスの例を
示す２次元メ七りマツプの図。

第８図は本発明による２次元ＢキーデータシよぴＢｆｆ
ｉ換データマツプの例を示す図。

第９図は本発明による２次元ＡｄＰ−データシよびＢ変
換データマツプの例を示す図、第１０図は第２図に示す
！ツピングシステムにおいてデータ状態をデータストア
に＠り当てるアルゴリズムを示すフロー図である。

主要部分の符号の説明 ２０・・・データストア ２４・・・主記憶モジエール ２４・・・ターゲット記憶モジエール ２８・・・アドレストランスレータ ３０・・タイ々ング制御回路 ４０．４４・・・キーＦＲＯＭ ４２．４４・・・トランスレージロンＰＲＯＭ４Ｓ・・
・フォルトＦＲＯＭ ５０．５！・・・マルチプレクサ ５６・・・比較器 ＦＩＧ、２　　　　　　　　　　　　　　　　　２０Ｆ
ＩＧ、３ ＦＩＧ、４ 〆 ・０ ＦＩＧ、５

Claims (1)

1. 【特許請求の範囲】 ｔ　第１の組のサブセットを第２の組にマツピングする
   方法において、皺方法は。 第１のマルチディジット符号化表示を第１の組の中の各
   エレメントにエニークに割〕当てる工程と。 第２のマルチディジット符号化表示を第２の組の中の各
   エレメントに：ｓ−二−りに割〉轟てる工程と。 第１の符号化表示を複数のグループに分ける工程とを含
   み、各グループは符号化表示の少なくとも１つのディジ
   ットを有し、いずれかの与えられたグループのすべての
   ディジットは他のいずれかのグループのディジットと相
   互に＃他的であシ、 ｔ−ｊ−にットの中の少なくとも１つのエレメントと対
   応する各ディジットのグループのそれぞれ規定可能な状
   態ごとに第２の符号化表示の少なくとも１つのディジッ
   トを蓄積する工程を含み、第２の符号化表示のすべての
   蓄積されたディジットはサブセットのエレメントを二二
   一りに規定し。 サブセットの中のエレメントを表わす第１のマルチディ
   ジット符号化表示の発生を検出する工程と。 検出された第１のマルチディジット符号化表示に対応す
   る第２の符号化表示の蓄積されたディジットを索出する
   工程とを含むことを特徴とするマツピング方法。 ′ＬＩｌ？Ｉ許請求の範囲第１項記載の方法において。 皺方法はさら！ｌｃ％ 第１の組のサブセットのエレメントとして検出されない
   いずれかの受信し大館１のマルチディジット符号化表示
   を第２の組の第１のサブセットとして出力する工程と、 第１の組のサブセットの中のエレメントを検出すると第
   ２の符号化表示の索出され蓄積されたディジットを第２
   の組の第２のサブセットとして出力する工程とを含み、
   第２の組の第２のサブセットは第２の組の第１のサブセ
   ットと相互に＃動的であることを特徴とする方法。 五　第１の組のエレメントのサブセラトラ第２の！ｌＫ
   マツピングする方法において、該方法は、各ラインごと
   に複数の点を有し各次元ごとに複数のラインを有する多
   次元アレイの五二一りな点に第１の組の各エレメントを
   割シ当てる工程と。 酸アレイの各次元ごとに、かつこれに＠１）７４てられ
   たサブセットのエレメントを有する点を通る該次元にお
   ける各ラインごとに第２の組のエレメントを部分的に識
   別する符号を別々に蓄積する工程とを含み、該アレイの
   次元には１！ｌの符号が蓄積されることを特徴とするマ
   ツピング方法。 屯　マルチハート符号化表示によって識別される第１の
   組のエレメントのサブセットをマルチハート符号化表示
   によって表わされるエレメントの第２のａｍマツピング
   する装置において。 誼装置は。 第１の組のエレメントを識別するマルチパート符号化表
   示の第１の部分を受信し、サブセットの中のエレメント
   を識別する各第１の部分の符号ととに第２の組の中のエ
   レメントをユニークに識別するマルチパート符号化表示
   の第１の部分を発生するように結合された第１のトラン
   スレータと。 第１の組のエレメントを識別するマルチパート符号化表
   示の第２の部分を受信し、サブセットの中のエレメント
   を識別する各第２の部分の符号ごとに第２の組の中のエ
   レメントをユニークに識別するマルチハート符号化表示
   の残シの部分を発生するように結合された第２のトラン
   スレータと。 第２の組のエレメントを識別するマルチパート符号化表
   示の少なくとも一部を受信し、受信した符号がサブセッ
   トの中のニレメン）ｔ−ａｌｌ別しているとコマンド信
   号を発生するサブセットディテクタとを含むことを特徴
   とするマツピング方法。 翫　特許請求の範囲第４項記載の装置ＫＴｈいて。 該装置はさらに、フォルト信号がないときは第１の組の
   エレメントを識別するマルチハート符号化表示を通過さ
   せ、トランスレートコマンド信号に応動して第２の組の
   中のニレメントラ識別するマルチパート表示を通過させ
   るマルチプレタナを含むことを特徴とする装置。 ４　第１の組の選択され九エレメントを第２の１１１に
   マツピングする方法において、該方法は。 第１の組のエレメントを表わす符号化され良信号を豪数
   のグループに分ける工程と。 各グループの状態を直交するキー符号およびトランスレ
   ート符号＃／ｃ１対１にマツピングする工程と。 第２の組のエレメントにマッピシグすベキ第１の組のエ
   レメントに対応するキー符号を検出すゐと第１の組のエ
   レメントをトランスレート符号によって規定さ・れる第
   ２の組のエレメントに変換すゐ工程とを含むことを特徴
   とするマツピング方法・ ７　　ｊｌｌｌの組のエレメントのサブセラトラ第２の
   組にマツピングする方法において、＃方法は。 第１組のエレメントを第１の組の各エレメントをユニー
   クに規定する！ルチデイジット符号化入力項で表示する
   工程と。 複数の異なったグループ状態を規定するグル　□−プの
   符号化項でマルチディジット符号化入力項を複数の異な
   ったグループに分ける工程と。 少々くとも１つのトランスレート次元および少々くとも
   １つのキー次元を有する多次元アレイに各グループのグ
   ループ状態をマツピングする工程と。 、サブセットの中のエレメントに対応する各グループ状
   態ととに少なくと４１つのキー次元の中から所定の関係
   を検出する工程と。 該所定の関係を検出すると各グループの少なくとも１つ
   のトランスレート次元によってサブセットのエレメント
   を第２の組のエレメントとして規定する工程とを含むこ
   とを特徴とするマツピング方法。 ａ　４１許請求のＩｆ！囲第７項記載の方法において。 前記検出工程は、サブセットのエレメントに対応する各
   グループ状態ととにトランスレート次元によって規定さ
   れるアドレス記憶位置Ｋｗツビングされたグループ状態
   に対応するキー次元符号をフォルト哀ドアに蓄積する工
   程と、該蓄積され九キー次犬符号をサブセットのエレメ
   ントに対応するグループ状態がマツピングされるキー次
   元符号と比較して、一致し九ときは前ｉ所定の関係を検
   出する工程とを含むことを特徴とすゐ方法。 ｔ　４Ｉ許請求の範囲第７項または第８項に記載の方法
   において、正確に２つの異なったグループの符号化項が
   あることを特徴とする方法。 １ａ　　特許請求の範囲第７項ｔたは第・項に記載の方
   法にシいて、正確に３つの異なつ九グループの符号化項
   があることを特徴とする方法。 １ｔ　第１の組のエレメントを第２の組のエレメントに
   マツピングする方法において、該方法轄。 第１の組のエレメントを第１の組の中のエレメントをヱ
   ニークに規定するマルチディジット符号化入力信号によ
   って表わす工程と。 マルチディジット符号化入力信号の各ディジットを複数
   の異なったグループに分ける工程とを含み、１つのグル
   ープの各ディジットは該エレメントに対応するマルチデ
   ィジット符号化グループ信号を形成し、 各グループの−ｆにチディジット符号化グループ信号を
   少なくと４１つの多状態トランスレート次元および少な
   くとも１つの多状態キー次元を有する異壜つえ多次元ア
   レイにマツピングする工程と。 グループ信号がマツピングされる異麦つ九アレイのキー
   状態の中から所定の関係を検出する工程と、：″ 該所定の状態を検出するとグループ信号がマツピングさ
   れるトランスレート状１Ｉｌｌ／ｃよって第１の組のエ
   レメントがマツピングされる館２の組のエレメントを規
   定する工程とを含む仁とを特徴とするマツピング方法。 １１　４１許請求の範囲第１１項記戦の方法において、
   前記検出工程は。 舎グループのグループ信号が階ツビングされる変換状１
   １１によってアク竜ス可能表アドレス記憶位ｔＫ各グル
   ープのグループ信号がマツピングされる異表ったグルー
   プのキー状態を蓄積する工程と、該蓄積されたキー状態
   をマツピングされたキー状態と比較して前記所定の関係
   が存在するか否かを判定する工程とを含むことを特徴と
   する方法。 １五　特許請求の範屈第１２項記載の方法において、前
   記第１の組のエレメントはメモリのアドレスであり、前
   記館２０組のエレメントはメモリのアドレスであって第
   １の−のエレメントとは異なっていることを特徴とする
   方法。 １４　１Ｆ！＃許請求の範囲第１３項記載の方法におい
   て、前記検出工１はさら＃ＩＣ１第２の組のエレメント
   を部分的に規定し、所定の関係が検出されると第１０状
   簾を有し、所定の関係が検出されないと第１の状態とは
   異なった第２の状態を有する別なアドレス信号を発生す
   る工程を含むことを特□徴□とする方法。 １！Ｌ　　第１の組のエレメントのサブセットを第２の
   組に″ｆマツピングる装置において、誼装置は。 第１の組のエレメントを部分的に否定し、ムグループの
   各状態に対応するアドレス可能な記憶位置を有するＡグ
   ループの符号化信号によってアドレス指′定されるよう
   に結合され喪Ａトランスレージｌンストアを含み、各ア
   ドレス可能な記憶位置轄変換符号を蓄積し、該符号は、
   該Ａトランスレージ１ンストアがＡグループの対応する
   符号化状ｌによってアクセスされると出力され、Ａグル
   ープの符号化状態をマツピングすべき第２の組のエレメ
   ントを部分的に規定するものでＴｏシ。 ムグループの符号化された信号によってアドレス指定さ
   れるように結合され、Ａグループの各状態に対応するア
   ドレス可能″な記憶位置を有するＡキーストアを含み、
   各アドレス可能な記憶位装置は共通の変換符号を有する
   他のムグループ状鯵の中から対応するＡグループ状態を
   ｊＬ二−りに区別するＡキー符号を蓄積し。 第１の組のエレメントを部分的に規定するＢグループの
   符号化された信号によってアドレス指定されるように結
   合され、Ｂグループの各状態に対応するアドレス可能な
   記憶位置を有するトランスレージ冒ンストアを含み、各
   アドレス可能な記憶位置は変換符号を蓄積し、該符号は
   。 １１）９ンスレーシ謂ンストアがＢグループの対応する
   符号化状１１によってアクセスされると出力され、Ｂグ
   ループの符号化状態をマツピングすべき第２の組のエレ
   メントを部分的に規定するものであシ。 Ｂグループの符号化され良信号によってアドレス指定さ
   れるように結合され、Ｂグループの各状ｌｌＫ対応する
   アドレス可能な記憶位置を有するＢキーストアを含メ、
   各アドレス可能な記憶位置は、共通の変換符号を有する
   他のＢダルニーりに区別するＢキー符号を蓄積し。 Ａおよび冶グループ状態の両方とも＠２の組の少なくと
   も部分的に規定貞れたエレメントにマツピングすべき入
   力状ｎＫ対応することをＡおよびＢキー符号が示すと、
   第１の組のエレメントをＡおよびＢ変換符号によって少
   なくとも部分的に規定される第２の組のニレメン）Ｋマ
   ツピングさせるコマンド信号を発生することｋよってＡ
   およびＢキー符号に応動するよ５に結合された関係ディ
   テクタを含むことを特徴とするマツピング装置。 １表　特許請求の範囲第１５項記載の装置において、前
   記ＡおよびＢ変換符号は組み合わせて第１の組のエレメ
   ントをマツピングすべき第２の組のエレメントを規定す
   ることを特徴とする装置。 １７　　％許請求の範囲第１５項記載の装置において、
   ムシよびＢ変換符号はコマンド信号とともに第１の組の
   エレメントをマツピングすべき第２の組のエレメントを
   規定することを特徴とする装置。 １１ｑ＃許請求の範囲第１５項、第１６項★たは落１７
   項に記載の装置において、前記関係ディテクタはアドレ
   ス指定可能なフォルトストアを含み、該フォルトストア
   はＡおよびＢ変換符号に結合され九アドレス入力を有し
   、ムシよびＢキーストアに蓄積され九ＡおよびＢキー符
   号に対応するＡおよびＢ・キー符号、ならびＫＡ′ｓＩ
   −よびＢ変換符号によって少なくとも部分的に規定され
   る第２の組のエレメントにマツピングすべきムグループ
   状態およびＢグループ状ａｌｌよってアドレス指定され
   る記憶位置を各アドレス指定可能な記憶位置に蓄積し、
   前記関係ディテクタは、ｄＰ−ストアおよびフォルトス
   トアにそれぞれ蓄積されたＡおよびＢキー符号を比較し
   て一致が得られたときはマツピングコマンドを発生する
   ように結合された比較器を含むことを特徴とする装置。 １ｔ　　第１の組のサブセットの中のエレメントな第２
   の組にマツピングする装置において、該装置は。 サブセットのエレメントを部分的に規定するＡグループ
   の符号化され良信号によってアドレス指定可能にアク七
   スされるように結合され。 各アドレス記憶位置ＫＡキー符号およびＡ変換符号をそ
   れぞれ蓄積するＡキーストアおよびムトツンスレーシ璽
   ンストアを含み、＃Ａキー符号およびＡトランスレージ
   曹ン符号は組み合わせてＡキー符号およびムトランスレ
   ーシ欝ン符号によって規定されるＡマツプ状態Ｋｔブ七
   ットに対応するＡグループの各状態をエニークに１対１
   にマツピングし。 サブセットのエレメントを部分的にするＢグループの符
   号化された信号によってアドレス指定可能にアク−にヌ
   されるように結合され、Ｂキー符号およびＢ変換符号を
   各アドレス記憶位置にそれぞれ蓄積するＢキーＸ）アお
   よびＢトランスレージ曹ンストアを含み、＃符号は組み
   合わせてＢキー符号シよびＢ変換符号によって規定され
   るＢマツプ状１ｌｌＩｃサブセットに対応するＢグルー
   プの各状態を為二−りに１対１にマツ　　゛ピングし。 ＡおよびＢキーストアがサブセットのエレメントをそれ
   ぞれ規定するＡおよびＢグループ符号化信号によってア
   ドレス指定可能にアクセスされることをＡおよびＢキー
   符号が示すと、出力信号としてマツピングコマンドを発
   生することによって酸キー符号に応動するように結合さ
   れた関係ディチク−を含むことを特徴とするマツピング
   装置。 ２ａ　　欠陥のあるメモリ記憶位置を規定する入力アド
   レスをＷ１４！ｌＩのないアドレス記憶位置を規定する
   出力アドレスに変換するマツピング装置にシいて、該装
   置は。 ムグループの符号化された入力アドレス信号によってア
   ドレス指定可能にアクセスされるように結合され九ムキ
   ーストアおよびＡトランスレージ田ンストアを含み、該
   ＡキーストアおよびＡトランスレージｌンストアは、欠
   陥のあるアドレス記憶位置に対応する各Ａグループ状態
   ととに記憶位置を有し、ムキー符号およびＡ変換符号を
   それぞれこれに蓄積し、誼符号社組み合わ、せてＡグル
   ープ状態のユニークな１対１のマツピングを行す。 Ｂグループの符号化された入力アドレス信号によってア
   ドレス指定可能にアクセスされるように結合され九Ｂキ
   ーストアおよびＢトランスレージ曹ンストアを含み、骸
   ＢキーストアおよびＢトランスレージ璽ンストアは欠陥
   のあるアドレス記憶位置に対応する各Ｂグループ状態と
   とに記憶位置を有し１組み合わせてＢグループ状ｌｌの
   ユニークな１対１のマツピングを行うＢキー符号および
   Ｂ変換符号をそれぞれこれに蓄積し。 ＡおよびＢキー符号を受信してＡおよびＢ入力状態の両
   方が欠陥のあるアドレ、ス記憶位置に対応していること
   を該中−符号が示すと、出力としてコ貰ンド信号を発生
   する関係ディテクタを含むことを特徴とするマツピング
   装置。 ２ｔ　　％許請求の範囲第２０項記載の装置において、
   前記Ａグループの入力アドレス信号はＢグループの入力
   アドレス信号に対して互いに排他的である。ことを特徴
   とする装置。 ！１　４１１許請求の範囲第２０項ま九は第２１項記載
   の装置において、前記関係ディテクタはＡおよびＢ変換
   符号によってアドレス指定されるように結合されたフォ
   ルトストアを含み、各アドレス指定可能な記憶位置は誤
   シの危いアドレス記憶位置に対応し、これに変換すぺ暑
   入カアドレス状態についてＡおよびＢキーストアのキー
   状態を蓄積し、前記関係ディテクタは比破器を含み、該
   比着器は、ＡおよびＢ変換符号によって規定されるアド
   レス記憶位置にフォルトストアによって蓄積されたキー
   符号が誤シのないアドレス記憶位置に変換すべき入力ア
   ドレスにそれぞれ対応する入カムおよびＢグループ状１
   １によってアドレス指定されるアドレス記憶位置にムシ
   よびＢキーストアによって蓄積されたムおよびＢキー符
   号に対応すると、ニアマント信号を発生するように結合
   されていることを特徴とするマツピング装置。 ２、特許請求の範囲第２２項記載の装置において、前記
   ＡおよびＢキーストア、ＡおよびＢトランスレージ目ン
   ストアならびにフォルトストアはすべてプログラム可能
   な読出専用記憶装置によって実現されていることを特徴
   とするマツピング装置。 ２４、有効なアドレス記憶位置および欠陥のあるアドレ
   ス記憶位置を有するアドレス指定可能な主記憶モジ瓢−
   ルと、 アドレス指定可能なターゲットストアと。 該主記憶モジニールにおけ゛るアドレス記憶位置を規定
   する入力アドレス信号を受信するように結合され九アド
   レストランスレータとを含み。 鋏アドレストランスレータは前記主記憶モジニールにお
   ける有効なアドレス記憶位置を規定する不変のアドレス
   信号を通過させ、主記憶モジュールにおける欠陥のある
   記憶位置を規定するアドレス信号をターゲットストアに
   おける記憶位置を規定するアドレス信号に変換し、該ア
   ドレストランスレータはいずれの入力アドレス信号も前
   記ターゲットストアにおけるいずれかの選択されたアド
   レス記憶位置を規定するアドレス信号に変換することが
   できることを特徴とするデータストア。 ２！Ｌ　　ｑ＃許請求の範囲第２４項記載のデータヌト
   ・アにおいて前記主記憶モジュールは少なくとも５１！
   ｘの異なったアドレス記憶位置を有することを特徴とす
   るデータストア。 ２＆　　Ａグループの符号化された信号をアドレス入力
   として受信し、これに応動じてＡキー符号信号を出力す
   るように結合されたＡキーストアと。 Ａグループの符号化され良信号をアドレス入力として受
   信し、これに応動してＡ変換符号信号の第１および第２
   のグループを出力するように結合され九Ａトラレスレー
   ジロンストアと。 Ｂグループの符号化された信号をアドレス入力として受
   信し、これに応動じてＢキー符号信号を出力するように
   結合され九Ｂキーストアと。 Ｂグループの符号化された信号をアドレス入力として受
   信し、これに応動してＢ変換符号信号の第１および第２
   のグループを出力するように結合され九Ｂトランスレー
   ションストアと。 第１のグループのＡおよびＢ変換符号信号をアドレス入
   力として受信し、これに応動してクロス符号信号を出力
   するように結合されたクロスストアと、 諌クロメ符号信号および第２のグループのムおよびＢ変
   換符号信号を受信し、これに応動してＡフォルトキー符
   号およびＢフォルトキー符号を出力するように結合され
   たフォルトストアと。 Ａキー符号をＡフォルトキー符号と比較し。 Ｂキー符号をＢフォルトキー符号と比較し、この比較に
   おいて、所定の関係が示されるとコマンド信号を発生す
   るように結合された比較器と。 コマンド信号がないとＡおよびＢグループの符号化され
   た信号を受信して出力し、コマンド信号に応動して第２
   のグループのＡｔ１ＰよびＢ変換符号信号ならびにクロ
   ス符号信号を出力するように結合された多重化回路とを
   含むことを特徴とする条件付マツピング装置。 ２′１．ムグループの符号信号をアドレス入力としで受
   信し、これに応動してム変換符号を出力するように結合
   されたトランスレージ曹ンヌトアと。 Ｂグループの符号信号をアドレス入力として受信し、こ
   れに応動じてＢ変換符号を出力するように結合され九Ｂ
   トランスレージ璽ンストアと。 ムシよびＢグループの符号信号をアドレス入力として受
   信し、とれに応動してムシよびＢグループの符号信号が
   マツピングすべき状態を規定しているとコマンド信号を
   出力するように結合され九フォルトストアト。 ムシよびＢグループの符号信号、ムおよびＢ変換符号、
   およびコマンド信号を入力として受信し、コマンド信号
   がないとムシよびＢグループの符号信号を出力し、コマ
   ンド信号があるとＡおよびＢ変換符号を出力するマルチ
   プレクサとを含むことを特徴とするマツピング装置。 ２＆　　Ａグループの符号信号をアドレス入力として受
   信し、これに応動１てム変換符号を出力するように結合
   され九Ａトランスレージ冒ンストアと。 Ｂグループの符号信号をアドレス入力として受信し、こ
   れに応動じてＢ変換符号を出力するように結合され九Ｂ
   トランスレージ曹ンストアと。 ムおよびＢ変換符号をアドレス入力として受信し、これ
   に応動じて対応するＡおよ゛びＢ変換符号によって規定
   される状１１にマツピングすべきムおよびＢグループ符
   号状１１に対応するムシよびＢフォルトグループ符号信
   号を出力する上うに結合された７オルトストアと。 ムおよびＢグループ符号信号がそれぞれムおよびＢフォ
   ルトグループ符号信号に対応するとコマンド信号を°発
   生するように結合された比較器と。 ムおよびＢグループ符号信号、ＡおよびＢ変換信号表ら
   びにコマンド信号を受信しコマンド信号がないとムおよ
   びＢグループ符号信号を出力し、：Ｆ！ン、ド信号に応
   動してムおよびＢ変換符号信号を出力するように結合さ
   れた比較器とを含むことを特徴とするマツピング装置。 ２鷺　それぞれＡ、ＢおよびＣグループの符号化入力信
   号をアドレス入力として受信し、これに応動してそれぞ
   れＡ、ＢおよびＣキー符号信号を出力するように結合さ
   れ九Ａ、ＢシよびＣキーストアと。 それぞれＡ、ＢｓＰよびＣグループの符号化入力信号を
   アドレス入力として受信し、これに応動してそれぞれＡ
   、ＢおよびＣ変換符号信号を出力するように結合され九
   Ａ、ＢおよびＣトランスレージ璽ンストアと、 ム、ＢシよびＣ変換符号信号をアドレス入力として受信
   し、これに応動してムｊＢおよびＣフォルトキー符号を
   出力するように結合されたフォルトストアと。 Ａ、ＢおよびＣキー符号信号ならびにＡ、ＢおよびＣフ
   ォルトキー符号信号を受信し、前記各信号が所定の関係
   を有するときはコマンド信号を発生する比較器とを含み
   、峡Ａ、ＢおよびＣグループ符号信号は、コマンド信号
   がないとシステム出力として出力され、前記Ａ、Ｂおよ
   びＣ使換符号信号はコマンド信号に応動じてシステム出
   ・力として出力されることを特徴とするマツピング装置
   。