JPS5892266A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5892266A JPS5892266A JP19114781A JP19114781A JPS5892266A JP S5892266 A JPS5892266 A JP S5892266A JP 19114781 A JP19114781 A JP 19114781A JP 19114781 A JP19114781 A JP 19114781A JP S5892266 A JPS5892266 A JP S5892266A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積(LSI: Large 5cale
Integra−tlon)化する半導体装置に係り、
特に電極或いは配線として多結晶シリコン(ポリsi)
層を用いた半導体装置の製造方法に関する。
Integra−tlon)化する半導体装置に係り、
特に電極或いは配線として多結晶シリコン(ポリsi)
層を用いた半導体装置の製造方法に関する。
近年LB工技術の進歩には目ざましいものがあり、特に
MOS (Metax−oxiae−semicona
uctor)型電界効果トランジスタ(FFXT)のL
SIではポリs1をゲート電極として用い、セル7アラ
インでソース及びドレインを形成するいわゆる81ゲー
ト技術が大きな役割を果している。
MOS (Metax−oxiae−semicona
uctor)型電界効果トランジスタ(FFXT)のL
SIではポリs1をゲート電極として用い、セル7アラ
インでソース及びドレインを形成するいわゆる81ゲー
ト技術が大きな役割を果している。
しかし、さらに高集積化を進めることを考えると、従来
の81ゲート技術では、いくつかの問題点があり、これ
らを解決することが是非とも必要であった。
の81ゲート技術では、いくつかの問題点があり、これ
らを解決することが是非とも必要であった。
そこで、従来のLB日工したnチャネルMO8FETの
製造方法を例にと!0、i1図(a)〜(f)を参照し
て上記問題点を説明する。
製造方法を例にと!0、i1図(a)〜(f)を参照し
て上記問題点を説明する。
まずpms14板(1)を用意し、このp型81基板表
面を選択的に酸化して1μm位の酸化Si (Sin2
)r!5(2)を形成するCM1図(a))。この酸化
工程は素子間を分離する為の工程であり、この酸化膜(
2)を通常フィールド酸化膜という。また、このフィー
ルド酸化膜(2)の形成は、通常選択的に窒化シリコン
(stoNt)膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。
面を選択的に酸化して1μm位の酸化Si (Sin2
)r!5(2)を形成するCM1図(a))。この酸化
工程は素子間を分離する為の工程であり、この酸化膜(
2)を通常フィールド酸化膜という。また、このフィー
ルド酸化膜(2)の形成は、通常選択的に窒化シリコン
(stoNt)膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。
次にフィールド酸化膜(2)の形成されていない基板(
11表面、いわゆる露出した基板表面を酸化して、後に
ゲート酸化膜となる700A位の薄い5ins膜(3)
を形成し、この810g膜(3)上の全面にポリS1層
(4)を例えば気相成長により3C100A位形成する
(第1図(b))。
11表面、いわゆる露出した基板表面を酸化して、後に
ゲート酸化膜となる700A位の薄い5ins膜(3)
を形成し、この810g膜(3)上の全面にポリS1層
(4)を例えば気相成長により3C100A位形成する
(第1図(b))。
しかる後、ポリ5ifi(41全面に例えば三塩化燐酸
(Pool!S)を拡散源として、約1000℃で約1
0分間リンを拡散する(第1図(C))。このようにし
て拡散されたポリSi層(4つは比較的低抵抗となり、
ゲート電極として用いることが可能となる。
(Pool!S)を拡散源として、約1000℃で約1
0分間リンを拡散する(第1図(C))。このようにし
て拡散されたポリSi層(4つは比較的低抵抗となり、
ゲート電極として用いることが可能となる。
この後、不純物(弱をドープしたポリSi層(向上に選
択的に7オトレジス) 膜[53を形成し、例えば7レ
オンプラズマを用いてポリSi層(4つをプラズマエツ
チングしてパターニングし、後にゲート電極及び配線と
なるポリS1層(4りを残す(第1図(d))。
択的に7オトレジス) 膜[53を形成し、例えば7レ
オンプラズマを用いてポリSi層(4つをプラズマエツ
チングしてパターニングし、後にゲート電極及び配線と
なるポリS1層(4りを残す(第1図(d))。
次いで前記フOOA位の薄い810g膜(3)のソース
及びドレイン領域となる部分を除去し、また上記レジス
ト膜(5Jを除去し、例えばAθイオン150Kevで
l X 1010/cm2位イオン注入し、さらに約1
000℃のNl雰囲気中で約1時間アニールしてn型の
ソース領域(6)及びドレイン領域(73を形成する(
第1図(eI)。
及びドレイン領域となる部分を除去し、また上記レジス
ト膜(5Jを除去し、例えばAθイオン150Kevで
l X 1010/cm2位イオン注入し、さらに約1
000℃のNl雰囲気中で約1時間アニールしてn型の
ソース領域(6)及びドレイン領域(73を形成する(
第1図(eI)。
しかる後、比較的厚い例えば1μm位の5ins !I
I(8」を全面に気相成長により形成し、この810.
膜(8)に電気的接触を取る為のコンタクトホールをあ
け、At層(9)を選択的に形成し、この上から例えば
リンがドープされた酸化膜いわゆるPEG膜叫を形成し
、このPEG膜四に電極取り出し部を開口(10a)
l、て完了する(第1図(f))。
I(8」を全面に気相成長により形成し、この810.
膜(8)に電気的接触を取る為のコンタクトホールをあ
け、At層(9)を選択的に形成し、この上から例えば
リンがドープされた酸化膜いわゆるPEG膜叫を形成し
、このPEG膜四に電極取り出し部を開口(10a)
l、て完了する(第1図(f))。
このようにしてMo5s!’ETを製造した場合、ゲー
ト電極及び配線となるポリSi層(4つの抵抗は約20
0A3である。この抵抗値は不純物(リン)の拡散時間
によって変化し、第2図に実線で示した様になる。この
第2図から明らかな様に、拡散時間の増加とともに抵抗
は下がるが約200/&以下には下がらない。これは、
ポリSi層中のリン濃度が固溶度以上に増えない為であ
ると考えられる。
ト電極及び配線となるポリSi層(4つの抵抗は約20
0A3である。この抵抗値は不純物(リン)の拡散時間
によって変化し、第2図に実線で示した様になる。この
第2図から明らかな様に、拡散時間の増加とともに抵抗
は下がるが約200/&以下には下がらない。これは、
ポリSi層中のリン濃度が固溶度以上に増えない為であ
ると考えられる。
ところで、このS1層はL8工では信号を伝える配線と
して多く用いられており、その抵抗は、素子の動作スピ
ードを下げる為少しでも低減させることが要求される。
して多く用いられており、その抵抗は、素子の動作スピ
ードを下げる為少しでも低減させることが要求される。
このための一つとして、ポリSi層の厚さを厚くするこ
とが考えられる。例えば厚さを2倍(約600OA)に
すると、抵抗は約半分になるが、厚さがますと、パター
ニングの際に正確なパターニングが困難となり、特に微
細なパター7を形成する工程には用いることができない
。
とが考えられる。例えば厚さを2倍(約600OA)に
すると、抵抗は約半分になるが、厚さがますと、パター
ニングの際に正確なパターニングが困難となり、特に微
細なパター7を形成する工程には用いることができない
。
本発明は上記した点に鑑みなされたもので、ポリSi層
の抵抗を厚くせずに下げて、ポリS1層のパターニング
も問題せず、素子の動作スピードを向上せしめる半導体
装置の製造方法を提供するものである。
の抵抗を厚くせずに下げて、ポリS1層のパターニング
も問題せず、素子の動作スピードを向上せしめる半導体
装置の製造方法を提供するものである。
以下本発明を実施例に基づき、図面を参照して説明する
。
。
第3図(a)〜(2)は本発明の一実施例を示す工程別
断面図であり、L8工化したnチャネルMO8IFET
の製造方法に適用した場合の例である。第3図(、)〜
(+3)までは前記従来とほぼ同じシリコンゲートMO
8製造プロセスである。第3図(a)ではシリコン基板
(川にフィールド酸化膜0匂が約1μmの厚みで形成さ
れる。続いて、第3図(1))ではゲート酸化膜となる
70OA位の薄いSiege(131を形成し、さらに
この上に全面にポリシリコン層Hを、例えば気相成長に
よりリンを同時に含ませながら3000A程度形成する
。このリンのドープはポリシリコン1(14の形成□後
でもよい。この・ようにして得られたドーグトボリシリ
コン層04はこの後の適当な熱処理によって、20n/
’o程贋の抵抗値になる。第3図(c)ではこのポリシ
リコン層を写真製版し、例えば3μmのゲート長に仕上
げた後、ソースドレインを砒素のイオン注入で形成し、
酸化ふん囲気にさらし念ところを示している。IlGは
ソース・ドレインの拡散層υ5)はポリシリコン層の表
面に形成され比熱酸化膜である。次に@3図(a)では
気相成長によりリンを多量に含んだガラス0ηを形成し
ている。これを熱処理により角部の段差を改善する方法
は通常のプロセスである。さらに、第3図(e)では写
真製版によってコンタクト穴があけられて、ここからア
ルミが拡散層01をつきぬけてシリコンと反応するのを
防ぐためリン拡散が行われる。0ηはどのリン拡散され
た部分を示す。
断面図であり、L8工化したnチャネルMO8IFET
の製造方法に適用した場合の例である。第3図(、)〜
(+3)までは前記従来とほぼ同じシリコンゲートMO
8製造プロセスである。第3図(a)ではシリコン基板
(川にフィールド酸化膜0匂が約1μmの厚みで形成さ
れる。続いて、第3図(1))ではゲート酸化膜となる
70OA位の薄いSiege(131を形成し、さらに
この上に全面にポリシリコン層Hを、例えば気相成長に
よりリンを同時に含ませながら3000A程度形成する
。このリンのドープはポリシリコン1(14の形成□後
でもよい。この・ようにして得られたドーグトボリシリ
コン層04はこの後の適当な熱処理によって、20n/
’o程贋の抵抗値になる。第3図(c)ではこのポリシ
リコン層を写真製版し、例えば3μmのゲート長に仕上
げた後、ソースドレインを砒素のイオン注入で形成し、
酸化ふん囲気にさらし念ところを示している。IlGは
ソース・ドレインの拡散層υ5)はポリシリコン層の表
面に形成され比熱酸化膜である。次に@3図(a)では
気相成長によりリンを多量に含んだガラス0ηを形成し
ている。これを熱処理により角部の段差を改善する方法
は通常のプロセスである。さらに、第3図(e)では写
真製版によってコンタクト穴があけられて、ここからア
ルミが拡散層01をつきぬけてシリコンと反応するのを
防ぐためリン拡散が行われる。0ηはどのリン拡散され
た部分を示す。
次に、第3図(f)でこの発明の特徴であるレーザ照射
が行われる。レーザは連続発振のArレーザを用い、5
w[度の出力光を20μml程度にしぼり、基板を45
0℃に保持して25cTV/sea捏度の速度で走査し
ながら照射する。ポリシリコン層IはリンガラスGηに
よっておおわれている九め、レーザ光を吸収して温度上
昇しても多少の変化に対しては保獲される。このレーザ
パワーのレベルではポリシリコンは浴融せず、固相での
アニールである。但し、アニール時間は約1msと短い
ものの一度は1400℃程度まで上昇するため多量の不
活性のリンがポリシリコン内で活性化し、ゲート電極の
シート抵抗は8〜12Ω4まで低下させることができる
。
が行われる。レーザは連続発振のArレーザを用い、5
w[度の出力光を20μml程度にしぼり、基板を45
0℃に保持して25cTV/sea捏度の速度で走査し
ながら照射する。ポリシリコン層IはリンガラスGηに
よっておおわれている九め、レーザ光を吸収して温度上
昇しても多少の変化に対しては保獲される。このレーザ
パワーのレベルではポリシリコンは浴融せず、固相での
アニールである。但し、アニール時間は約1msと短い
ものの一度は1400℃程度まで上昇するため多量の不
活性のリンがポリシリコン内で活性化し、ゲート電極の
シート抵抗は8〜12Ω4まで低下させることができる
。
MO8FET製造工程ではこの後の熱処理は(g)でア
ルミ配線後の45Cfc程度のシンターとさらに低温で
の裏面の金等のオーミック用金属のシンターを残すのみ
であり、上述の低抵抗はこれらにより不安定番こなるこ
とはない。
ルミ配線後の45Cfc程度のシンターとさらに低温で
の裏面の金等のオーミック用金属のシンターを残すのみ
であり、上述の低抵抗はこれらにより不安定番こなるこ
とはない。
なお、レーザ光の走査はレーザ光自身を走査する方法、
ウェハーを動かして走査する方法のいずれによっても可
能である。
ウェハーを動かして走査する方法のいずれによっても可
能である。
上記実施例においては、光、源としてレーザを用いたが
、特殊なヒーターまたはフラッシュランプ等を短時間照
射しても同じ効果を得ることができる。
、特殊なヒーターまたはフラッシュランプ等を短時間照
射しても同じ効果を得ることができる。
第1図(a)〜(f)は従来の半導体装置の一つである
nチャネルMO8FETの製造工程を示す工程断面図、
第2tlAはポリ81層へのリン拡赦時における抵抗の
変化を従来のものと本発明の一実施例゛のものとを比較
して示した曲線図、#13図(a)〜(g)は本発明の
一実施例としてnチャネルMO8IPKTの製造工程に
適用した場合の工程断面図である。 図中、]IlG・・p型基板、(2)・・・フィールド
酸化膜、(3)−・・ゲート酸化膜、(4)・・・ポリ
シリコン層、(5)・・・フォトレジスト、(6)・・
・ソース領域、(7)・・・ドレイン領域、(8]・・
・気相成長によるEIiO黛膜、(9)・・・At層、
叫・・・表面保護膜、(lOa)・・・*極取り出し口
、(川・・・p型基板、α2・・・フィールド酸化膜、
I・・・ゲート酸化膜、04・・・リンドープトポリシ
リコン、00・・・熱酸化膜、(1@−・n型拡散層、
0η・・・気相成長による510g膜、(l1m・・・
コンタクトホール、■・・・レーザ光、■υ・・・At
層、(4)−・表面保護膜である。 代理人 葛 野、信 − 第1図 第2図 嗜 第3図 (ffi) 第3図 (子) 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭1@−191147号2
、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号
名 称(601) 三菱電機株式会社代表者片山仁
八部 6、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 (1)明細書の第4頁第12行に「1xlOIOA」と
あるのをrlxlO+s殉」と訂正する。 (2)明細書の第7頁第4行に「形成し、酸化ふん囲気
に」とあるのを「形成し、さらに酸化ふん囲気に」と訂
正する。 以上
nチャネルMO8FETの製造工程を示す工程断面図、
第2tlAはポリ81層へのリン拡赦時における抵抗の
変化を従来のものと本発明の一実施例゛のものとを比較
して示した曲線図、#13図(a)〜(g)は本発明の
一実施例としてnチャネルMO8IPKTの製造工程に
適用した場合の工程断面図である。 図中、]IlG・・p型基板、(2)・・・フィールド
酸化膜、(3)−・・ゲート酸化膜、(4)・・・ポリ
シリコン層、(5)・・・フォトレジスト、(6)・・
・ソース領域、(7)・・・ドレイン領域、(8]・・
・気相成長によるEIiO黛膜、(9)・・・At層、
叫・・・表面保護膜、(lOa)・・・*極取り出し口
、(川・・・p型基板、α2・・・フィールド酸化膜、
I・・・ゲート酸化膜、04・・・リンドープトポリシ
リコン、00・・・熱酸化膜、(1@−・n型拡散層、
0η・・・気相成長による510g膜、(l1m・・・
コンタクトホール、■・・・レーザ光、■υ・・・At
層、(4)−・表面保護膜である。 代理人 葛 野、信 − 第1図 第2図 嗜 第3図 (ffi) 第3図 (子) 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭1@−191147号2
、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号
名 称(601) 三菱電機株式会社代表者片山仁
八部 6、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 (1)明細書の第4頁第12行に「1xlOIOA」と
あるのをrlxlO+s殉」と訂正する。 (2)明細書の第7頁第4行に「形成し、酸化ふん囲気
に」とあるのを「形成し、さらに酸化ふん囲気に」と訂
正する。 以上
Claims (1)
- 【特許請求の範囲】 (11電極或いは配線となる多結晶シリコン層を用いて
半導体装置を製造するに際し、前記多結晶シリコン層を
形成時に該多結晶シリコン層に不純物がドーピングされ
ており、かつこの多結晶シリコ/層をバクー二ングした
後にレーザ光または電子ビーム等エネルギー線を照射す
ることを特徴とする半導体装置の製造方法。 (2) 前記多結晶シリコン層へのドーピングを多結
晶シリコン層の形成後に行うことを特徴とする特許請求
の範囲5g1項記載の半導体装置の製造方法。 “(3) 前記多結晶シリコン層が熱酸化、またはC
VD等の方法で被#tさせられた#lI4体層におおわ
れた後レーザ光または電子ビーム等のエネルギー線を照
射することを特徴とする特#!F請求の範囲第1項記載
の半導体装置の製造方法。 (4) レーザ光としては大出力で連続発振するもの
を用い、ミラーを用いて走査するかあるいはウェハーを
動かして全面を走査することを特徴とする特許請求の範
囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19114781A JPS5892266A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19114781A JPS5892266A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5892266A true JPS5892266A (ja) | 1983-06-01 |
Family
ID=16269671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19114781A Pending JPS5892266A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5892266A (ja) |
-
1981
- 1981-11-27 JP JP19114781A patent/JPS5892266A/ja active Pending
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