JPS5890785A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5890785A JPS5890785A JP19043182A JP19043182A JPS5890785A JP S5890785 A JPS5890785 A JP S5890785A JP 19043182 A JP19043182 A JP 19043182A JP 19043182 A JP19043182 A JP 19043182A JP S5890785 A JPS5890785 A JP S5890785A
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- semiconductor
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- conductor
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- Pending
Links
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- 239000004020 conductor Substances 0.000 claims abstract description 26
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、と〈Ｋ接合型電界効果半導体素子
の構造に関する。
の構造に関する。
一般に％接合型電界効果半導体素子においては、ゲート
領域とチャンネル領域との間に存在するＰＮ接合に逆方
向電圧を印加して用いるため、ＰＮ接合の安定性が％に
型費である。＊に漏洩電流が増大することは入力インピ
ーダンスを低下させ、雑音特性を悪化させるため、極力
避けることが心安である。
領域とチャンネル領域との間に存在するＰＮ接合に逆方
向電圧を印加して用いるため、ＰＮ接合の安定性が％に
型費である。＊に漏洩電流が増大することは入力インピ
ーダンスを低下させ、雑音特性を悪化させるため、極力
避けることが心安である。
そこで、この種の半導体素子においては、ＰＮ接合の半
導体基板表面に接している領域は絶縁物層にて保膿され
ている。絶縁物層が極めて安定であることは尚然必貴で
あるが、絶縁物層が誘電体であるため安定であるだけで
はＰＮ接合部を完全に保護しているとは言えない、なぜ
ならば絶縁物層上の不安定な荷電粒子、あるいは電界の
影響で。
導体基板表面に接している領域は絶縁物層にて保膿され
ている。絶縁物層が極めて安定であることは尚然必貴で
あるが、絶縁物層が誘電体であるため安定であるだけで
はＰＮ接合部を完全に保護しているとは言えない、なぜ
ならば絶縁物層上の不安定な荷電粒子、あるいは電界の
影響で。
半導体表面の完全な保誂を不可能にするからである。外
部よりの影響を受けるということは半導体表面に反転層
が形成されたり、ＰＮ＆合の状態が変化したりして、漏
洩電流が増大することであり。
部よりの影響を受けるということは半導体表面に反転層
が形成されたり、ＰＮ＆合の状態が変化したりして、漏
洩電流が増大することであり。
信精性の上からも特性の上からも好ましくない。
この欠点を除去する一つの有効な手段としては、金ｌ１
４１を極等をＰへ接合の表面上に絶縁物層を介してル敗
し、この金属１１Ｌ極を一定電位に保つ方法があり、こ
の方法によれば外部よりの電界に対して無関係に千尋体
表面を安定に保つことが出来る。
４１を極等をＰへ接合の表面上に絶縁物層を介してル敗
し、この金属１１Ｌ極を一定電位に保つ方法があり、こ
の方法によれば外部よりの電界に対して無関係に千尋体
表面を安定に保つことが出来る。
しかしながら、この種の接合型電界効果半導体素子にお
いてゲート領域上に金属電極を形成した場合、この金屑
電極がドレイン電極およびソース′ｌ１ｉＥ極と短絡し
ないようＫする心安があり、この為には、素子の寸法を
ある程度以上大きくしなければならないという欠点があ
る。
いてゲート領域上に金属電極を形成した場合、この金屑
電極がドレイン電極およびソース′ｌ１ｉＥ極と短絡し
ないようＫする心安があり、この為には、素子の寸法を
ある程度以上大きくしなければならないという欠点があ
る。
本発明の目的はこのような欠点を有しない高倍１１Ａ度
の半導体装置を提供することにある。
の半導体装置を提供することにある。
本発明は、−導電型の半導体基板と、該基板内に形成さ
れた前記基板と逆導電型の第１の半導体領域と、該第１
の半導体領域内く形成された前記基板と同導域型の第２
の半導体領域とを有する半導体装置において、前記第２
の半導体領域と接し前記−導電型の半導体材料を含む第
１の導電体を絶縁層を介して前記第１の半導体領域の上
にまで延在し、これと同一の第２の導電体を前記半導体
基板と接触させ、かつ前記第１の半導体領域の上にまで
絶縁膜を介して延在させ、これら第１および第２の導電
体を絶縁層で覆い、前記第１の半導体領域からの電極は
前記ｆｇ２の導電体上の絶縁膜上にまで引き出されてい
ることを待機とする。
れた前記基板と逆導電型の第１の半導体領域と、該第１
の半導体領域内く形成された前記基板と同導域型の第２
の半導体領域とを有する半導体装置において、前記第２
の半導体領域と接し前記−導電型の半導体材料を含む第
１の導電体を絶縁層を介して前記第１の半導体領域の上
にまで延在し、これと同一の第２の導電体を前記半導体
基板と接触させ、かつ前記第１の半導体領域の上にまで
絶縁膜を介して延在させ、これら第１および第２の導電
体を絶縁層で覆い、前記第１の半導体領域からの電極は
前記ｆｇ２の導電体上の絶縁膜上にまで引き出されてい
ることを待機とする。
以下図面を参照して本発明の詳細な説明する。
第１図はへチャンネル接合型゛１界効果トランジスタを
製造工程の順に追って示した断面図である。
製造工程の順に追って示した断面図である。
同、以下の説明においては１通常のフォトレジスト工程
、拡散工程等の詳細な説明は省略しである。
、拡散工程等の詳細な説明は省略しである。
第１図を参照すると、まず、Ｐ型牛導体基板ｌ内にへ型
領域２を落成する（第１図ａ）０次に。
領域２を落成する（第１図ａ）０次に。
ゲート領域を形成する領域以外の表面上に絶縁物層３１
例えば８ｉ０．等を被層する（第１図ｂ）。
例えば８ｉ０．等を被層する（第１図ｂ）。
次に、高不純物濃度のＰ型中導体材料を含む導電体４を
ゲート領域となるべき部分の上に形成する（第１図Ｃ）
。次に、導電体４をＮ型領域２内に熱拡散してＰ型のゲ
ート領域５を形成する。この時、導電体４０基板表面方
向の巾はゲート領域５の基板表面方向の巾と同じかそれ
以上に製作しておかなければならない（第１図ｄ）。次
に、Ｎ型領域２上に低抵抗接触によフドレイン′ｌ１ｉ
ｒ、極６．ソース電極７を形成し、基板ｌをゲート端子
とした接合型゛畦界幼果トランジスタが形成される（第
１図ｅ）。
ゲート領域となるべき部分の上に形成する（第１図Ｃ）
。次に、導電体４をＮ型領域２内に熱拡散してＰ型のゲ
ート領域５を形成する。この時、導電体４０基板表面方
向の巾はゲート領域５の基板表面方向の巾と同じかそれ
以上に製作しておかなければならない（第１図ｄ）。次
に、Ｎ型領域２上に低抵抗接触によフドレイン′ｌ１ｉ
ｒ、極６．ソース電極７を形成し、基板ｌをゲート端子
とした接合型゛畦界幼果トランジスタが形成される（第
１図ｅ）。
こうして製造された半導体素子では、Ｐ型グート饋域５
から絶縁＊Ｍｉ８上にＰ型を呈する導電体４が引出され
ており、ゲート領域のチャンネル幅にそった内部抵抗は
導電体４が存在するため大幅に低減さｎ、 ｒＮＵ波数
臀性が向上する。また、導電体４上にゲート１［極を７
？ｊｆｆすることも極めて容易であり、この場合には、
導電体４の厚み分だけＰＮ接合とゲート′＃！Ｌ極が遠
くなるので、ゲート領域のサージ弄による破壊に対して
強くなることも明らかである。四に、上記製造工程で述
べた様に、比較的低抵抗のＰ型牛導体層を不純物拡散の
ソースとし、拡散によりＮ型領域２内にＰ型ゲート領域
５を形成する公知の技術を利用することにより。
から絶縁＊Ｍｉ８上にＰ型を呈する導電体４が引出され
ており、ゲート領域のチャンネル幅にそった内部抵抗は
導電体４が存在するため大幅に低減さｎ、 ｒＮＵ波数
臀性が向上する。また、導電体４上にゲート１［極を７
？ｊｆｆすることも極めて容易であり、この場合には、
導電体４の厚み分だけＰＮ接合とゲート′＃！Ｌ極が遠
くなるので、ゲート領域のサージ弄による破壊に対して
強くなることも明らかである。四に、上記製造工程で述
べた様に、比較的低抵抗のＰ型牛導体層を不純物拡散の
ソースとし、拡散によりＮ型領域２内にＰ型ゲート領域
５を形成する公知の技術を利用することにより。
拡散のソースとして使用したＰ型溝電体４をＰＮ接合部
表面の保膿用としても使用することができ、製造工程的
にも非常に簡単に形成する仁とができる。
表面の保膿用としても使用することができ、製造工程的
にも非常に簡単に形成する仁とができる。
ここで、一般［、Ｓｉを用いた半導体装置ではＰ型領域
の表面の万がへ型領域表面よりも不安定である為、Ｐ型
溝電体４は少なくともＰ型ゲート領域５０表面を覆って
いれば良いことになるが、Ｎ型領域２上にまで延びる様
に形成されている場合の万が信頼性上安全である。
の表面の万がへ型領域表面よりも不安定である為、Ｐ型
溝電体４は少なくともＰ型ゲート領域５０表面を覆って
いれば良いことになるが、Ｎ型領域２上にまで延びる様
に形成されている場合の万が信頼性上安全である。
第２図＃ｉ第１図に示した接合型電界効果トランジスタ
のＰ型溝電体４の表面を絶縁層８で複機したものである
。この場合、上記一実施例と同等の利点を有することは
言うまでもなく、−に、ドレイン′ｗＬ極、ソース電極
、あるいは集積回路に用いた場合の他の電極配線等が接
した夛１重なったりした場合にも短絡による事故が起り
えないという利点をも有する。更にゲート領域５とへ型
領域２間のＰＮ接合が他の電極配線による電界の影響を
全く受けないため、従来の素子に比較して格段に安定で
高信頼度の素子が得られることになる。
のＰ型溝電体４の表面を絶縁層８で複機したものである
。この場合、上記一実施例と同等の利点を有することは
言うまでもなく、−に、ドレイン′ｗＬ極、ソース電極
、あるいは集積回路に用いた場合の他の電極配線等が接
した夛１重なったりした場合にも短絡による事故が起り
えないという利点をも有する。更にゲート領域５とへ型
領域２間のＰＮ接合が他の電極配線による電界の影響を
全く受けないため、従来の素子に比較して格段に安定で
高信頼度の素子が得られることになる。
第β図は本発明の一実施例の構造を示す断面図である。
この実施例は、基板１０表面上にも導電体４が形軟芒れ
ている点が、第１図及び第２図に示したものと異なる。
ている点が、第１図及び第２図に示したものと異なる。
これは、基板１の表面を保護する為には極めて有効な手
段である。この導電体を設け、この半導体層表面を絶縁
物層で憶うことによＶ、素子面積を小さくしてドレイン
あるいはソース電便を基板１上に引き出した場合、基板
１の表面あるいは基板１とへ型領域２との間のｌ’Ｎ接
合は全くドレインあるいはソース′ｗＬ他による電界の
影臀を受けず、漏洩電流等の極めて少ない安定な素子を
得ることができる。
段である。この導電体を設け、この半導体層表面を絶縁
物層で憶うことによＶ、素子面積を小さくしてドレイン
あるいはソース電便を基板１上に引き出した場合、基板
１の表面あるいは基板１とへ型領域２との間のｌ’Ｎ接
合は全くドレインあるいはソース′ｗＬ他による電界の
影臀を受けず、漏洩電流等の極めて少ない安定な素子を
得ることができる。
第１図ａ〜ｅは夫々接合型電界効果トランジスタの各装
造工程町面図、第２図は第１図ｅの改良断面図、第３図
は本発明の一実施例の構造を示す萌面図である。なお図
において各参照符号は次の通やである。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎｕ領
領域３゜８・・・・・・絶縁物層、４・・・・・・Ｐ型
半導体層、５・・・・・・Ｐ型ゲート領域、６・・・・
・・ドレイン電極、７・・・・・・ソース電極。 め７図
造工程町面図、第２図は第１図ｅの改良断面図、第３図
は本発明の一実施例の構造を示す萌面図である。なお図
において各参照符号は次の通やである。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎｕ領
領域３゜８・・・・・・絶縁物層、４・・・・・・Ｐ型
半導体層、５・・・・・・Ｐ型ゲート領域、６・・・・
・・ドレイン電極、７・・・・・・ソース電極。 め７図
Claims (1)
- 一導電型の半導体層と、該半導体層内に形成された逆尋
電型の第１の半導体領域と、該半導体領域内にル取され
た前記−導電層の第２の半導体領域とをＭする半導体装
置において、前記第２の半導体ｍ域と接し繭記−導電型
の半導体材料を含むｋｌの導体層が該第２の半導体領域
がなすＰＮ接合の上に被層された絶縁物層上に延在され
、前記半導体層と接し、前記第１の導体層と同一の第２
の導体層が＠１第１の半導体領域上の絶縁物層上にまで
延在され、前記第１およびｗＪ２の導体層はその表面が
絶縁物で覆われ、前記第１の半導体領域から引き出され
た導体層は前記第２の導体鳩上の絶縁層上に延びている
ことを待機とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19043182A JPS5890785A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19043182A JPS5890785A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5779774A Division JPS50151071A (ja) | 1974-05-24 | 1974-05-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890785A true JPS5890785A (ja) | 1983-05-30 |
Family
ID=16258011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19043182A Pending JPS5890785A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890785A (ja) |
-
1982
- 1982-10-29 JP JP19043182A patent/JPS5890785A/ja active Pending
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