JPS5888972A - Dc component reproducing circuit - Google Patents

Dc component reproducing circuit

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Publication number
JPS5888972A
JPS5888972A JP56186866A JP18686681A JPS5888972A JP S5888972 A JPS5888972 A JP S5888972A JP 56186866 A JP56186866 A JP 56186866A JP 18686681 A JP18686681 A JP 18686681A JP S5888972 A JPS5888972 A JP S5888972A
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JP
Japan
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video signal
pedestal level
pedestal
fet
level
Prior art date
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Pending
Application number
JP56186866A
Other languages
Japanese (ja)
Inventor
Yoshiyori Takizawa
義順 瀧澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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Publication of JPS5888972A publication Critical patent/JPS5888972A/en
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/14Picture signal circuitry for video frequency region
    • H04N5/16Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
    • H04N5/18Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
    • H04N5/185Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit for the black level

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  • Multimedia (AREA)
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  • Picture Signal Circuits (AREA)

Abstract

PURPOSE:To obtain a DC component reproducing circuit which can completely be coincided the pedestal level, by sampling a part of the pedestal level of a video signal and subtracting the potential from the original video signal. CONSTITUTION:A video signal inputted from a terminal 36 is amplified at a transistor (TR) 31 and enters a differential operation amplifier 35 and an FET 32 through TRs 39, 40. On the other hand, a pulse for pedestal level sampling is applied to terminal 37 to operate the FET switch 32. The pedestal level sampled with the FET 32 is held at a capacitor 33 and an FET 34 and outputted from the source of the FET 34. The pedestal level held at the FET 34 enters the differential amplifier 35, where the subtraction with the original video signal is done and outputted as a video signal coincident with the pedestal level from a terminal 38.

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、テレビジ曹ンカメ2.テレビジ冒ン受偉機、
テレビジ璽ン放送装賃1等の信号処理に使用される直流
分再生回路に関すゐ。
DETAILED DESCRIPTION OF THE INVENTION Technical field to which the invention pertains The present invention relates to a television camera 2. TV show award machine,
This article relates to a DC regeneration circuit used for signal processing in television broadcast equipment, etc.

従来接衝 種々Oテレビジlン映儂信号の処理1111において、
その直流分が失われる様な回路、例えば交流増幅回路を
通過すると、テレビジ曹ン映像信号の各ツイン関に信号
のレベル差がある場合、各水平ツイン信号の電気的な黒
レベルが一定でなくなる現象が生じる。したがってこれ
を一致させるため、壺水平走査ツイン上で電気的黒レベ
ルに対して常に一定レベルを保っている部分(通常ペデ
スタル部分)をある一定電位にクランプして直流分を再
生することが一般的である。第1図にこのような従来の
直流分再生回路の一例を示す。
In the processing 1111 of conventional various types of television and video signals,
If the DC component is passed through a circuit where the DC component is lost, such as an AC amplifier circuit, and there is a signal level difference between each twin signal of the TV screen video signal, the electrical black level of each horizontal twin signal will not be constant. A phenomenon occurs. Therefore, in order to match this, it is common to regenerate the DC component by clamping the part (usually the pedestal part) that always maintains a constant level with respect to the electrical black level on the horizontal scanning twin pot to a certain constant potential. It is. FIG. 1 shows an example of such a conventional DC component regeneration circuit.

端子1より入力されたテレビジ璽ン映偉信号はFツンジ
スタ2によシ増幅され、コンデンサ3に加えられる。映
倫信号の各ラインのレベル差によりてコンデンサ3に充
電される電荷量が異なるため、咎ツインのペデスタルレ
ベルが不統一となる。
A television signal input from terminal 1 is amplified by F tuner transistor 2 and applied to capacitor 3. Since the amount of charge charged to the capacitor 3 differs depending on the level difference between each line of the Eirin signal, the pedestal level of the Toga twin becomes inconsistent.

その丸め各ツインととに充電され九電荷を放電してやる
必要がある。これを行なうのがスイッチングダイオード
4とトクンジスタ6である。
It is necessary to discharge the nine charges that are charged to each twin and round it. The switching diode 4 and the transistor 6 perform this.

映像信号の水平帰一消去期間中に存在するペデスタルレ
ベルを示す期間に同期したり2ンプバルスを端子5に加
え、トランジスタ6をオン状態にすると、そのコレクタ
電位が下)、ダイオード4が導通状態となる。その丸め
コンデンサ3に充電されていた電荷が放電され、その電
圧レベルはほぼ、トランジスタ6のコレクタ電位に固定
される。
Synchronizing with the period indicating the pedestal level that exists during the horizontal blanking period of the video signal, a 2-amp pulse is applied to the terminal 5 to turn on the transistor 6, its collector potential goes down), and the diode 4 becomes conductive. Become. The charge stored in the rounding capacitor 3 is discharged, and its voltage level is approximately fixed at the collector potential of the transistor 6.

水平帰線消去期間ごとにこれをく)返せば、各水平走査
信号のり2ンプレベルは、トランジスタ6のコレクタ電
位にほぼ統一され、出力端子7からは直流分が再生され
たテレビジ璽ン映偉信号が得られる。
If this is returned for each horizontal blanking period, the voltage level of each horizontal scanning signal is almost unified to the collector potential of transistor 6, and the output terminal 7 outputs a TV signal with a regenerated DC component. is obtained.

従来技術の欠点 しかしこの従来のペデスタルクランプ臘の直流再生回路
には以下の様な欠点がある。
Disadvantages of the Prior Art However, this conventional DC regeneration circuit for a pedestal clamp has the following drawbacks.

すなわち、となシ合うライン間のペデスタルレベルに極
端に大きな差がある場合、ll11の放電では、コンデ
ンサ3に充電されている電荷が完全に放電されず、電荷
が残ってしまい、完全な直流分再生ができないという欠
点である。そO結果、ペデスタルレベルが一致するのに
数水平ツインを必要としてしまう。
In other words, if there is an extremely large difference in the pedestal level between the lines that meet each other, the charge stored in the capacitor 3 will not be completely discharged when ll11 is discharged, and the charge will remain, resulting in a complete DC component. The drawback is that it cannot be played back. As a result, several horizontal twins are required to match the pedestal levels.

まえ、水平層線期間中のペデスタル部分の時間がToま
シ短かい時は、クランプ期間もそれにしたがって辿かく
しなければならずコンデンサ3の放電が不完全となる。
First, when the time of the pedestal portion during the horizontal layer line period is much shorter, the clamp period must follow accordingly, and the discharge of the capacitor 3 becomes incomplete.

したがりてこの場合も、十分な直流分再生が行なわれな
いのである。
Therefore, in this case as well, sufficient DC component regeneration is not performed.

発明の目的 本発明は上記の点に蛾みてなされたもので、となり合う
ライン間のペデスタルレベルの差が大きくても、又、水
平走査期間中のペデスタルレベル部分に十分な時間余裕
がなくとも完全にペデスタルレベルを一致させゐことの
できる直流分再生(ロ)路を提供することを目的とする
ものである。
Purpose of the Invention The present invention has been made in view of the above points, and it is possible to completely scan the pedestal level even if there is a large difference in pedestal level between adjacent lines, or even if there is not enough time for the pedestal level portion during the horizontal scanning period. The purpose of this invention is to provide a DC regeneration path that can match the pedestal level to the pedestal level.

発明の構成 本発明は、テレビジ冒ン映像信号の各水平帰線消去期間
中のペデスタルレベルの一部をサンプリングし、その電
位を一水平走査時間ホールドするサンプル・ホールド回
路及び、そのホールドされ九電位をもとのテレビジ冒ン
映倫信号から減算する減算器から成る。
Structure of the Invention The present invention provides a sample-and-hold circuit that samples a part of the pedestal level during each horizontal blanking period of a television video signal and holds that potential for one horizontal scanning period, and nine held potentials thereof. It consists of a subtractor that subtracts the signal from the original TV set.

実施例 本発明の直流分再生囲路の動作原理を第2図を用いて説
明す′る。
Embodiment The principle of operation of the DC regeneration circuit according to the present invention will be explained with reference to FIG.

テレビジlン映像信号加は端子nよ〉入力される。各走
査ラインのペデスタルレベルを点mで示した。この映倫
信号謳はサンプルホールド回路21及び減算器nに入力
される。
A television video signal is input to terminal n. The pedestal level of each scanning line is indicated by a point m. This Eirin signal song is input to a sample hold circuit 21 and a subtracter n.

端子腕からはサンプリングパルスnが入力される。この
パルス釘は、入力映像信号260パツクポーチのペデス
タル部(資)をサンプリングできる位相でなくてはなら
ない。このサンプリングパルスγはサンプルボールド回
路21に加えられる。これによって得られるホールド波
形四は映倫信号加のペデスタル変動分だけが抜き出され
丸形となっている。これを減算器nでもとの映倫信号部
から減算すれば出力端子部には、ペデスタル変動のない
映倫信号四が得られる。
A sampling pulse n is input from the terminal arm. This pulse nail must have a phase that allows it to sample the pedestal portion of the input video signal 260 pack pouch. This sampling pulse γ is applied to the sample bold circuit 21. The hold waveform 4 thus obtained has a round shape, with only the pedestal fluctuation of the Eirin signal being extracted. If this is subtracted from the original Eirin signal portion using the subtractor n, the Eirin signal 4 without any pedestal fluctuation is obtained at the output terminal portion.

以下、上記の原理を用−九本発明の直流分再生回路の一
実施例を図面を用いて詳細に説明する。
EMBODIMENT OF THE INVENTION Hereinafter, one embodiment of the DC component regeneration circuit of the present invention will be described in detail using the above-mentioned principle with reference to the drawings.

183図は本発明の一実施例である。端子腕よ如入力さ
れたテレビジ1ン映倫信号はトランジスタ11Kj:1
1増幅され、トランジスタ39および初を通〉それぞれ
差動演算アンプ弱とFITスイッチ32に入る。端子3
7にはペデスタルレベルサンプリング用のパルスが加え
られ、FITスイッチ32を開閉する。FliiTスイ
ッチ32によりサンプリングされ九ペデスタルレベルは
、コンデンサ33お!ヒFBT34によシホールドされ
、it’g’r 34のソースよ)出力され為、ζζで
トランジスタωは低出力抵抗をもつインピーダンス変換
用で、スイッチ32が開かれ九時に=ンデンナ羽を充電
又は放電し、33に新しい電位を設定するものである。
Figure 183 is an embodiment of the present invention. The input signal from the terminal arm is connected to the transistor 11Kj:1.
The signal is amplified by 1 and passes through the transistor 39 and the differential operational amplifier and the FIT switch 32, respectively. terminal 3
A pulse for pedestal level sampling is applied to 7 to open and close the FIT switch 32. The nine pedestal level sampled by the FliiT switch 32 is the capacitor 33! The transistor ω at ζζ is for impedance conversion with low output resistance, and the switch 32 is opened to charge or discharge the ndenna blade at 9 o'clock. Then, a new potential is set at 33.

FIT uによpホールドされたペデスタルレベルは差
動演算アンプ35に入ル、もとのテレビジ璽ン映像信号
との減算が行なわれ、ペデスタルレベルの一致したテレ
ビジ1ン映倫信号として端子羽より出力される。なお、
トランジスタ於はトランジスタ初によ〉生じ九DCレベ
ル差を補正する丸めのものである。
The pedestal level held by the FIT u is input to the differential operational amplifier 35, where it is subtracted from the original television video signal and output from the terminal as a television video signal with a matching pedestal level. be done. In addition,
The transistors are rounded to compensate for the nine DC level differences caused by the transistors.

他O実施例 第4図社他の実施例を図示し九ものである。これは第3
図に示した実施例の差動演算アンプ郭の換わシに、 F
jilT差動増幅器を使用し先例でToゐ。
Other Embodiments Figure 4 shows other embodiments. This is the third
In place of the differential operational amplifier structure of the embodiment shown in the figure, F
It is possible to use a JILT differential amplifier as a precedent.

差動増幅器はFIT44.45によ如構成される。44
にはトランジスタ41により増幅され46によk)DC
レベルシフトされたテレビジ1ノ映像信号が入力される
。FIT 45は差動増幅器を構成するばかシで杜なく
コンダン+43と共にホールド回路を構成しておJ)、
FFIT42によシサンプリングされたペデスタル電位
を;ンデン943と共にホールドする。し九がって、第
3図のホールド用PET 34が省略できるという利点
がある。
The differential amplifier is constructed as FIT44.45. 44
is amplified by a transistor 41 and is then amplified by 46 k) DC
A level-shifted television 1 video signal is input. The FIT 45 constitutes a hold circuit together with the stupid conductor +43 that constitutes the differential amplifier.
The pedestal potential sampled by the FFIT 42 is held together with the resistor 943. Therefore, there is an advantage that the holding PET 34 shown in FIG. 3 can be omitted.

発明の効果 従来、ペデスタルクランプWiの直流分再生回路を十分
に動作させるには十分なりランプパルス幅(l−2声秒
)が必要でありたが本発明では狭いAルス幅(例えばx
oon秒)でも十分に動作する。i九ペデスタルクラン
プ臘直流分再生回路では隣夛合う水平走査信号間のレベ
ル差がTot)大きいと、完全にペデスタルレベルが一
致するには、数ツインの時間を必要とするが、本発明で
は、減算器が過入力とならない限り、ペデスタルレベル
は一致で鐘る。減算器として、差動増幅器ヤ差動演算ア
ンプを用いる場合、これらの六方許容値は、ペデスタル
レベルのずれに比べて一般に十分大きいのでこれが過入
力となる事はまずない0以上のように本発明は、サンプ
リングパルスの位相さえ正しい位置にあれば、無調葺で
直流分の再生が完全に行なえ、非常に有効な手段である
Effects of the Invention Conventionally, a sufficient lamp pulse width (1-2 voice seconds) was required to fully operate the DC component regeneration circuit of the pedestal clamp Wi, but in the present invention, a narrow A pulse width (for example x
It works well even in seconds). In the DC component regeneration circuit, if the level difference between adjacent horizontal scanning signals is large, it will take several hours for the pedestal levels to completely match, but in the present invention, As long as the subtractor is not overloaded, the pedestal level will ring on a match. When using a differential amplifier or a differential operational amplifier as a subtracter, these hexagonal tolerance values are generally sufficiently large compared to the pedestal level deviation, so this is unlikely to result in an excessive input. This is a very effective method, as it can completely regenerate the DC component without adjusting the pitch as long as the phase of the sampling pulse is in the correct position.

なお、上記に説明してき九テレビジ冒ン映像信号は、一
般のテレビジ冒ン受像機内で処理される映像信号である
。この映像信号が、m儂管、固体撮像素子等を備えるカ
ッー撮偉装置の映倫出力である場合には、直流分を失う
ことにょシ光学的な黒レベルが不一致となる。この場合
にも本発明を適用すゐことができる。すなわち、第51
I!に示す如く、直流分を失り九この種の映像信号間の
光学的黒レベル51を上述してき喪ものと全く同様にし
て、をンプリングすることにょb、直流分を再生するこ
とができるのである。
It should be noted that the above-described nine television video signal is a video signal that is processed within a general television receiver. If this video signal is the output of a video camera equipped with an M-tube, a solid-state image pickup device, etc., the optical black level will not match due to the loss of the DC component. The present invention can also be applied to this case. That is, the 51st
I! As shown in Figure 2, the DC component can be recovered by sampling the optical black level 51 between this type of video signal in exactly the same way as described above. .

【図面の簡単な説明】[Brief explanation of drawings]

第111は従来のペデスタルクランプ型直流分再生回路
の回路図、第2図は本発明の原理畳を説明する丸めの模
式図、第3図は本発明の直流分再生@J!一実施例をオ
す。略図、第、。ゆ本発、。他の実施例を示す回路図、
第5図は撮偉装置の映像信号の模式図である。 妬、50・・・直流分の失われたテレビジ胃ン映像信号
、27・・・・・・・サンプリングパルス、四・・・・
・・・直流分の再生された映像信号、谷・・・・・・・
テンプルホールドされたクランプレベル、(資)・・・
・・・・ペデスタル部分、32.42・・・スイッチン
グ用FFIT 。 羽、43・・・ホールド用コンデンす、誦・・・・・・
・ホールド用PIT 。 35・・・・・・・差動演算アンプ、 1.45・・・差動増幅用FIST 。 51・・・・・・・光学的黒レベル。 第1図 第2図 第3図 )7 第4図 第5図
111 is a circuit diagram of a conventional pedestal clamp type DC component regeneration circuit, FIG. 2 is a rounded schematic diagram explaining the principle of the tatami mat of the present invention, and FIG. 3 is a DC component regeneration @J! An example is shown below. Schematic diagram, no. From Yumoto. A circuit diagram showing another embodiment,
FIG. 5 is a schematic diagram of a video signal of the imaging device. Envy, 50... Lost DC portion of TV digital video signal, 27... Sampling pulse, 4...
...Regenerated video signal of DC component, valley...
Temple held clamp level, (capital)...
...Pedestal part, 32.42...FFIT for switching. Feather, 43...condenser for hold, recitation...
・PIT for hold. 35...Differential operational amplifier, 1.45...FIST for differential amplification. 51...Optical black level. Figure 1 Figure 2 Figure 3) 7 Figure 4 Figure 5

Claims (1)

【特許請求の範囲】[Claims] 直流分を失い、l水平走査によυ得られる1儂信号相互
間で光学的黒レベルあるいはペデスタルレベルが一致し
ていないテレビジ曹ン映健信号中のパックポーチ部分の
前記光学的黒レベルまたはペデスタルレベルの電位をサ
ンプリングする手段と、サンプリングして得られた電位
をl水平走査期間ホールドし前記テレビジ、ン映像信号
から減算する手段とを備え、テレビジ冒ン映曹信号の直
流分を再生することを特徴とする直流分再生回路。
The optical black level or pedestal level of the pack pouch portion of the TV signal is not consistent between the two signals obtained by horizontal scanning due to the loss of the DC component. and means for holding the sampled potential for one horizontal scanning period and subtracting it from the television video signal, and regenerating the DC component of the television video signal. A DC component regeneration circuit featuring:
JP56186866A 1981-11-24 1981-11-24 Dc component reproducing circuit Pending JPS5888972A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5919469A (en) * 1982-07-23 1984-01-31 Sony Corp Clamp circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5919469A (en) * 1982-07-23 1984-01-31 Sony Corp Clamp circuit
JPH0430229B2 (en) * 1982-07-23 1992-05-21

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