JPS5888929A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
- Publication number
- JPS5888929A JPS5888929A JP18755581A JP18755581A JPS5888929A JP S5888929 A JPS5888929 A JP S5888929A JP 18755581 A JP18755581 A JP 18755581A JP 18755581 A JP18755581 A JP 18755581A JP S5888929 A JPS5888929 A JP S5888929A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- power supply
- base
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はゲート回路、すなわち、選択信号に応じて、入
力信号を選択的に出力せしめる信号処理回路に関する。
力信号を選択的に出力せしめる信号処理回路に関する。
ゲート回路には、多数の方式が実用化されているが、そ
の−例として、第１図に示されるようなトランジスタと
容量のみで構成したものが知られている。このゲート回
路の構成では、第１および第２のトランジスタ１および
２をゲート用トランジスタ３に入力されるゲートパルス
によって、それぞれ、選択的に飽和させてホールドさせ
て動作を行なう。すなわち、ゲート用トランジスタ３の
ベースに負のゲートパルス入力があると、このトランジ
スタ３およびトランジスタ１とが導通し、かつ、トラン
ジスタ２が非導通になるため、出力信号ｖＯは電源電位
−Ｖａａになり、入力信号Ｖｒ＋は出力側に現われない
。一方、上記ゲートパルス入力がなければ、トランジス
タ３およびトランジスタ１が非導通になり、トランジス
タ２が導通になって、入力信号ｖＸはこのトランジスタ
２を経て出力側に現われる。このとき、容量４は高イン
ピーダンス素子として利用される。
の−例として、第１図に示されるようなトランジスタと
容量のみで構成したものが知られている。このゲート回
路の構成では、第１および第２のトランジスタ１および
２をゲート用トランジスタ３に入力されるゲートパルス
によって、それぞれ、選択的に飽和させてホールドさせ
て動作を行なう。すなわち、ゲート用トランジスタ３の
ベースに負のゲートパルス入力があると、このトランジ
スタ３およびトランジスタ１とが導通し、かつ、トラン
ジスタ２が非導通になるため、出力信号ｖＯは電源電位
−Ｖａａになり、入力信号Ｖｒ＋は出力側に現われない
。一方、上記ゲートパルス入力がなければ、トランジス
タ３およびトランジスタ１が非導通になり、トランジス
タ２が導通になって、入力信号ｖＸはこのトランジスタ
２を経て出力側に現われる。このとき、容量４は高イン
ピーダンス素子として利用される。
しかるに、上記回路構成によねば、トランジスタ１およ
び２を飽和させて動作させるので、これらのトランジス
タの電荷蓄積効果によって、導通から非導通になる際に
遅れを生じるという難点がある。
び２を飽和させて動作させるので、これらのトランジス
タの電荷蓄積効果によって、導通から非導通になる際に
遅れを生じるという難点がある。
本発明は上述のような従来の難点を排し、簡素、かつ、
有用なゲート回路を提供するものである。
有用なゲート回路を提供するものである。
以下、本発明を第２図の実施例より詳しく説明する。第
２図において、第１トランジスタ２１と第２トランジス
タ２２の各エミッタは、互いに共通接続され、その共通
接続点は一定電流源（ロ）路２３に接続される。第１ト
ランジスタ２１のベースは、電源２４によりその電源電
位ｖ３にバイアスされ、コレクタはダイオード２６のカ
ソード、抵抗２６および第３のトランジスタ２７０ペー
スの各共通接続点に接続される。ダイオード２６のアノ
ードは、別の電源２８の電位ｖ４にバイアスされる。第
３のトランジスタ２７のコレクタは、電源電位Ｖｃｃに
接続され、エミッタは上記第２トランジスタ２２のコレ
クタ及び容量２９に接続される。
２図において、第１トランジスタ２１と第２トランジス
タ２２の各エミッタは、互いに共通接続され、その共通
接続点は一定電流源（ロ）路２３に接続される。第１ト
ランジスタ２１のベースは、電源２４によりその電源電
位ｖ３にバイアスされ、コレクタはダイオード２６のカ
ソード、抵抗２６および第３のトランジスタ２７０ペー
スの各共通接続点に接続される。ダイオード２６のアノ
ードは、別の電源２８の電位ｖ４にバイアスされる。第
３のトランジスタ２７のコレクタは、電源電位Ｖｃｃに
接続され、エミッタは上記第２トランジスタ２２のコレ
クタ及び容量２９に接続される。
この回路の動作を第３図（ａ）〜（Ｑ）のタイミング図
にしたがってのべると、先ず、入力信号ＶＩは、第３図
（荀に示すように抵抗２６を介して上記第３のトランジ
スタ２７０ベースに供給される。
にしたがってのべると、先ず、入力信号ＶＩは、第３図
（荀に示すように抵抗２６を介して上記第３のトランジ
スタ２７０ベースに供給される。
一方、上記第２のトランジスタ２２０ベースに、第３図
（ｂ）に示すＷｅなる負のゲートパルスを入力する。こ
のときのゲートパルス電位は、ｖｌ〈ｖ３＜Ｖ２に設定
する。ここでｖｌはゲートパルスのローレベル、ｖ２ハ
ゲートパルスのハイレベルである。
（ｂ）に示すＷｅなる負のゲートパルスを入力する。こ
のときのゲートパルス電位は、ｖｌ〈ｖ３＜Ｖ２に設定
する。ここでｖｌはゲートパルスのローレベル、ｖ２ハ
ゲートパルスのハイレベルである。
第３図におけるｔ１〜ｔ２およびｔ３〜 ｔ４ の各期
間は、トランジスタ２２のベース電位が上記ケートパル
スのハイレベルｖ２でアリ、トランジスタ２２が導通し
、トランジスタ２１がオフとなるためトランジスタ２７
は、エミッタホロワとなり、入力信号Ｖｘはトランジス
タ２７のエミッタ側の出力端子に出力信号ｖＯとして第
３図（０）に示すように出力される。
間は、トランジスタ２２のベース電位が上記ケートパル
スのハイレベルｖ２でアリ、トランジスタ２２が導通し
、トランジスタ２１がオフとなるためトランジスタ２７
は、エミッタホロワとなり、入力信号Ｖｘはトランジス
タ２７のエミッタ側の出力端子に出力信号ｖＯとして第
３図（０）に示すように出力される。
ｔ２〜ｔ３ の期間は、トランジスタ２２０ペースハ
上記ゲートパルスのローレベルｖ１となり、トランジス
タ２２がオフ、トランジスタ２１がオンスル。この時、
トランジスタ２７のベースは、定電流源沖１路２３の電
流を工０とすると、ＩｏｘＲ（Ｒは抵抗２６の抵抗値）
の電位降下が生じる。
上記ゲートパルスのローレベルｖ１となり、トランジス
タ２２がオフ、トランジスタ２１がオンスル。この時、
トランジスタ２７のベースは、定電流源沖１路２３の電
流を工０とすると、ＩｏｘＲ（Ｒは抵抗２６の抵抗値）
の電位降下が生じる。
一方、トランジスタ２７のエミッタは、容量２９により
トランジスタ２１．２２が切り換わる以前の電位が保持
されており、トランジスタ２７は逆バイアスとなり、し
たがって、同トランジスタ２７はオフとなる。
トランジスタ２１．２２が切り換わる以前の電位が保持
されており、トランジスタ２７は逆バイアスとなり、し
たがって、同トランジスタ２７はオフとなる。
ここで、ＩｏＸＲの電位降下は、トランジスタ２７をカ
ットオフするために充分な電位とする。
ットオフするために充分な電位とする。
ダイオード２６は、トランジスタ２１がオンした時、同
トランジスタが飽和するのを防止するだめのものである
。ここでｖ４は、 Ｖｓ −ＶｍｘＸ＋ ＴｅｘＩ（ｓａｔ）〈Ｖ４− Ｖ
Ｄを満足するように選ぶ。
トランジスタが飽和するのを防止するだめのものである
。ここでｖ４は、 Ｖｓ −ＶｍｘＸ＋ ＴｅｘＩ（ｓａｔ）〈Ｖ４− Ｖ
Ｄを満足するように選ぶ。
なおＶｎｘｘはトランジスタ１０ベースエミッタ間電位
、Ｖｃｘｔｒｓａ９ｔ ）ランジスタ１の飽和電位、Ｖ
Ｄはダイオード４の順方向電位である。
、Ｖｃｘｔｒｓａ９ｔ ）ランジスタ１の飽和電位、Ｖ
Ｄはダイオード４の順方向電位である。
かくして、第３図（ＩＬ）のｖＸで示すようなノイズ成
分を含む入力信号が、抵抗２６全通して入力端子より加
えられると、第２トランジスタ２２のベース、すなわち
、ゲート入力端子にゲートノくルスＷｅ ｆ入力する期
間、いわゆるゲート期間以外は入力がそのまま出力に現
われる。
分を含む入力信号が、抵抗２６全通して入力端子より加
えられると、第２トランジスタ２２のベース、すなわち
、ゲート入力端子にゲートノくルスＷｅ ｆ入力する期
間、いわゆるゲート期間以外は入力がそのまま出力に現
われる。
ゲート期間は、トランジスタ２７がオフとなるため、入
力信号は出力されず、切り換わる以前の電位が出力で保
持される。従って出力としては第３図（Ｃ）にｖＯ波形
として示すような出力波形が得られ、ノイズ全軽減する
ことができる。
力信号は出力されず、切り換わる以前の電位が出力で保
持される。従って出力としては第３図（Ｃ）にｖＯ波形
として示すような出力波形が得られ、ノイズ全軽減する
ことができる。
なお容量２９に直列に抵抗３ｏを挿入したのは、一定の
時定数を持たせることにより、切り換え時点の急激なレ
ベル変動を防ぐためである。
時定数を持たせることにより、切り換え時点の急激なレ
ベル変動を防ぐためである。
本発明のゲート回路によれば、トランジスタ２１がオン
のときにも、電源２８およびダイオード２６を通じて、
同コレクタ電位を高く保持して、このトランジスタの飽
和を防止しているから、電荷蓄積効果による動作遅れが
なく、迅速な応答特性が得られる。
のときにも、電源２８およびダイオード２６を通じて、
同コレクタ電位を高く保持して、このトランジスタの飽
和を防止しているから、電荷蓄積効果による動作遅れが
なく、迅速な応答特性が得られる。
第１図は従来のゲート回路の［ｊ１路図、第２図は本発
明の実施例におけるゲート回路の回路図、第３図（ａ）
、 （ｂ）、 （ａ）はそれぞれ同ゲート回路の入力信
号波形、ゲートパルス波形および出力信号波形を示す図
である。 １．２，３．２１＋ ２２．２７・・・・・・トランジ
スタ、２５・・・・・・ダイオード、２６・・・・・・
抵抗、４゜２９・・・・・・容量、２４． ２８・・・
・・・バイアス用電源、２３・・・・・・定電流源回路
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
明の実施例におけるゲート回路の回路図、第３図（ａ）
、 （ｂ）、 （ａ）はそれぞれ同ゲート回路の入力信
号波形、ゲートパルス波形および出力信号波形を示す図
である。 １．２，３．２１＋ ２２．２７・・・・・・トランジ
スタ、２５・・・・・・ダイオード、２６・・・・・・
抵抗、４゜２９・・・・・・容量、２４． ２８・・・
・・・バイアス用電源、２３・・・・・・定電流源回路
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 同一導電型の第１．第２のトランジスタの各エミッタを
互いに共通接続して定電流源回路に接続し、上記第１の
トランジスタのベースを所定電位のバイアス電源に接続
し、かつ同第１トランジスタのコレクタは、抵抗他端お
よび前記同一導電型の第３のトランジスタのベースに接
続するとともに、これらの共通接続点を上記第１トラン
ジスタの飽和を防ぐバイアス電位電源に接続し、さらに
、第３のトランジスタのコレクタを電源に、そして同第
３トランジスタのエミッタを前記第２のトランジスタの
コレクタ及び出力信号を保持するためのコンデンサに接
続してなり、入力信号を、前記抵抗の一端より前記第３
のトランジスタのベースに供給し、かつ前記第２トラン
ジスタのベースに、ゲート制御信号を入力して、上記第
３のトランジスタのエミッタ回路より出力信号を得る構
成のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18755581A JPS5888929A (ja) | 1981-11-20 | 1981-11-20 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18755581A JPS5888929A (ja) | 1981-11-20 | 1981-11-20 | ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5888929A true JPS5888929A (ja) | 1983-05-27 |
Family
ID=16208120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18755581A Pending JPS5888929A (ja) | 1981-11-20 | 1981-11-20 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888929A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125036A (en) * | 1978-03-22 | 1979-09-28 | Tokyo Tokushu Densen Kk | Selective drive circuit |
| JPS56790A (en) * | 1972-04-10 | 1981-01-07 | Rca Corp | Sample holding circuit |
| JPS5665527A (en) * | 1979-11-01 | 1981-06-03 | Fujitsu Denso Ltd | Transistor switching circuit of class-a operation |
-
1981
- 1981-11-20 JP JP18755581A patent/JPS5888929A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56790A (en) * | 1972-04-10 | 1981-01-07 | Rca Corp | Sample holding circuit |
| JPS54125036A (en) * | 1978-03-22 | 1979-09-28 | Tokyo Tokushu Densen Kk | Selective drive circuit |
| JPS5665527A (en) * | 1979-11-01 | 1981-06-03 | Fujitsu Denso Ltd | Transistor switching circuit of class-a operation |
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