JPS5885693A - スイッチングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は１過飽スイッチングシステム等、更に特定的に
ＩｆｉＴＤＭ（時分割マルチプレックス）環境に訃ける
ＰＣＭ（パルス符号変１１１１）信号と共に使用するた
めのスイッチングネットワークに関する。

スイッチングシステムは加入者聞伝送通路を相互接続す
るための常用の電話システムに設備される。ＰＣＭ及び
ＴＤＭ技術を使用する現代のシステムにおいては、スイ
ッチングシステムはスペーｘ一時間−スペース配を又り
時間−スペース一時間配置に普通基づいている。　Ｒ，
Ｇａｇ％ｔ−デ他による１９７８年１０月３１日付けの
米国特許第４１！　３６２４号及びＡ、　Ｒａｇｒｔｍ
ｒ他に対する１９７４１１月２６日付けの米国特許第＆
８５Ｌ１０５号　　　　゛は時間−スペース一時間スイ
ッチングシステムの例を示す。

時間−スペース一時間スイッチングシステムにおいては
、スイッチングは時間で所定のチャンネルを先ずスイッ
チングし１次いでそれをスペースにおいてスイッチング
し、再びそれを時間でスイッチングするととによって達
成され、従って名称時間−スペース一時間は時間スイッ
チ、スペーススイッチ及び時間スイッチを表わす６本質
的に。

時間−スペース一時間スイッチは入シパスにおける割当
てられた１つの時間スはツシから出パスにかけ−る１つ
の割当てられた時間スロットへチャンネルをスイッチン
グする機能をする。この概念は、スイッチングの技術分
野では良く知られている。スペース一時間−スペースス
イッチは、もちろんそれが２つの段階のスペーススイッ
チング及び１段階のみの時間スイッチングを有すること
を除いて動作において時間−スペース一時間スイッチに
類似している。

スイッチングシステムにおいて考直されるべき他の概念
はネットワークツロツキングである。ネットワークプロ
ツキンダはスイッチングシステムが二つのアイドル端部
点（ｉｄｌｍ−％ｄ−ｐｓｉ％ｔａ）間の接続部を与え
ることができないことを意味する。

換言すれば、二つの加入者はスイッチングシステムによ
って相互に接続されることはできない、何故ならばネッ
トワーク（スイッチングシステムの）を通るすべての利
用可能な通路は使用中であるか（たとえば時間−スペー
ス一時間スイッチ）は成る程度のプロツキンダを示す、
単一段階時間スイッチは固有に非２ｖ：１ツク性である
が１時間スイッチに作用せしめられ得るチャンネルの数
は使用されるメモリ装置の速度によって制限される０本
発明の１つの目的は比較的大きい（たとえば２０４８チ
ヤンネル）非プセツク性スイツチングネットワ　　−一
りを構成することができる方法及び回路を提供すること
である。この説明の目的で、スイツチンダネツシワーク
はスイッチングモジュール（実際のスイッチングの仕事
（ｓｗｉｔｃｈｉ％ｇ　ｅｈｏｒａａ）を行なう）とス
イッチングモジュールの動作を制御するための制御そジ
瓢−ルから成るものと考えられる。

本発明の１つの態様においては、二つの入りパス（各々
は！１１２チャンネルを有する）上の入シチャンネルは
二つの出パス（各々は５ｌｉｔチヤンネルを有する）上
の出チャンネルにスイッチングされる。各々が１０ビツ
トの１０２４語の容量を有する二つの記憶装置が使用さ
れる。ｔ−フレームに対して、第１入りパスからのデー
タは第１記憶装置に印加され、セして＠２人シパスから
のデータは第２記憶装置に印加さ、れる、同時に、この
第１フレーム期間中、第１出パスは第１記憶装置からの
データを受信し゛、ｆｌｌＥ２出パスは１ｘ２記憶装置
からのデータを受信する。

次の（即ち第二の）フレーム期間中、パスは謳１人υパ
スからのデータが第２記憶装置に印加され第２入りパス
からのデータがＫｌ記憶装置に印加されるようにスイッ
チングされる。同時に、この第２フレーム期間中、［１
出パスはｇ雪記憶装置からのデータを受信し、第宏出パ
スは第１記憶装置からのデータを受信する。

次の（即ちｗ、３の）フレーム期間中、パスはそれらの
−との接続（即ち第１フレームについて）にスイッチン
グされる。

第４番目のフレームに対しては、パスは第２フレーム及
びその後のフレームに対して述べられた接続にスイッチ
ングされる。

本発明のスイッチングネットワークは時間スイッチ及び
スペーススイッチの両方の成る特徴を有する。それは時
間でチャンネルをスイッチングするので明らかに時間−
スイッチの素子を有する。

本発明のこの時間スイッチング機能の故に、それは、た
とえば、前記米国特許第４１２３．６２４号のＩＸ２図
に示されたタイム時間Ｏ乃至７として用途を見出すこと
ができる。東に、スイッチングネットワークはスペース
においてもスイッチングするので、それは時間−スペー
ス一時間スイッチ又はスペース一時間−スペーススイッ
チの機能を達成するものと考えられ得る０本預明のスイ
ッチングネットワークのこの広範な性質の故に、それは
スイッチングネットワークとのみ称される。

言葉を変えると、本発明は、Ｎ個のムシパス上の時間ス
ロットに運ばれたディジタル信号をＭ個の出パス上の時
間スロットにスイッチングするためのＴＤＭ（時分割マ
ルチプレックス）システムに使用するためのスイッチン
グネットワークであ抄、ここにＮ及びＭは正の整数であ
ｌ）、Ｎ’）ｘ及びＡｆ）２でアシ、該ネットワークは
複数の記憶手段を具備し、該複数の記憶手段は各々Ｎ／
％記憶手段から成るＮ個の１＠１グループに分割され、
各第１グループはシーケンスで且つ周期的に５偶の入）
／ヤスに、一時に１つの入シパスに逐次的に且つ周期的
に応答し、ここで５は正の整数であ）°。

％はＮのファクターであ〕、そして（（鴨＜＝Ｎであシ
、そして５個の出パスの各グループは記憶手段のＭ／％
の縞ｆダループの１つに選択的に応答し、各篇２ダルー
デは前記第１グループの各々からの記憶手段を１個より
多くけ含まカいＮ個の記憶手段よシ成る。

他の言葉で言えば１本発明は、Ｐ対の入りパス上の時間
スロットに運ばれたディジタル信号をＰ対の出パス上の
時間スａットにスイッチングするためのＴＤＭ（時分割
マルチプレックス）システムＶＣｆ！用するためのスイ
ッチング−ネットワークであシ、Ｐは正の整数であｇ、
ｐ＞ｘであシ、該ネットワークはＰ対の記憶手段よシ成
り、記憶手段の６対は１対１関係で入りパスの対に応答
し、各メモリ手段＃ｉｐ個の記憶手段より成り、そして
出パスの６対は２Ｐ個の記憶手段の別個のグループに応
答し、記憶手段の各グループは該メモリ手段の各々から
の１つの記憶手段を具備する。

他の言葉で述べると１本発明はＮ個のムクパス上の時間
スロットに運ばれたディジタル信号を切替えるためのＴ
ＤＭ（時分割マルチプレックス）システムに使用するた
めの方法であル、こζＫＮ及びＭは正の整数であり、Ｎ
〉ｆｌ及びＭン２であシ、該方法は、ｎ個の入りパスの
各々のグループの各入りパスからのデータを、各々５７
％個の記憶手段から成るｎ個の第１記憶装置グループに
逐次的に且つ周期的忙記憶し、ここに％は正の整数であ
）、２≦ｎくＮであり、外はＮのファクターであ〕、そ
して５個の出Δスの各々のグループの各出パスを、各々
５７％個の記憶手段から成る５個のｆｌＥ２記憶装置グ
ループに逐次的に且つ周期的に接続し、６第２の記憶装
置グループは第１記憶装置グループの再編成から生じそ
して第１記憶装置グループの各々からの記憶手段を１個
よ）多くは含まず、各ｇｇ記憶装置グループは悌個の入
シパスの異なったグループに応答する記憶手段より成り
、各出ｄスは前記ＩＩＩグループの各々からの少なくと
も１つの記憶手段に対するアクセスを有する。

本発明を添付図画を参照して更に詳細に説明する０種々
の図の各々における同様な部品は同じ参照番号によって
表わされる。

第１図は時間−スペース一時間スイッチングネットワー
ク５１（３段階スイヅチングネットワークとも呼ばれる
）の簡略化された紀号表示である。

ネットワーク５１は時間スイッチ５２と、スペーススイ
ッチ５３と時間スイッチ５４を具備していて、第１図に
示される如く相互に接続されている。

この構想は周知であるから、これは本願では簡単に記載
する。２５６のチャネルを有する単一バス５６が時間ス
イッチ５２に入るのを示している。

パス５６上の考慮中のチャネルが時間スイッチ５２内の
斜線領域によって示されている如く時間スロット１に割
当てられると仮定する。

時間スイッチ５２は時間スロット間のチャネルをスイッ
チするのに使用され、そして第１図に例示されている例
においては、関連のチャネルを入シタイムスロットカラ
スペーススイッチ５３の内部タイムスロット１５ヘスイ
ツチされた。入如時間スロット１が到着すると、その中
に含まれる情報は内部時間スロット１５が到着するまで
記憶される：このようにして時間スイッチングが得られ
る。内部時間スロット１５がｉｌＪ着すると、これはス
ペーススイッチ５３内の割当てらｈた交点を介して情報
を運ぶ。この割当てられた交点は入如ＴＤＭ（時分割マ
ルチプレキシング）バス５６を出（ｏｕｔｇｏｉｎｇ）
　ＴＤＭパス５７と相互に接続する（この単純化された
実施例でｌｌ１１つの人りＴＤＭバスのみ、即ち５６が
示されており、そして１つの出ＴＤＭパス、即ち５７の
みが示されていることに留意すること）０このようにし
てスペースにスイッチした。交点（スイッチ５３内の）
はサンプル（即ち、１つの時間スロットに対し）の継続
期間中のみ割当てられ、そして７レームの他の２５５の
時間スロッ）Ｋ対しては、スイッチ５３は他の交点に割
当てられることができる。

情報は時間スロット１５内のスペーススイッチ５３から
の出力であり、この時間スロット上に情報が入れられた
。それからこの情報は時間スロット２が更に信号を運ぶ
ため到着するまで情報が記憶されているスペーススイッ
チ５４へ印加される（未り時間スロット１５上にある）
。時間−スペース一時間スイッチングのとの順序は入如
時間スロット１上の信号に対して各フレームＫｉ＆繰返
される（注＝１フレームはこの実施例では２５６時間ス
ロットを含む）０ 第２図は典型的な時間スイッチ６０の単純化されたブロ
ック線図である。入違チャネル（数、５１２）はＴＤＭ
パス６２を経てデータメモリ６１へ印加される。第２図
の例示的々実施態様においては、バス６２は約２００ナ
ノ秒毎にＩＰＣＭ（パルス符号変調）サンプルの割合で
、平行に、逐次的に各々のＰＣＭサンプルを（５１２チ
ヤネルから）運ぶ（注：書込みに必要な実継続期間は１
００ナノ秒である）。

このような実施１１においては、データメモリ６１は５
１２　”　２進ワードを配憶可能であり、各々“のワー
ドが１０ビツトまでを有しているインテルＷｉ（Ｉｎｔ
ｅｌ’ｓ　ｍｏｄｅｌ　）　Ａ　２１４８の如き３つの
ＲＡＭ（ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）
を具備している０出チヤネルはデータメモリから読取ら
れ、そして約２００ナノ秒毎に１つのＰＣＭサンプルの
割合で、平行に出ＴＤＭパス６３へ印加される。

最も簡単女言葉で言えば、入如チャネルカウンター６４
はチャネルが任意の所定の瞬間に受取られそして各々の
チャネルに適切なアドレスを生ずるトラック（ｔｒａｃ
ｋ）を維持しておシ、従って、所定のチャネルがデータ
メモリ６１によって受取られこれがカウンター６４によ
り再洗ちれたアドレスでメモリ６１内に記憶される。デ
ータメモリ６１は各々のチャネルに対して１つの、５１
２のメモリ場所を有していることに留意されたい。

ＴＤＭパス６２上の入りＰＣＭデータは入プチャネルカ
ウンタ６４の制御の下でデータメモリ６１内のメモリ場
所内へ順次書込まれる。換言すれば、特定のＰＣＭサン
プルはカウンター６４によって指示された如く入如チャ
ネル数に対応するアドレスでデータメモリ６１内に記憶
される。こむで注意すべきことはカウンタ６４は入違チ
ャネルに調和してＯから５１１１で増加順位にカウント
し、それからそのカウントを何回も繰返す単なる順次（
ｓｅｑｕｅｎｔｉａｌ）カウンタである。

コネクションメモリ６６（例えば、インテル（Ｅｎｔｅ
ｒ）ＲＡＭｓ、型式４２１４８）は１セツトの入りチャ
ネルアドレスを含んでいる。メモリ６６の機能は適切な
時間Ｋ（出チャネルカウンタ６７によシ決定される）、
読出しア゛ドレスを（バフモリ６１内に記憶され九ＰＣ
Ｍサンプルをバス６３上Ｋｌ！出させしめることである
。コネクションメモリ６６はこれを以下の如く達成する
。

１実施例として、入りバス６２上のチャネル４００が出
バス６３上のチャネル５０１へ接続されると仮定する０
プロセス制御器７１け、アドレスバス７２上にチャネル
５０１のためのアドレスを生じ、そして同時にアドレス
バス７２によって特定された場所にデータとしてメモリ
６１内に記憶されるべきチャネル４００のためのアドレ
スをデータバス７３上に提供する。次に、チャネル５０
１に対応する読出しアドレスが読出しアドレスバス７４
を経て出チャネルカウンタ６７からコネクションメモリ
６６へ印加されると、データ出カフ６上のデータ出力（
データメモリ６１の読出しアドレスバス６８に″印加さ
れる）は実際に入力バス６２からのチャネル４００が記
憶された場所に対応するデータメモリ６１のためのアト
、レスである。

従って、簡単に言うと、カウンタ６７はチャネル５０１
のためのアドレスによシコネクションメモリ６６にアド
レスし、コネクションメモリ６６はデータ出カフ６上に
チャネル４００のアドレスを生じ更にそれをデー、タメ
モリ６１・のための読取りアトジス入力へ印加しそして
メモリ６１内に記憶されたチャネル４００からのＰＣＭ
ワードはチャネル５０１のときのＴＤＭバス６３へ印加
される。

要約すると、任意の出チャネルに対して、任意の人りＰ
ＣＭサンプルがプロセッサ７１からコネクションメモリ
６６に適切にロードすること（ｌｏａｄｉｎｇ）によっ
て選択されることができる０第３図は本発明の１つの好
ましい実施節様を示しており；即ちスイツチングネット
ワース８０はスイッチングモジュール９０と制御モジュ
ール８９とを含んでいる。その構成素子は第３図に示す
如く相互に接続されておりそしてこれに対し注意が向け
られている。

入りバス９１は５１２チヤネルを順次に、平行に運び、
そしてそれ等をスイッチ８３及びスイッチ８４のステー
タスによってデータメモリ８１かあるいはデータメモリ
８２のいづれかへ印加する。

同様に、入違バス９２は５１２チヤネルを順次Ｋ。

平行に運び、そしてそれ等をスイッチ８３及びスイッチ
８４のステータスによって、データメモリ８１かあるい
はデータメモリ８２のいづれかへ印加する。本発明の詳
細な説明する助けとし、て、バス９１上のチャネルは「
グループ−ＡＪチャネルと呼ばれ、そしてバス９２上の
チャネルは「グループ−Ｂ」チャネルと呼ばれる。同様
に、バス９３上のチャネルは「グループ−ＷＪチャネル
と呼ばれ、そしてパスタ４上のチャネルは「グル−ブー
Ｘ」チャネルと呼ばれる。

スイッチ８３及びスイッチ８４は不必要に説明を複雑化
しないため簡単な単極双投（ＳＰＤＴ）　スイッチとし
て示されている。実際には、スイッチ８３及びスイッチ
８４はスタテック固体（ｓｔａｔｉｃｓｏｌ　ｉｄ　−
５ｔａｔｅ）　　スイッチ（例えば、型式ム７４８２５
７）が好ましい。データメモリ８１（例えば、３つのイ
レテル（Ｉｎｔｅｌ）型式１２１４８）は各々１０ビツ
トの１０２４　２進ワードを記憶することができるとと
に留意されたい；メモリ８２はメモリ８１と同一の容量
を有している。

同様に、スイッチ８５及びスイッチ８６はデータメモリ
８１及びデータメモリ８２の出力を出パス９３及び出バ
ス９４へ接続するよう１機能する。

１゛１ スイッチ８５及びスイッチ８６（なは説明されるべきス
イッチ８７及びスイッチ８８によって）もまたスタテッ
ク固体スイッチ（例えば、型式１７４Ｓ’２５７）であ
るのが好ましい。スイッチングネットワーク８００目的
はパス９１あるいはパス９２上のいづれかに現われる５
１２チヤネルの任意の１つをパス９３あるいはバス９４
上のいづれかに現われる５１２チヤネルの任意の１つへ
スイッチ可能とすることである０どのようＫしてスイッ
チングネットワーク８０がこれを達成するかの背後にあ
る原理は下記の如くである。

各々のスイッチ８３．８４．８５．８６．８７及び８８
は第１の位置（実線矢印により示された）及び第２の位
置（点線により示された）の双方を有しているととに留
意されたい。パス９１及びパス９２は同位相のそれ等の
それぞれのフレームを有してお夛；即ち新フレームがパ
ス９１上でスタートすると、新フレームはバス９２上で
もスタートしている。同様に、パス９３及びパス９４は
互に同位相であって、そしてまたパス９１及びバス９２
上に現われるフレームと同位相のそれ等のそれぞれのフ
レームを有している。スイッチの同位相動作は必要によ
り本発明の好ましい実施態様に使用されるが、あるいは
ムシバスに対して出バスフレームを遅らすことを可能に
することも勿論有利である。これは別箇のカウンターを
使用することによシ（即ち、カウンター９６は２つのカ
ウンターに置換えられる；メモリ８１及びメモリ８２の
ための１つのカウンタと、コネクションメモリ９８及び
コネクションメモリ９９のための１つのカウンタと）あ
るいはアドレスバス１０９上に固定遅延を挿入するとと
Ｋよって達成される。本発明の好ましい実施態様に対し
ては単一カウンタ９６が使用されている。

すべてのスイッチ８３．８４．８５．８６．８７及び８
８は第１の７ｖ−ムに対してスイッチがすべてそれ等の
第１の位置（実線矢印で示された）にあシ、そして次の
フレームに対しこれ等はすべて第２の位置（点線によ）
示された）にあり、並びに次のフレームに対してこれ等
はすべてそれ等の第１の位置等にあるように実質的に一
致して操作される。手短かに言えば、どの交番（ｍｌｔ
ｅ−ｒｎｌｔｅ）７レームも（以下に便宜上偶数フレー
ムと呼ぶ）これ等はこれ等の最初の位置にあシ、そして
どの中間フレームも（以下に便宜上奇数のフレームと呼
ぶ）辷れ郷はこれ等の第２の位置にある。８３よシ８８
を含むスイン・チの制限はり一ド１０５上の奇数−偶数
７レーム指示器９７からの１ビツトによシ達成される。

偶数７し一ムのときバス９１上で受取られ九ＰＣＭデー
タはデータメモリ８１内Ｋ（Ａ偶数として第３図に示さ
れた）記憶される。偶数フレームのときバス９２上で受
取られ九ＰＣＭデータはデータメモリ８２内Ｋ（Ｂ偶数
として第３図に示された）記憶される。奇数フレームの
とき、パス９１からのデータはデータメモリ８２（Ａ奇
数として示された）内に記憶され、そしてパス９２から
のデータはデータメモリ８１（Ｂ奇数として示された）
内に記憶される。

偶数フレームのとき、出パス９３上のＰＣＭデータはデ
ータメモリ８１から読取られる。データメモリ８１は偶
数フレーム内のパス９１及び奇数フレーム内のパス９２
から生ずるデータを含んでいることを想起して頂きたい
（即ち人偶数及びＢ奇数）ａｔた偶数フレームのとき、
出パス９４上のＰＣＭデータは偶数フレーム内のパス９
２及び奇数フレーム内のパス９１から生ずるデータを含
むデータメモリ８２から読取られる（即ち、Ａ奇数及び
Ｂ偶数）０ 奇数フレームのとき、スイッチ８３．８４．８５．８６
．８７及び８８はそれ等の第２（点１ＩＩ）タメモリ８
２から読取られる（即ちＡ奇数及びＢ偶数）ｏｔた奇数
フレームのとき、出パス９４上のＰＣＭデータは偶数フ
レーム内のパス９１及び奇数フレーム内のパス９２から
生ずるデータを含むデータメモリ８１から読取られる（
即ちＡ偶数及びＢ奇数）。

この結果として、パス９３はパス９１及びバス９２上の
入力チャネルの任意のものに対してアクセス（ａｃｃｅ
ｓｓ）を有している。同様に、パス９４はパス９１及び
９２上の入力チャネルの任意のものに対してアクセスを
有する。

例示的な実施例として、パス９１上のチャネルはパス９
３上のチャネルへ接続されていると仮定する。偶数フレ
ームにおいてパス９３１：ｉ偶数フレームのときパス９
１から受取られたデータをアク−１！！　ｘ　ｆ　ｊｂ
　タめスイッチ８５を経てデータメモリ８１へ接続され
る（即ちＡ偶数従って問題のチャネル（ｃｈａｎｎｅｌ
　　ｉｎ　ｑｕｅｓｔｌｏｎ））、）奇数フレームにお
いて、パス９３は奇数フレームのときパス９１から受取
られたデータをアクセスするためスイッチ８５を経て、
データメモリ８２へ接続される（即ちＡ奇数従って問題
のチャネル）。

その代シにパス９２上のチャネルがパス９３上のチャネ
ルへ連続されていると仮定する。偶数フレームにおいて
、パス９３は前の奇数フレームのときパス９２から受取
られたデータをアクセスするためスイッチ８５を経てデ
ータメモリ８１へ接続させる（即ち、Ｂ奇数、従って問
題のチャネル）。

奇数７レームにおいて、パス９３は前の偶数フレームの
ときパス９２から受取られたデータをアクセスするため
スイッチ８５を経てデータメモリ８２へ接続される（即
ち、Ｂ偶数、従って問題のチャネル）。この結果として
、パス９３はパス９１上で受取られた５１２チヤネルの
任意の１っに対し、且つバス９２上で受取られた５１２
チヤネルの任意の１つに対してアクセスを有する。同様
に、パス９４はパス９１上で受取られた５１２チヤネル
の任意の１っに対し、且つバス９２上で受取られた５１
２チヤネルの任意の１っに対しアクセスを有する。

さて、スイッチングネットワーク８ｏの制御モジｚ−に
８９について説明する。スイッチｙ　／　−Ｊ。

ットワーク８００制御モジュール８９け第２図に示され
たタイムスイッチ６ｏの制御部分と違わないととに留意
しなければならない。しかし乍ら、ネットワーク８００
制御モジユール８９は付加的な奇数−偶数フレーム指示
器９７と、排他的ＯＲ−ゲート（ｅｘｃｌｕｓｆｖｅ−
ＯＲｇａｔｅ）１０２及び１０３　、！：、スイッチ８
７及び８８と、１つのみの代１）ＦＣ２つのコネクシロ
ンメモリ９８及び９９とを有している。付加的に１デー
タメモリ８１及び８２に対する書込みアドレス及びコネ
クションメモリ９８及び９９に対する読取シアドレスの
双方を提供するため単一のチャネルカウンタ９６のみが
使用される（注：第２図において、チャネルカウンタ６
４及び６７はある用途に対して単一のカウンタによって
代えられることがズきる）。プロセス制御器１０１は制
御モジュール８９の主要構成素子を完成している。

動作を説明すると、奇数−偶数フレーム指示器９７（１
ビツトカウンタ）の出力と一緒に、チャネルカウンタ９
６の出力はデータメモリ８１及び−８２に対し、アドレ
スバス１０６上に、１０−ビット書込みアドレスを提供
する。カウンタ９６及び指示器９７けテキサスインスト
ルーメント（’ｌ’ｅｘａｓ　　Ｉｎｓｔｒｕｍｅｎｔ
）の型式層７４８１６３カウンタから構成される。メモ
リ８１及び８２の各々の１つはデータがそのそれぞれの
データ入力′ＤＩ上に現われるとき順次に書込まれる。

データが記憶されているアドレスはそれぞれの書込みア
ドレス入力ＷＡへ、アドレスバス１０６を経て印加され
たカウンタ９６及び指示器９７の双方からの２進アドレ
スによって勿論規定される。所定のチャネルからの特定
のＰＣＭサンプルは入りチャネル数に対応するアドレス
でデータメモリ８１あるいはデータメモリ８２のいづれ
かに記憶される（メモリ８１及び８２に対する書込みア
ドレスの最も重要なビットは指示器９７からのビットで
あることに留意されたい）。

データは各々のメモリ８１及び８２の読取りリードアド
レス入力ＲＡへ印加される読取シアドレスに応答して各
々のメそり８１及び８２のデータ出力Ｄｏから出力され
る。この読取りアドレスは図示の如くアドレスバス１０
７及び１０８上にコネクションメモリ９８及び９９によ
って供給される。読取りバス１０９上に与えられたアド
レスに応答して、チャネルカウンタ９６により、コネク
ションメモリ９８は、バス９１あるいはバス９２（デー
タメモリ８１及び８２内に記憶されたとき）上のいづれ
のチャネルがバス９３上のカレント（ｃｕｒｒｅｎｔ）
チャネルへ接続されるべきであるかを示す１０−ビット
アドレスをそのデータ出力端子１１１上に生ずる。換言
すれば、バス１０７上のアドレスは（偶数フレームのと
き）バス９１あるいはバス９２のいづれかからの特定の
チャネルからのデータを含むメモリ８１内の記憶場所に
アドレスし、そのデータはそれから読取られそしてメモ
リ８１のデータ出力Ｄｏへ印加される（偶数フレームの
とき）。

同様に、偶数フレームのとき、コネクションメモリ９９
はバス９１あるいはバス９２（データメモリ８２内に記
憶されたとき）のいづれか上のどのチャネルがバス９４
上のカレントチャネルへｉ続されるべきであるかを示す
１０−ビットアドレスをそのデータ出力端子１１２上に
生ずる。換言スレハ、ハス１０８上のアドレス（偶数フ
レームのとき）はバス９１あるいはバス９２のいづれか
から生ずる特定のチャネルからのデータを含むメモリ８
２内の配憶場所にアドレスし、そのデータはそれ゛から
読取られそしてメモリ８２のデータ出力Ｄｏへ印加され
る。

データメモリ８１及び８２の双方に対する書込みアトシ
スはそれ等の最も重要なビットとして奇数−偶数指示器
９７の出力を有していることに気付かれるであろう□そ
の結果として、偶数フレームのとき、バス９１からのチ
ャネルは論理０で始まるアドレスによってデータメモリ
８１のＶ内に（即ち「下方」半分）記憶される。同様に
、偶数フレームのとき、パス９２がらのチャネルは論理
０で始まるアドレスによってデータメモリ８２の腫内Ｋ
（即ち、「下方」半分）記憶される。

奇数フレームのとき、指示器９７の出方は論理１であり
、そしてこの結果として奇数フレームのとき受取られた
すべてのチャネルのアトシスは論理１で始まる。パス９
１からのチャネルは、偶数フレームのとき、論理１で始
まるアドレスによシデータメモリ８２の繕内Ｋ（ＪＦＤ
ら、「上方」半分）記憶される。同様に、奇数フレーム
のとき、パス９２からのチャネルは論理１で始まるアト
シスによりデータメモリ８１の騒内Ｋｌｌち、「上方」
半分）記憶される。

排他的ゲート１０２及び１０３は制御インバータとして
使用される。偶数フレームのとき、奇数−偶数フレーム
指示器９７の出力は論理０である。

その結果として、排他的−〇Ｒゲー）１０２はその他の
入力へ印加された論理ビット（即ち、端子１１１からの
最も重要なビット）を不変のまま通過されるのを許容す
る。コネクションメモリ９８内に記憶サレ＊５１１！７
２進ワードはデータメモリ８１内の場所の繕のみにアド
レスすることに気付かれるであろう（即ち、メモリ８１
内に１０２４の場所があるが５１２アドレスのみがメモ
リ９８内に配憶される）。更に特定的に１コネクシヨン
メモリ９８内のデータはパス９３上に現われる５・１２
の出力チャネルに対して源（パス９１及びパス９２上の
１０２４の入力チャネルの任意のものから）を特定尤且
っ選択する。

偶数フレームのとき、データ出力端子１１１がらの最も
重要なビットは不変のまま通過され、そしてその結果と
してデータメモリ８１上の読取シアドレス端子ＲＡへ印
加されたアドレスはそれが端子１１１上に現われ石とき
２進データである。

これは更にデータメモリ８１にアトシスし、パス９１あ
るいはバス９２上のチャネルの１つから記憶されたデー
タをそのデータ出力端子Ｄｏ上に生ずる。それからこの
データはスイッチ８５を経て出バス９３へ印加され石。

奇数フレームのとき、データ出力端子１１１からの最も
重要なビットは排他的−〇Ｒゲートによって反転されそ
してその結果としてデータメモリー８２上の読取シアド
レス端子ＲＡへ印加されたアドレスは（スイッチ８７を
経て）それが端子１１１上に現われるとき２進データで
はない。寧ろ、最も重要なビットは反転される；メモリ
９８内のデータが偶数フレームのときデータメモリ８１
の「下方」半分にアドレスされると、それは奇数フレー
ムのときデータメモリ８２の「上方」半分にアドレスす
る。同様に１　メモリ９８内のデータが偶数フレームの
ときデータメモリ８１の「上方」半分にアドレスされる
と、それは奇数フレームのトキテータメモリ８２の「下
方」半分にアドレスする。辷れは、パス９１上の所定の
チャネルの内容（ｃｏｎｔｅｎｔｓ）が偶数フレームの
ときデータメモリ８１の「下方」半分に、そして奇数７
レームのときデータメモリ８２の「上方」末分に記憶さ
れるので必要である。同様に、バス９２上の所定のチャ
ネルの内容は偶数フレームのときデータメモリ８２の「
下方」半分くそして奇数フレームのときデータメモリ８
１の「上方」半分に記憶される。

プロセス制御器１０１は第２図のプロセス制御器７１と
同じような方式で作用する。プロセッサ１０１からのア
トシスパス１１３はパス９３（あるいはパス９４）上の
チャネルに対応するコネクションメモリ９８（＄するい
はメモリ９９）内の場所を規楚する。プロセッサＩｏｔ
Ｆ！データバス１１４を経て、パス９３（あるいはパス
９４　）へｉｌ続すれるべきチャネルのアドレス（即ち
、パス９１及びパス９２から）をデータとしてメモリ９
８（あるいはメモリ９９）内に記憶する。これ等のアド
レスは勿論その中にパス９１及びパス９２内にチャネル
によシ運ばれたデータが記憶されたデータメモリ８１及
び８２内のアドレス場所である。

その結果として、出パス９３はパス９１及びパス９２の
双方上の１０２４のチャネルから生ずる５１２のチャネ
ルまでからのデータを運ぶことができる。同様に、出バ
ス９４はパス９１及び９２の双方上の１０２４のチャネ
ルから生ずる５１２チヤネルまでからのデータを運ぶこ
とができる。

□第４図は４つのムシバス１１６．１１７．１１８及び
１ｌ−９（各々５１２チヤネルの）を４つの出パス１２
１．１２２．１２３及び１２４（各々５１２チヤネルの
）Ｋより相互に接続すゐように配置された本発明の他の
実施態様（即ち、スイッチングネットワーク１１５がス
イッチングモジュール１２５及び制御モジュール１２０
を含む）を示している。第４の実施態様の機能は第３図
の実施態様の機能と類似しているので、これは詳細に説
明される必要がない。

スイッチ１２６は偶数フＶ−ムのときムシバス１１６か
らのデータをデータメモリ１３６及び１３７の双方へ印
加する（スイッチ１２６内の実線の矢印により示されて
いる）。奇数フレームのとき、スイッチ１２６はムシバ
ス１１７からのデータをデータメモリ１３６及び１３７
の双方へ印加する（スイッチ１２６内の点線接続によシ
示されている）。スイッチ１２７は偶数フレームのとき
人シパス１１７からのデータをデータメモリ１３８及び
１３９の双方へ印加する。奇数フレームのとき、スイッ
チ１２７はムシパス１１６からのデータをデータメモリ
１３８及び１３９の双方へ印加する。データメモリ１３
６．１３７．１３Ｂ、１３９．１４０．１４１．１４２
及び１４３はイｙｆル（Ｉｎｔｅｌ）モデル２１４８Ｃ
ＡＭモジヱールから構成されているととに留意されたい
。

同様に１スイツチ１２８は偶数フレームのとき入りパス
１１８からのデータをデータメモリ１４０及び１４１の
双方へ印加する。スイッチ１２９は偶数フＶ−ムのとき
ムシバス１１９からのデータをデータメモリ１４２及び
１４３の双方へ印加する。奇数フレームのとき、スイッ
チ１２９はムシパス１１８からのデータをデータメモリ
１４２及び１４３の双方へ印加し、一方スイッチ１２８
はムシバス１１９からのデータをメモリ１４０及び１４
１の双方へ印加すゐ。

スイッチ１３０は出（ｏａｔｇｏｌｎｇ）パス１２１を
偶数フレームのときメモリ１３６及び１４０の双方へ、
そして奇数フレームのときメモリ１３８及び１４２の双
方へ接続する。スイッチ１３１は出パス１２２を偶数フ
レームのときメモリ１３８及び１４２の双方へ、そして
奇数フレームのときメモリ１３６及び１４０の双方へ接
続する。スイッチ１３２Ｆｉ出パス１２３を偶数フレー
ムのときメモリ１３７及び１４１の双方へ、そして奇数
フＶ−ムのときメモリ１３９及び１４３の双方へ接続す
る。

スイッチ１３３は出バス１２４を偶数フレームのときメ
モリ１３９及び１４３の双方へ、そして奇数フレームの
ときメモリ１３７及び１４１の双方へ接続する。これ等
の相互接続、の結果として、スイッチングネットワーク
１１５のパス１１６．１１７．１１８あるいは１１９の
４０４８人カチャネルの任意の１つはパス１２１．１２
２．１２３あるいは１２４の２，０４８出力チヤネルの
任意の１つヘスイツチされることができる。各々のスイ
ッチされた接続はスイッチングネットワーク１１５を通
過する独立の、時多重化径路（ｔｉｍｅ　ｍｕｌｔｉ−
ｐｌｅｘｅｄ　ｐａｔｈ）をとり、従ってノン−ブロッ
キング（ｎｏｎ−ｂｌｏｃｋＩｎｇ）を保証する。

スイッチングネットワーク１１５０制御モジユール１２
０はこれが付加的なメモリを制御するため容量を有する
ように伸長（ｅｘｐａｎｄｅｄ）されていることを除い
て第３図の制御モジュール８９のそれと類似している。

チャネルカウンタ１４４はカウンタ９６（第３図）と同
一であり、そして奇数−偶数指示器１４５は指示器９７
（第３図）と同一である。４つのコネクションメモリ１
４６．１４７、ｉ４ｓ及び１４９はそれぞれ各々の出／
（ス１２１．１２２．１２３及び１２４に対して１つあ
る。各々のコネクションメモリ１４６．１４７１４Ｂ及
び１４９は５１２の２進ワードを記憶する容量を有して
おシ、各々のワードは１１ビツトを有している。各々の
メモリ１４６．１４７．１４８及び１４９からのデータ
出力は＃ｃ４図に示されている如く、スイッチ１５６．
１５７．１５８及び１５９によシ制御されるのでゲート
回路（ｇａｔｉｎｇ　ｃｉｒｃｕｉｔ）　１５１．１５
２．１５３あるいけ１５４０１つへ印加される。

例示された実施例の如く、偶数フレームのとき、コネク
ションメモリ１４６はスイッチ１５６を経てゲート回路
１５１へ接続される。コネクションメモリ１４６のデー
タ出力Ｄｏから受取られた１１０ビツト２進ワードの９
の重要でないワードはゲート回路１５１によシもｌとの
まま通過される。

第２の最も重要なビットは第３図の実施態様における最
も重要なビットと同様の手法で排他的−〇Ｒゲー）１５
１ｍへ印加される。最も重要なビットはデコーダｌ５ｘ
ｂ（単一インバータより成る）へ印加される。デコーダ
１５１ｂの１出力は読取り動作のためそれを選択的にイ
ネーブル（ｅｎａｂｌｅ）する九めデータメモリ１３６
のイネーブル人力ＥＮＩへ印加され、そしてデコーダ１
５１ｂの他の出力は読ＭＲシ動作のためそれを選択的に
イネーブルするためデータメモリ１４Ｇのイネーブル入
力ＥＮＳへ印加される。手短に言えば、デコーダ１５１
ｂは読取多動作の間に１回にデータメモリ１３６あるい
はデータメそす１４０のいづれかを（しかし双方は同時
ではない）イネーブルするため作用し、そのアドレスは
コネクションメモリ１４６から直接得られる９０ビツト
と共に排他的−ＯＲゲート１５１ｍからの１ビツトによ
り与えられる（偶数フレームのとき）。

同様に、ゲート回路１５２Ｆｉデータ、メモリ１３８及
び１４２の双方へイネーブル信号（入力ＥＮ３及び入力
ＥＮ７に対して）と１０ビツト読取ルアドレスとを提供
する。ゲート回路１５３はデータメモリ１３７及び１４
１の双方に対しイネーブル信号（入力ＩＮ　２及び入力
ＥＮ６に対して）と、１０ビット読取りアドレスとを提
供する。ゲート回路１５４はデータメモリ１３９及び１
４３の双方に対しイネーブル信号（入力ＥＮ　４及び入
力ＥＮ８に対して）と、１０ビット読取りアドレスとを
提供する。１３６より１４３を含むすべてのデータメモ
リに対する書込みアドレスはチャネルカウンタ１４４及
び奇数−偶数フレーム指示器１４５によシ提供される１
０ビツトによシ提供されるととに留意されたい。コネク
ションメモリ１４６．１４７．１４ｇ及び１４９のため
のプロセス制御器（図示せず）は記載を過度に複雑化し
ないため示されていない。それは第３図のプロセス制御
器１０１と同様の手法で作動する。

第５図Ｆｉ６つのムシパス１６１よシ１６６を含み（各
々５１２チヤネル）そして６つの出パス１６７よシ１７
２（各々５１２チヤネル）を含む本発明の応用を示して
いる本発明の更に他の実施態様（即ちスイッチングネッ
トワーク１６０を有していて、その中のスイッチングモ
ジュール１８５のみが示されている）の簡略化したブロ
ック線図である。

１８２より２０３を含む１８のデータメモリが使用され
ている。データメモリ１８６．１８７及び１８８は偶数
フレームのとき人り　（１ｍｃｏｍｉｎｇ）バス１６１
上のデータに対し、且つ奇数フレームノトキ入りバス１
６２上のデータに対して応答する。データメモリ１８９
．１９Ｇ及び１９１は偶数フレームのときムシバス１６
２上のデータに対し、且つ奇数フレームのときムシパス
１６１上のデータに対して応答する。

データメモリ１９２．１９．３及び１９４は偶数フＶ−
ムのとき人シパス１６３上のデータに対し、且つ奇数フ
Ｖ−ムのときムシバス１６４上のデータに対して応答す
る。データメモリ１９５．１９６及び１９フは偶数フレ
ームのときムシバス１６４上のデータに対し、且つ奇数
フレームのとき人シパス１６３上のデータに対して応答
する。

データメモリ１９８．４９９、そして２００は偶数７レ
ームのときムシバス１６５上のデータに対し、且つ奇数
フレームのときムシバス１６６上のデータに対して応答
する。データメモリ２０１．２０２そして２０３は偶数
フレームのとき入りバス１６６上のデータに対し、且つ
奇数フレームのとき入υパス１６５上のデータに対して
応答する。

制御原理は第３図及び第４図と同一であり、そして図を
過変に？軸化しないため第５図には示さ力かった。１７
３よシ１８４を含むスイッチは第４図の１２６よ〕１３
３を含むスイッチ１２６と同一であり、且つ同様の作用
をする。

本発明の他の変化も可能である。このような変化の１つ
はバス１２１（第４図）のチャネル容量の倍を有する単
一バスにグループ−Ｗ及びグループ−Ｘ（第４図）のチ
ャネルを多重化することである。スイッチ１３０及びス
イッチ１３１（第４図）は勿論除去される。他のこのよ
うな変化はバス１１６（第４図）のチャネル容量の倍を
有する単一のバスにグループ−Ａ及びグループ−Ｂ（第
４図の）のチャネルを多重化するととである。スイッチ
１２６及びスイッチ１２７（第４図）は勿論除去される
。上記の２つの変化は本願に添付された特許請求の範囲
内に包含される意図を有している。

【図面の簡単な説明】

第１図は先行技術の時間−スペース一時間切替えネット
ワークの簡略図、 第２図は先行技術の１簡単な”時間スイッチを示す簡略
ブロック図、 第３図は１０２４チヤンネルを切替えるための本発明の
好ましい具体例を示す簡略ブロック図、第４図は２０４
８チヤンネルを切替えるための本発明の好ましい具体例
を示す簡略ブロック図、第５図は３０７２’チヤンネル
を切替えるための本発明の好ましい具体例を示す簡略ブ
ロック図である。 図において５１・・・時間−スペース一時間切替えネッ
トワーク、５２・・・時間スイッチ、５３・・・スペー
ススイッチ、５４・・会時間スイッチである。 特許出願人　ノーザン・テンコム・リミテツド ・第１図 第２図

Claims (1)

1. 【特許請求の範囲】 Ｌ　Ｎ個の入りパス（１１６，１１７，１１８゜１１９
   ）上の時間スロットに運ばれたディジタル信号をＭ個の
   出パス（１２１，１２２，１！３゜１２４）上の時間ス
   ロット、ことＫＮ及びＭは正の整数であり、Ｎ〉２であ
   り１Ｍ〉２である。にスイッチングするためのＴＤＭ（
   時分割マルチプレックス）システムに使用するためのス
   イッチングネットワーク（１１５）において。 複数の記憶手段（１３６乃至１４３）を具備し。 該複数の記憶手段は各々５７％個の記憶手段から成るＮ
   個の第１のグループ（１３６，１３７及び１３８．１３
   ９及び１４０，１４１及び１４怠。 １４３）に分けられ、該第１のグループの各々は舊個の
   入シパス（１１８，１１７及び１１８゜１１９）に、一
   時に１つの咳入りパスに、逐次的に且つ周期的に応答し
   、ここに％は正の整数であシ１％はＮのファクターであ
   り、そして２〈外〈Ｎであり、そして ｓ　（Ｄ　ＩＥ　ｔのｙループ（１３６，１３８，１４
   ０゜１４２及び１３〒、１３９，１４１，１４３）の１
   ′）Ｋ選択的に応答し、該第２のグループの各々は該第
   １のグループの各々からの記憶手段を１個よシ多くは含
   まないＮ個の記憶手段よシ成ることを特徴とするスイッ
   チングネットワーク（１１！ｉ　）。 ２　％が２に勢しい特許請求の範囲第１項記載のスイッ
   チングネットワーク。 龜　襲が３に等しい特許請求の範囲第１項記載のスイッ
   チングネットワーク。 ４　　Ｎ、、、、Ｍである特許請求の範囲ｗｃｚ項記載
   のスイッチングネットワーク。 ｒ、Ｎ＝Ｍである特許請求の範囲第３項記載のスイッチ
   ングネットワーク。 ＆　Ｎが２，４又は６に等しい特許請求の範囲第４項記
   載のスイッチングネットワーク。 ７、　　Ｎが３，６．又は９に等しい特許請求の範囲Ｉ
   ＩＥＳ項記載のスイッチングネットワーク。 ＆４−テンの入りパス（１１１！！、１１丁ｖ　ｓ　１
   ｍ　＊１１９）上の時間スロットに運ばれたディジタル
   信号を４つの出パス（１１１，１１２，ｉ１３゜１２４
   ）上の時間スロットにスイッチングするためのＴＤＭＣ
   時分割マルチプレックス）Ｋ使用するためのスイッチン
   グネットワーク（１１！Ｓ）Ｋ：おいて、 ａ）第１及び第２記憶手段（１８６，１３７）ｋ現われ
   る信号に選択的に応答し、ｂ）第３及び第４記憶手段（
   １３８，１３９）が該ＷｃＩ及び第２入りパス（１１ｇ
   、１１７）上に現われる信号に選択的に応答し９５及び
   第６記憶手段（１４０−１４１）が該第３及び第４入り
   パス（１１８゜１１９）上に現われる信号に選択的に応
   答し、そしてＬ）第７及び８記憶手段（１４２９１４３
   ）が咳ａＳ及び第４人＃）パス（１１８，１１９）上に
   現われる信号に選択的に応答するようになっている第１
   １鮮２．第３．第４．第５．第６．第７及び第８記憶手
   段（１３６乃至１４３）を具備し。 該第１出パス（１１！りが該第１及び第５記憶手段（１
   ８６，１４０）又は該第３及び第７記憶手段（１３８，
   １４１・）の倒れかに記憶された信号に選択的に応答し
   。 腋ｔｘ２出パス（１意ｆｆ１）が該第３及び第７記憶手
   段（１３８，１４２）又は該第１及び第５記憶手段（１
   ３６，１４０）の何れかに選択的に応答し、 該第３出パス（１２３）が該第２及び第６記憶手段（１
   ３７，１４１）又は該第（及び第３記憶手段（１３９ｅ
   １４Ｂ）の何れかに記憶された信号に選択的に応答し、
   そして 該第４出バス（１２４）が該第４及び第、８記憶手一段
   （１３９１１４３）又は該第８及び第６記憶手段（１３
   ７，１４１）の何れかに記憶された信号に選択的に応答
   することを！徴とするスイッチングネットワーク。 張　各該記憶手段が少なくとも２つのフルフレームのデ
   ータをｄ記憶する容量を有する特許請求の範囲第８項記
   載のスイッチングネットワーク。 １α　記憶手段が７レーム当シ１つの入シパスｒｔｃｏ
   ミ応答し、出／９スがフレーム当）１対の記憶手段に対
   してのみ応答する特許請求の範囲第８又＃ｉ９項記載の
   スイッチングネットワーク。 ＩＬ　該第１及び第２記憶手段（１３＠　、　１３７）
   が、該第３及び第４記憶手段（１３Ｂ、１３９）が応答
   するのと同じ入りパスに同時には応答しないように、該
   ｘｉ及び第２記憶手段（１３６゜１３７）が交互に皺＠
   １及び第２人シパス（ｔ１６ｔ１１７）からの信号に応
   答しそして該第３及び第４記憶手段（１！１８，１３９
   ）が交互に該第１及び第２入りパス（１１１１１，１１
   ，７）からの信号に応答し％該第５及びｔＩｌ、６記憶
   手段（１４０，１４１）が該第７及び第８記憶手段（１
   ４２，１４３）が応答するのと同じ入りパスに同時には
   応答しないように、該第５及び第６記憶手゛段（１４０
   ，１４１）が交互に該第３及び第４人シパス（１１８，
   １１９）からの信号に応答し、そして該ＩＥ７及び第８
   記憶手段（１４！！、１４３）が交互に第３及び第４人
   シパス（１１８，１１９）からの信号に応答する。 特許請求の範囲第８項記載のスイッチングネットワーク
   。 １ｚ　交互化が入りパス上のデータの７レー五当り１回
   の割合で起こる特許請求の範囲第１１項記載のスイッチ
   ングネットワーク。 １＆　８個の入りパス（ｔ　１６　、１１７　、１１８
   ゜１１９）上の時間スロットに運ばれたディジタル信号
   をＭ個の出パス（１！１．１２１１！！３゜１２４）上
   の時間スロット、ここにＮ及びＭは正の整数であシ、Ｎ
   ’＞２．Ｍ≧、２である。にスイッチングするためのＴ
   ＤＭ（時分割マルチプレックス）システムに使用するた
   めの方法において。 各々Ｎ／％の記憶手段から成る５個の第１の記憶装置グ
   ループに１％個の入シパスの谷グループの各々の入りパ
   スからのデータを逐次的に且つ周期的に記憶し、ここに
   聾は正の整数であｎ、ｘく−５〈Ｎであシ％悴はＮのフ
   ァクターであり、そして ｎ個の出パスの各グループの各々の出バスを、各々Ｎ／
   ｎ個の記憶手段から成る九個の第２の記憶装置グループ
   に逐次的に且つ周期的に接続し、各第２記憶装置グルー
   プＦｉ第１記憶装置グループの再編成によシ生じそして
   第１記憶装置グループの各々からの記憶手段を１個より
   多くは含まず。 各第２記憶装置グループはｎ個の入りパスの異なるグル
   ープに応答する記憶手段より成り、冬山パスは第１グル
   ープの各々からの少なくとも１つの記憶手段に対するア
   クセスを有することを特徴とする方法。 １ｔＮ−Ｍである特許請求の範囲第１３項記載の方法。 １４　Ｎが４に等しくそして５が２に等しい特許請求の
   範囲第１４項記載の方法。 １４Ｌ　Ｎが６に等しく１％が２＆Ｃ等しい特許請求の
   範囲第１４項記載の方法。 １７、Ｎが２ＶＣ等しく、ｓが２に等しい特許請求の範
   囲第１４項記載の方法。 １＆　　Ｎが３に等しく、鴨が３に等しい特許請求の範
   囲第１４項記載の方法。 １１Ｌ　　各々の該記憶手段が少なくとも外のフルフレ
   ームのデータを記憶する容量を有する特許請求の範囲第
   １３〜１５項の何れかく記載の方法。