JPH047142B2 - - Google Patents
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- JPH047142B2 JPH047142B2 JP6630682A JP6630682A JPH047142B2 JP H047142 B2 JPH047142 B2 JP H047142B2 JP 6630682 A JP6630682 A JP 6630682A JP 6630682 A JP6630682 A JP 6630682A JP H047142 B2 JPH047142 B2 JP H047142B2
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- 238000012544 monitoring process Methods 0.000 claims description 41
- 230000015654 memory Effects 0.000 claims description 29
- 238000004891 communication Methods 0.000 claims description 8
- 239000000284 extract Substances 0.000 claims 1
- 238000012360 testing method Methods 0.000 description 36
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- 238000010586 diagram Methods 0.000 description 6
- 238000012423 maintenance Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
〔産業上の利用分野〕
本発明は、複数のハイウエイを時分割交換する
時分割スイツチや回線の試験にしようするテスト
用の時分割スイツチに関する。 〔従来の技術〕 一般に、時分割スイツチに収容されるハイウエ
イのフレーム構成は、第１図に示すように構成さ
れている。すなわち、１フレーム（125μs）の信
号は、132個のタイムスロツトTS0〜TS131で構
成され、１つのタイムスロツトはそれぞれ８ビツ
トで構成される。従つて、該ハイウエイのビツト
レイトは、8000×132×８＝8.448Mbit／ｓであ
る。そして、例えばタイムスロツトTS2〜T32、
TS34〜TS65、TS67〜TS98、TS100〜TS131に
127チヤネルの通話信号（１チヤネル分は８ビツ
ト）をそれぞれ割り当てる。各チヤネルの監視信
号（SS，SR）は８チヤネル分を一括して例えば
タイムスロツトTS1に乗せられる。従つて、127
チヤネルの監視信号は16フレームで送出される。
タイムスロツトTS0、TS33、TS66、TS99等は
パイロツトや制御オーダのために適宜使用され
る。 上述の監視信号の各フレームに対する割付け
は、例えば下表のようになされる。
時分割スイツチや回線の試験にしようするテスト
用の時分割スイツチに関する。 〔従来の技術〕 一般に、時分割スイツチに収容されるハイウエ
イのフレーム構成は、第１図に示すように構成さ
れている。すなわち、１フレーム（125μs）の信
号は、132個のタイムスロツトTS0〜TS131で構
成され、１つのタイムスロツトはそれぞれ８ビツ
トで構成される。従つて、該ハイウエイのビツト
レイトは、8000×132×８＝8.448Mbit／ｓであ
る。そして、例えばタイムスロツトTS2〜T32、
TS34〜TS65、TS67〜TS98、TS100〜TS131に
127チヤネルの通話信号（１チヤネル分は８ビツ
ト）をそれぞれ割り当てる。各チヤネルの監視信
号（SS，SR）は８チヤネル分を一括して例えば
タイムスロツトTS1に乗せられる。従つて、127
チヤネルの監視信号は16フレームで送出される。
タイムスロツトTS0、TS33、TS66、TS99等は
パイロツトや制御オーダのために適宜使用され
る。 上述の監視信号の各フレームに対する割付け
は、例えば下表のようになされる。
従つて、かかる試験を行うためのテストスイツ
チは、従来６線構成の空間分割スイツチ（アナロ
グ空間分割スイツチ）を用いているから、該空間
分割スイツチの物量およびスペースが膨大とな
り、空間分割スイツチ制御駆動回路に高電力を必
要とするという欠点がある。また、アナログ信号
に復調する場合は、回線間の漏話や、回線レベル
変動等を生ずるという欠点もある。なお、上記空
間分割スイツチに代えて通常の時分割スイツチを
使用することも考えられるが、時分割スイツチ内
部においては、モニタ接続や折返し接続をするこ
とはできない。 本発明の目的は、上述の従来の欠点を解決し、
主時分割交換機に入出力するハイウエイ上の任意
のチヤネル信号を適宜テスト用の時分割スイツチ
によつて回線のモニタ、折返し、または予備回線
への切替え等を可能とするテスト用時分割スイツ
チを提供することにある。このテスト用時分割ス
イツチは、監視信号の処理を簡単にするために、
各チヤネルの通話信号と監視信号を１組にして同
時にスイツチングすることが便である。 〔課題を解決するための手段〕 本発明のテスト用時分割スイツチは、複数のタ
イムスロツトにそれぞれ通話信号を乗せ各通話信
号に対応する監視信号を一括して別のタイムスロ
ツトを乗せた所定フオーマツトのハイウエイ信号
を入力する手段と、該ハイウエイ信号上の前記監
視信号を記憶する入力監視信号レジスタと、各通
話信号と前記入力監視信号レジスタの対応するビ
ツト出力とをチヤネル単位に定められた番地に一
括記憶する通話メモリと、該通話メモリの内容を
任意の順番で読出す手段と、上記通話メモリから
読出したデータを任意の出線に接続するハイウエ
イゲートと、該ハイウエイゲートの出線信号から
監視信号を抜き出して一括記憶する出力監視信号
レジスタと、該出力監視信号レジスタの内容を出
力ハイウエイ上の対応するフレームの特定のタイ
ムスロツトに出力し他のタイムスロツトにはそれ
ぞれ通話信号を送出する手段とを備えたことを特
徴とする。 〔実施例〕 次に、本発明について、図面を参照して詳細に
説明する。 第２図は、本発明の一実施例を示すブロツク図
である。すなわち、複数の入力ハイウエイIHW0
〜IHWo上の各チヤネル信号を時分割交換により
任意の出力ハイウエイOHW0〜OHWoに乗せる。
その交換過程において、ハイウエイ上の各チヤネ
ルの通話信号と、それに対応する監視信号とを１
組にして並べ替えた状態で交換し、出力側では再
び前述の第１図に示されたフオーマツトのフレー
ム構成に変換して出力するようにしている。従つ
て、該スイツチ上の任意のチヤネル信号を試験装
置に導いてモニタし、又は予備ハイウエイに切替
えること等が可能となる。すなわち、第２図に示
すように、入力ハイウエイIHW0は直並列変換回
路（Ｓ／Ｐ）１によつて８ビツト単位の並列信号
に変換される。該直並列変換回路１の出力信号
は、一旦入力監視信号レジスタ（ISR）２に入力
させる。入力監視信号レジスタ２は、該フレーム
のタイムスロツトTS１の監視信号（８ビツト分）
を蓄積し、後読する他のタイムスロツトのチヤネ
ル信号は通話メモリ（CAM0）５の該当番地へ書
込む。そして、前記８ビツト分の監視信号は、該
フレーム番号に対応して前記通話メモリ５の対応
する番地に１ビツトずつ付加して書込む。すなわ
ち、通話メモリ５には、各チヤネルの通話信号お
よび監視信号が１組にされた９ビツトの信号が格
納される。通話メモリ５への書込み番地は、ライ
トアドレスカウンタ（WAC）４の出力値によつ
て順番が指示され、通話メモリ（CAM0）５に
は、各チヤネル信号が順番に格納される（シーケ
ンシヤルライト）。入力ハイウエイIHWp〜IHWo
についても同様に通話メモリ５（CAM1〜
CAMo）にそれぞれ格納される。 一方、通話メモリ５のリードアドレスを記憶し
ておく制御メモリ６の内容は、リードアドレスカ
ウンタ（RAC）７の出力値をアドレス信号とし
て順次読出され、バツフア回路（BUF）８を経
て通話メモリ５のリードアドレスおよびハイウエ
イゲート９の接続先出線番号として供給される。
あるタイムスロツトで通話メモリ５から読出され
た（ランダムリード）任意のチヤネルのデータ
は、ハイウエイゲート（HWGATE）９により前
記接続先出線番号で指定された出線に出力され
る。ここで制御メモリ６、リードアドレスカウン
タ７等は通話メモリの内容を任意の順番で読み出
す手段を構成している。 上記出線の出力データから、出力監視信号レジ
スタ１１に監視信号が１ビツトずつ書き込まれ、
第１フレームで送出すべき８ビツト分が出力監視
信号レジスタ１１に蓄積される。出力監視信号レ
ジスタ１１は、出力ハイウエイの16フレーム後の
次の第１フレームのタイムスロツトTS１で上記
８ビツトの監視信号を並列出力し、並直変換回路
（Ｐ／Ｓ）１２で直列信号に変換して送出する。
各フレームのタイムスロツトTS２，TS３，……
にはそれぞれ対応するチヤネルの通話信号（８ビ
ツト）が並直変換されて送出される。第２フレー
ムの監視信号および通話信号についても同様であ
る。すなわち、本実施例の時分割スイツチに第１
図で示したような異なるタイムスロツトで入力さ
れた各チヤネルの通話データと監視信号とは、チ
ヤネルごとに組にされて通話メモリに格納され、
同時にスイツチングされて任意の出線に送られ再
び第１図で示したような所定のフオーマツトとさ
れて任意の出力ハイウエイに出力される。 監視信号の送出は、フレーム番号によつて制御
され時間的逆転は生じない。そして、制御メモリ
６の任意の番地の記憶内容を、図示されない試験
装置からの制御によつて書きかえることにより、
任意の入力側ハイウエイの任意のタイムスロツト
に乗せられたチヤネルの信号を任意のタイムスロ
ツトで読出して任意の出力ハイウエイのタイムス
ロツトに乗せることができる。すなわち時分割交
換が可能である。また、入力側の任意のチヤネル
の信号は、１つの出力ハイウエイの任意のタイム
スロツトに送出可能なばかりでなく、同一の出力
ハイウエイまたは異なる出力ハイウエイの異なる
タイムスロツトにも再度送出することが可能であ
る。例えば通話メモリ５のうちCAM0のある番地
の内容は、制御メモリ６のうちCM0の異なる番
地に記憶されている同一のリードアドレスによつ
て２回読出すことができる。換言すればチヤネル
接続は現用のままで、他のチヤネルに分岐接続し
てモニタすることが可能である。従つて、チヤネ
ルのモニタ試験等にすこぶる便宜である。 なお、上述の説明は、簡単のために、一方向の
伝送についてのみ説明したが、実際には通話およ
び監視信号は両方向に伝送されるから、第２図に
示された回路は、反対方向についても同様に構成
される。 従つて、任意のハイウエイ回線の任意のチヤネ
ルの通話信号（両方向）および監視信号（両方
向）は、任意のハイウエイ回線の任意のチヤネル
（タイムスロツト）接続することが可能であり、
また接続された状態のままで試験装置に分岐して
モニタすることも可能である。さらに、任意の回
線間の折返し接続等も行うことができる。従つ
て、本時分割スイツチは、回線試験やモニタを行
うことにすこぶる便宜であり、そのために従来の
ように６線式の空間スイツチを要しない。 第３図は、本実施例のテスト用時分割スイツチ
を使用して、複数の入、出力ハイウエイの回線切
替、モニタ等を行う場合の接続関係を示すブロツ
ク図である。同図において、アナログ信号の回線
はアナログデジタル変換回路Ａ／Ｄによつてデジ
タル信号に変換され、多重化装置MUXで、例え
ば120多重の場合においては、8.448Mb／ｓのハ
イウエイフオーマツト（第１図参照）に多重化さ
れ、第２図に示したようなテスト用時分割スイツ
チTSW入力側のハイウエイHW0〜HWoのいずれ
かに入力させる。入力側のハイウエイHW0は、
例えばスイツチTSW内のパスＡにより出力側の
ハイウエイHW0に接続され、主時分割スイツチ
MSWの１入力に接続される。主時分割スイツチ
MSWは各入力に監視信号（SS、SR）を制御す
るための信号制御装置SRCを備えていて、通常
の時分割交換を行うスイツチであり、多数のハイ
ウエイ回線を時分割交換する。そして、１本のリ
ザーブテストハイウエイRTHWを入出力させる
ことができる。上記リザーブテストハイウエイ
RTHWはテスト用時分割スイツチTSWの１つの
出力側ハイウエイに接続される。また、回線保守
台TSTCSLの出力信号は、アナログデジタル変
換回路Ａ／Ｄを介してデジタル変換され、多重化
装置MUXで多重化されてモニタハイウエイ
MNHWに接続され、モニタハイウエイMNHW
は、テスト用時分割スイツチTSWの１つの入力
とされる。なお反対方向の回線も同様に構成され
ることは勿論である。従つて第３図においては、
１本の実線で描かれた各ハイウエイは両方向のハ
イウエイを示している。 今、例えば、入力側のハイウエイHW0と出力
側のハイウエイHW0とがパスＡで接続された状
態のままで該ハイウエイ上のあるチヤネルをモニ
タするときは、該チヤネルの通話信号および監視
信号を第３図のテスト用時分割スイツチTSW内
のパスＢまたはB′によつて接続してモニタハイ
ウエイMNHWに分岐させ、多重化装置MUXで
該当チヤネルの信号を分離し、アナログデジタル
変換回路Ａ／Ｄでアナログ信号に変換し、回線保
守台TSTCSLでモニタすることができる。また、
例えば、入力側のハイウエイHW0をリザーブテ
ストハイウエイRTHWに切替えるときは、テス
ト用時分割スイツチTSW内のパスＣによつて、
入力側のハイウエイHW0をリザーブテストハイ
ウエイRTHWに切替えることができる。該切替
えは、入力側のハイウエイHW0の任意のチヤネ
ルのみを切替えることも可能である。該切替えに
よつて、現用回線は中断されることなくサービス
が継続できる。この場合は前記パスＡは切離され
ることは勿論である。現用回線を切替えた後、該
切替えによつて空きとなつた出力側のハイウエイ
HW0に接続された信号制御装置SRC0と、前記リ
ザーブテストハイウエイRTHWの信号制御装置
SRCrとは、前記パスＣで接続されたタイムスロ
ツトとは別のタイムスロツトを使用して、テスト
用時分割スイツチTSW内のパスＤによつて折返
し接続することができる。これによつて、前記空
きとなつた信号制御装置SRC0とリザーブテスト
ハイウエイRTHWの信号制御装置SRCrとの間で
対向試験を行うことができる。該試験は主スイツ
チMSW側から行われるものである。 なお、上述のテスト用時分割スイツチTSW内
の各パスＡ〜Ｄの設定は、第２図に示した制御メ
モリCM0〜CMoの該当するメモリの該当番地の
内容を例えば回線保守台からの操作によつて書き
替えることによつて行われる。なお、第３図は、
アナログ回線ではなくデジタル回線を入力させる
場合でも同様に適用できる。 第４図に、折返し接続を可能とする構成の一例
を示す。この構成は第３図のテスト用時分割スイ
ツチTSWの構成をさらに詳細に示したものであ
る。この主時分割スイツチMSWからの折り返し
を行う構成は、制御装置の制御命令によりハイウ
エイHW0〜HWoからの引き込みを行うハイウエ
イインタフエース回路HWIFと、このハイウエイ
インタフエース回路に接続され、試験を行うハイ
ウエイをハイウエイインタフエースから引き込む
デジタル空間分割スイツチSSWと、この空間分
割スイツチSSWからのＭ本の入力、出力ハイウ
エイを収容する第２図に示した構成の時分割スイ
ツチであり、タイムスロツト入れ換えを行う時分
割スイツチTDSWとを接続し、この時分割スイ
ツチTDSWからリザーブテストハイウエイ
RTHW、信号制御装置SRCrを介して主時分割ス
イツチMSWに接続する構成である。このような
構成により、この第４図に示す経路の折返しパス
を形成し各一般のハイウエイHWに対して主時分
割スイツチMSWからの折返し試験を行うことが
可能である。 〔発明の効果〕 以上のように、本発明においては、所定のフオ
ーマツトに従つて入力ハイウエイ上の異なるタイ
ムスロツトに乗せられたチヤネルの通話信号と監
視信号とを、通話メモリの対応する番地に一組に
して記憶させ、該記憶内容を任意のタイムスロツ
トで制御メモリの出力信号に従つて同時に読み出
して任意の出線に接続し、該出線では再び所定の
フオーマツトに変換して出力ハイウエイに送出す
るように構成したから、前記制御メモリの内容を
書き替えることによつて任意の入力ハイウエイの
任意のチヤネルを任意の出力ハイウエイの任意の
チヤネルに接続することが可能であり、かつ、こ
の接続は２重接続も可能である。従つて、任意の
ハイウエイの任意のチヤネルのモニタ、切替等が
自由に行なえるから、チヤネル試験、モニタ、切
替え等に使用すればすこぶる便である。そのため
に従来の６線式空間分割スイツチのような多大の
スペース、電力消費等は必要としない。また、通
話信号と監視信号は同時にスイツチングされるの
で、監視信号のみのスイツチング回路は不要で、
監視信号を意識することなく回線切替ができ、回
路構成が容易でハードウエア量を大幅に削減でき
る効果がある。本発明の時分割スイツチをテスト
用のスイツチとして使用すればすこぶる有用であ
る。
チは、従来６線構成の空間分割スイツチ（アナロ
グ空間分割スイツチ）を用いているから、該空間
分割スイツチの物量およびスペースが膨大とな
り、空間分割スイツチ制御駆動回路に高電力を必
要とするという欠点がある。また、アナログ信号
に復調する場合は、回線間の漏話や、回線レベル
変動等を生ずるという欠点もある。なお、上記空
間分割スイツチに代えて通常の時分割スイツチを
使用することも考えられるが、時分割スイツチ内
部においては、モニタ接続や折返し接続をするこ
とはできない。 本発明の目的は、上述の従来の欠点を解決し、
主時分割交換機に入出力するハイウエイ上の任意
のチヤネル信号を適宜テスト用の時分割スイツチ
によつて回線のモニタ、折返し、または予備回線
への切替え等を可能とするテスト用時分割スイツ
チを提供することにある。このテスト用時分割ス
イツチは、監視信号の処理を簡単にするために、
各チヤネルの通話信号と監視信号を１組にして同
時にスイツチングすることが便である。 〔課題を解決するための手段〕 本発明のテスト用時分割スイツチは、複数のタ
イムスロツトにそれぞれ通話信号を乗せ各通話信
号に対応する監視信号を一括して別のタイムスロ
ツトを乗せた所定フオーマツトのハイウエイ信号
を入力する手段と、該ハイウエイ信号上の前記監
視信号を記憶する入力監視信号レジスタと、各通
話信号と前記入力監視信号レジスタの対応するビ
ツト出力とをチヤネル単位に定められた番地に一
括記憶する通話メモリと、該通話メモリの内容を
任意の順番で読出す手段と、上記通話メモリから
読出したデータを任意の出線に接続するハイウエ
イゲートと、該ハイウエイゲートの出線信号から
監視信号を抜き出して一括記憶する出力監視信号
レジスタと、該出力監視信号レジスタの内容を出
力ハイウエイ上の対応するフレームの特定のタイ
ムスロツトに出力し他のタイムスロツトにはそれ
ぞれ通話信号を送出する手段とを備えたことを特
徴とする。 〔実施例〕 次に、本発明について、図面を参照して詳細に
説明する。 第２図は、本発明の一実施例を示すブロツク図
である。すなわち、複数の入力ハイウエイIHW0
〜IHWo上の各チヤネル信号を時分割交換により
任意の出力ハイウエイOHW0〜OHWoに乗せる。
その交換過程において、ハイウエイ上の各チヤネ
ルの通話信号と、それに対応する監視信号とを１
組にして並べ替えた状態で交換し、出力側では再
び前述の第１図に示されたフオーマツトのフレー
ム構成に変換して出力するようにしている。従つ
て、該スイツチ上の任意のチヤネル信号を試験装
置に導いてモニタし、又は予備ハイウエイに切替
えること等が可能となる。すなわち、第２図に示
すように、入力ハイウエイIHW0は直並列変換回
路（Ｓ／Ｐ）１によつて８ビツト単位の並列信号
に変換される。該直並列変換回路１の出力信号
は、一旦入力監視信号レジスタ（ISR）２に入力
させる。入力監視信号レジスタ２は、該フレーム
のタイムスロツトTS１の監視信号（８ビツト分）
を蓄積し、後読する他のタイムスロツトのチヤネ
ル信号は通話メモリ（CAM0）５の該当番地へ書
込む。そして、前記８ビツト分の監視信号は、該
フレーム番号に対応して前記通話メモリ５の対応
する番地に１ビツトずつ付加して書込む。すなわ
ち、通話メモリ５には、各チヤネルの通話信号お
よび監視信号が１組にされた９ビツトの信号が格
納される。通話メモリ５への書込み番地は、ライ
トアドレスカウンタ（WAC）４の出力値によつ
て順番が指示され、通話メモリ（CAM0）５に
は、各チヤネル信号が順番に格納される（シーケ
ンシヤルライト）。入力ハイウエイIHWp〜IHWo
についても同様に通話メモリ５（CAM1〜
CAMo）にそれぞれ格納される。 一方、通話メモリ５のリードアドレスを記憶し
ておく制御メモリ６の内容は、リードアドレスカ
ウンタ（RAC）７の出力値をアドレス信号とし
て順次読出され、バツフア回路（BUF）８を経
て通話メモリ５のリードアドレスおよびハイウエ
イゲート９の接続先出線番号として供給される。
あるタイムスロツトで通話メモリ５から読出され
た（ランダムリード）任意のチヤネルのデータ
は、ハイウエイゲート（HWGATE）９により前
記接続先出線番号で指定された出線に出力され
る。ここで制御メモリ６、リードアドレスカウン
タ７等は通話メモリの内容を任意の順番で読み出
す手段を構成している。 上記出線の出力データから、出力監視信号レジ
スタ１１に監視信号が１ビツトずつ書き込まれ、
第１フレームで送出すべき８ビツト分が出力監視
信号レジスタ１１に蓄積される。出力監視信号レ
ジスタ１１は、出力ハイウエイの16フレーム後の
次の第１フレームのタイムスロツトTS１で上記
８ビツトの監視信号を並列出力し、並直変換回路
（Ｐ／Ｓ）１２で直列信号に変換して送出する。
各フレームのタイムスロツトTS２，TS３，……
にはそれぞれ対応するチヤネルの通話信号（８ビ
ツト）が並直変換されて送出される。第２フレー
ムの監視信号および通話信号についても同様であ
る。すなわち、本実施例の時分割スイツチに第１
図で示したような異なるタイムスロツトで入力さ
れた各チヤネルの通話データと監視信号とは、チ
ヤネルごとに組にされて通話メモリに格納され、
同時にスイツチングされて任意の出線に送られ再
び第１図で示したような所定のフオーマツトとさ
れて任意の出力ハイウエイに出力される。 監視信号の送出は、フレーム番号によつて制御
され時間的逆転は生じない。そして、制御メモリ
６の任意の番地の記憶内容を、図示されない試験
装置からの制御によつて書きかえることにより、
任意の入力側ハイウエイの任意のタイムスロツト
に乗せられたチヤネルの信号を任意のタイムスロ
ツトで読出して任意の出力ハイウエイのタイムス
ロツトに乗せることができる。すなわち時分割交
換が可能である。また、入力側の任意のチヤネル
の信号は、１つの出力ハイウエイの任意のタイム
スロツトに送出可能なばかりでなく、同一の出力
ハイウエイまたは異なる出力ハイウエイの異なる
タイムスロツトにも再度送出することが可能であ
る。例えば通話メモリ５のうちCAM0のある番地
の内容は、制御メモリ６のうちCM0の異なる番
地に記憶されている同一のリードアドレスによつ
て２回読出すことができる。換言すればチヤネル
接続は現用のままで、他のチヤネルに分岐接続し
てモニタすることが可能である。従つて、チヤネ
ルのモニタ試験等にすこぶる便宜である。 なお、上述の説明は、簡単のために、一方向の
伝送についてのみ説明したが、実際には通話およ
び監視信号は両方向に伝送されるから、第２図に
示された回路は、反対方向についても同様に構成
される。 従つて、任意のハイウエイ回線の任意のチヤネ
ルの通話信号（両方向）および監視信号（両方
向）は、任意のハイウエイ回線の任意のチヤネル
（タイムスロツト）接続することが可能であり、
また接続された状態のままで試験装置に分岐して
モニタすることも可能である。さらに、任意の回
線間の折返し接続等も行うことができる。従つ
て、本時分割スイツチは、回線試験やモニタを行
うことにすこぶる便宜であり、そのために従来の
ように６線式の空間スイツチを要しない。 第３図は、本実施例のテスト用時分割スイツチ
を使用して、複数の入、出力ハイウエイの回線切
替、モニタ等を行う場合の接続関係を示すブロツ
ク図である。同図において、アナログ信号の回線
はアナログデジタル変換回路Ａ／Ｄによつてデジ
タル信号に変換され、多重化装置MUXで、例え
ば120多重の場合においては、8.448Mb／ｓのハ
イウエイフオーマツト（第１図参照）に多重化さ
れ、第２図に示したようなテスト用時分割スイツ
チTSW入力側のハイウエイHW0〜HWoのいずれ
かに入力させる。入力側のハイウエイHW0は、
例えばスイツチTSW内のパスＡにより出力側の
ハイウエイHW0に接続され、主時分割スイツチ
MSWの１入力に接続される。主時分割スイツチ
MSWは各入力に監視信号（SS、SR）を制御す
るための信号制御装置SRCを備えていて、通常
の時分割交換を行うスイツチであり、多数のハイ
ウエイ回線を時分割交換する。そして、１本のリ
ザーブテストハイウエイRTHWを入出力させる
ことができる。上記リザーブテストハイウエイ
RTHWはテスト用時分割スイツチTSWの１つの
出力側ハイウエイに接続される。また、回線保守
台TSTCSLの出力信号は、アナログデジタル変
換回路Ａ／Ｄを介してデジタル変換され、多重化
装置MUXで多重化されてモニタハイウエイ
MNHWに接続され、モニタハイウエイMNHW
は、テスト用時分割スイツチTSWの１つの入力
とされる。なお反対方向の回線も同様に構成され
ることは勿論である。従つて第３図においては、
１本の実線で描かれた各ハイウエイは両方向のハ
イウエイを示している。 今、例えば、入力側のハイウエイHW0と出力
側のハイウエイHW0とがパスＡで接続された状
態のままで該ハイウエイ上のあるチヤネルをモニ
タするときは、該チヤネルの通話信号および監視
信号を第３図のテスト用時分割スイツチTSW内
のパスＢまたはB′によつて接続してモニタハイ
ウエイMNHWに分岐させ、多重化装置MUXで
該当チヤネルの信号を分離し、アナログデジタル
変換回路Ａ／Ｄでアナログ信号に変換し、回線保
守台TSTCSLでモニタすることができる。また、
例えば、入力側のハイウエイHW0をリザーブテ
ストハイウエイRTHWに切替えるときは、テス
ト用時分割スイツチTSW内のパスＣによつて、
入力側のハイウエイHW0をリザーブテストハイ
ウエイRTHWに切替えることができる。該切替
えは、入力側のハイウエイHW0の任意のチヤネ
ルのみを切替えることも可能である。該切替えに
よつて、現用回線は中断されることなくサービス
が継続できる。この場合は前記パスＡは切離され
ることは勿論である。現用回線を切替えた後、該
切替えによつて空きとなつた出力側のハイウエイ
HW0に接続された信号制御装置SRC0と、前記リ
ザーブテストハイウエイRTHWの信号制御装置
SRCrとは、前記パスＣで接続されたタイムスロ
ツトとは別のタイムスロツトを使用して、テスト
用時分割スイツチTSW内のパスＤによつて折返
し接続することができる。これによつて、前記空
きとなつた信号制御装置SRC0とリザーブテスト
ハイウエイRTHWの信号制御装置SRCrとの間で
対向試験を行うことができる。該試験は主スイツ
チMSW側から行われるものである。 なお、上述のテスト用時分割スイツチTSW内
の各パスＡ〜Ｄの設定は、第２図に示した制御メ
モリCM0〜CMoの該当するメモリの該当番地の
内容を例えば回線保守台からの操作によつて書き
替えることによつて行われる。なお、第３図は、
アナログ回線ではなくデジタル回線を入力させる
場合でも同様に適用できる。 第４図に、折返し接続を可能とする構成の一例
を示す。この構成は第３図のテスト用時分割スイ
ツチTSWの構成をさらに詳細に示したものであ
る。この主時分割スイツチMSWからの折り返し
を行う構成は、制御装置の制御命令によりハイウ
エイHW0〜HWoからの引き込みを行うハイウエ
イインタフエース回路HWIFと、このハイウエイ
インタフエース回路に接続され、試験を行うハイ
ウエイをハイウエイインタフエースから引き込む
デジタル空間分割スイツチSSWと、この空間分
割スイツチSSWからのＭ本の入力、出力ハイウ
エイを収容する第２図に示した構成の時分割スイ
ツチであり、タイムスロツト入れ換えを行う時分
割スイツチTDSWとを接続し、この時分割スイ
ツチTDSWからリザーブテストハイウエイ
RTHW、信号制御装置SRCrを介して主時分割ス
イツチMSWに接続する構成である。このような
構成により、この第４図に示す経路の折返しパス
を形成し各一般のハイウエイHWに対して主時分
割スイツチMSWからの折返し試験を行うことが
可能である。 〔発明の効果〕 以上のように、本発明においては、所定のフオ
ーマツトに従つて入力ハイウエイ上の異なるタイ
ムスロツトに乗せられたチヤネルの通話信号と監
視信号とを、通話メモリの対応する番地に一組に
して記憶させ、該記憶内容を任意のタイムスロツ
トで制御メモリの出力信号に従つて同時に読み出
して任意の出線に接続し、該出線では再び所定の
フオーマツトに変換して出力ハイウエイに送出す
るように構成したから、前記制御メモリの内容を
書き替えることによつて任意の入力ハイウエイの
任意のチヤネルを任意の出力ハイウエイの任意の
チヤネルに接続することが可能であり、かつ、こ
の接続は２重接続も可能である。従つて、任意の
ハイウエイの任意のチヤネルのモニタ、切替等が
自由に行なえるから、チヤネル試験、モニタ、切
替え等に使用すればすこぶる便である。そのため
に従来の６線式空間分割スイツチのような多大の
スペース、電力消費等は必要としない。また、通
話信号と監視信号は同時にスイツチングされるの
で、監視信号のみのスイツチング回路は不要で、
監視信号を意識することなく回線切替ができ、回
路構成が容易でハードウエア量を大幅に削減でき
る効果がある。本発明の時分割スイツチをテスト
用のスイツチとして使用すればすこぶる有用であ
る。
第１図はハイウエイのフレーム構成の一例を示
すフレーム構成図。第２図は本発明の一実施例を
示すブロツク図。第３図は上記実施例の時分割ス
イツチを使用して回線のモニタ、切替、折返し等
を行う場合の接続関係の一例を示す図。第４図は
上記実施例の時分割スイツチを使用し構成の一例
を示す図。 １……直並列変換回路、２……入力監視信号レ
ジスタ、４……ライトアドレスカウンタ、５……
通話メモリ、６……制御メモリ、７……リードア
ドレスカウンタ、８……バツフア回路、９……ハ
イウエイゲート、１１……出力監視信号レジス
タ、１２……並直列変換回路、IHWp〜IHWo…
…入力ハイウエイ、OHWp〜OHWo……出力ハイ
ウエイ、MNHW……モニタハイウエイ、
RTHW……リザーブテストハイウエイ、SRC…
…信号制御装置、TSW……テスト用時分割スイ
ツチ、MSW……主時分割スイツチ、HWIF……
ハイウエイインタフエース回路、SSW……空間
分割スイツチ、TDSW……時分割スイツチ。
すフレーム構成図。第２図は本発明の一実施例を
示すブロツク図。第３図は上記実施例の時分割ス
イツチを使用して回線のモニタ、切替、折返し等
を行う場合の接続関係の一例を示す図。第４図は
上記実施例の時分割スイツチを使用し構成の一例
を示す図。 １……直並列変換回路、２……入力監視信号レ
ジスタ、４……ライトアドレスカウンタ、５……
通話メモリ、６……制御メモリ、７……リードア
ドレスカウンタ、８……バツフア回路、９……ハ
イウエイゲート、１１……出力監視信号レジス
タ、１２……並直列変換回路、IHWp〜IHWo…
…入力ハイウエイ、OHWp〜OHWo……出力ハイ
ウエイ、MNHW……モニタハイウエイ、
RTHW……リザーブテストハイウエイ、SRC…
…信号制御装置、TSW……テスト用時分割スイ
ツチ、MSW……主時分割スイツチ、HWIF……
ハイウエイインタフエース回路、SSW……空間
分割スイツチ、TDSW……時分割スイツチ。
Claims (1)
- １ 複数のタイムスロツトにそれぞれ通話信号を
乗せ各通話信号に対応する監視信号を一括して別
のタイムスロツトを乗せた所定フオーマツトのハ
イウエイ信号を入力する手段と、該ハイウエイ信
号上の前記監視信号を記憶する入力監視信号レジ
スタ２と、各通話信号と前記入力監視信号レジス
タの対応するビツト出力とをチヤネル単位に定め
られた番地に一括記憶する通話メモリ５と、該通
話メモリの内容を任意の順番で読出す手段６，
７，８と、上記通話メモリから読出したデータを
任意の出線に接続するハイウエイゲート９と、該
ハイウエイゲートの出線信号から監視信号を抜き
出して一括記憶する出力監視信号レジスタ１１
と、該出力監視信号レジスタの内容を出力ハイウ
エイ上の対応するフレームの特定のタイムスロツ
トに出力し他のタイムスロツトにはそれぞれ通話
信号を送出する手段とを備えたことを特徴とする
テスト用時分割スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6630682A JPS58184858A (ja) | 1982-04-22 | 1982-04-22 | テスト用時分割スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6630682A JPS58184858A (ja) | 1982-04-22 | 1982-04-22 | テスト用時分割スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184858A JPS58184858A (ja) | 1983-10-28 |
| JPH047142B2 true JPH047142B2 (ja) | 1992-02-10 |
Family
ID=13311990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6630682A Granted JPS58184858A (ja) | 1982-04-22 | 1982-04-22 | テスト用時分割スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184858A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728569B1 (ko) | 2005-12-28 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
-
1982
- 1982-04-22 JP JP6630682A patent/JPS58184858A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184858A (ja) | 1983-10-28 |
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