JPS5884539A - バイナリ−カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は従来よりも少ないゲート数で単位ステージを構
成することが出来るバイナリ−カウンタを提供するもの
である。

従来よシ多用されているカウンタ（分局器も含む）はよ
く知られている様に、その基本的な論理構成が６個のＮ
ＡＮＤゲートもしくは６個のＮＯＲゲートの相互接続に
よるエツジトリガータイプのＴ７リツプフ。ツブ回路に
よって単位ステーン矛（構成されているが、この種のカ
ウンタがあらゆるディジタルシステム、特にディジタル
ＬＳＩの中心的な存在になっているため、近年、カウン
タの単位ステージを構成するＴフリップフロップ回路の
ゲート数を削減しようとする試みが盛んに行なわれてい
る。

特にＩ２Ｌ・ＩＣではアナログ回路とディジタル回路の
混載が可能であるだめ、カメ、うやウォッチあるいはマ
イクロモータの制御回路などの分野への応用がめざまし
く、従来は６〜８素子（単なる２分の１分周を行なうだ
けの場合と、リセット機能を付加する場合とで素子数が
異なる。）によって構成されていた単位ステージを４素
子にまで削減させた事例も発表された。

コレらの事例は、ＩＫＩＥＩＣＪＯＬＴＲＮＡＬ　ＯＦ
　５ＱＬＩｎ−８ＴＡＴＥ　ＣＩＲＣＵＩＴＳ　、　Ｖ
ｏｌ　、　５Ｃ−１１，Ｎｏ、　ｓ（１９７６）のＰＰ
　８４７−８５１のＰ、入ＴＵＣＣＩａｎｄ　Ｌ、に、
　　ＲＴＪＳＳＫＬ　；　’ｉｎ　１２Ｌ　Ｗａｔｃｈ
　ＣｈｉｐＷｉｔｈ　Ｄｉｒｅｃｔ　ＬＥＤ　Ｄｒｉｖ
ａｍや同ＩＫＩ化誌のＶｏｌ　、ｓｃ　−１４、Ｎｏ、
３（１９７９）（ＤＰＰ　６５７−６８０のＵ、ムＢＬ
ＡＳＳＭＩＥＩＥＦＩ　；Ｃａｍｐａｒｉｓｏｎｏｆ　
Ｖａｒｉｏｕｓ　Ｂｉｎａｒｙ　Ｄｉｖｉｄｅｒｓ　ｉ
ｎ　Ｉ２Ｌ　”において紹介されている。

しかしながら、これらの４素子フリップフロップ回路は
出力信号として反転出力が得られなかったシ、従来とは
異なる特別な構造にする必要かあった０ また、後者の論文にも示されている様に、これらの４素
子フリップフロップ回路はその特殊な構成のため、使用
限界周波数が著しく低下してしまうと言う問題があった
。

本発明はその基本回路か６個の一致ゲートによって構成
された単位ステージを有するカウンタを提供し、以上の
様な問題を解消するものである。

第１図は本発明の一実施例・における４ビットバイナリ
−カウンタの論理構成図であり、端子Ｔ。

はクロック信号が印カロされる入力端子、端子Ｑｏ＋Ｑ
１．　Ｑ２　、　Ｑｓはそれぞれ１ビット目、２°ビツ
ト　　　　　　（。

目、３ビット目、４ビツト目のカウント出力端子である
。

第１図では、ＮＡＮＤゲー）１１．１２，１３゜１４．
１５．１６によって１ビツト目の単位ステージ１００が
構成されており、前記単位ステージ１００は本発明を適
用した２ビツト目の単位ステージ２００にトリガ信号を
供給するための単位ステージであり、通常のＴフリップ
フロップ回路の出力側に微分パルス発生回路を付加した
のと同じ機能を有している。

を記単位ステージ２００において、各々の入力端子と出
力端子がクロスカップリング接続されたＮＡＮＤゲート
２１とＮＡ１１ｎゲート２２によって第１のゲート対２
０１が構成され、同様に接続されたＷＡＮＤゲート２３
とＷＡＮＤゲート２４によって第２のゲート対２０２が
構成されている。

また、前記ＮＡＮＤゲート２１．２２の出力端子には、
それぞれ前記ＮＡＲＤゲー）２３．２４の別の入力端子
が接続され、前記ＨＡＮＤゲート２１．２２の第２の入
力端子はいずれもＮＡＮＤゲート２６の出力端子に接続
され、第３の入力端子はそれぞれ前記ＷＡＮＤゲート２
４．２３の出力端子に接続されている。

さらに、前記ＮＡＮＤゲート２６の第１の入力端子２５
＆は単位ステージ１００を構成するＮＡＮＤゲート１１
の出力端子に接続され、第２の入力端子２５ｂは前記Ｗ
ＡＮＤゲート２１の出力端子に接続され、前記ＷＡＮＤ
ゲート２２の第４、第６の入力端子２２ｄ　、２２＋９
はそれぞれ次段の単位ステージ３００を構成するＷＡＮ
Ｄゲート３１．３２の出力端子に接続され、前記ＮＡＮ
Ｄゲート２１の出力端子には次段のＮＡＲＤゲート３６
の第１の入力端子が接続されている。

単位ステージ３００はＨＡ）ＪＤゲート３１　。

３２．３３，３４．３５によって単位ステージ゛２００
と同じ様に構成され、単位ステージ４００はＮＡＲＤゲ
ート４１．４２．４３．４４．４５によって単位ステー
ジ１００と−同じ様に構成されている。

なお、前記単位ステージ３００を構成するＮＡ）ｉＤゲ
ート３２の第４．第６の入力端子は、それぞれ前記単位
ステージ４００を構成する翼ム１ｆｔ）ゲート４１．４
２の出力端子に接続され、ＮＡＮＤゲート３３の出力信
号が前記単位ステージ４００にトリガ信号と〜して供給
される。

さて、第１図に示した回路は特に１２Ｌにおいて実施す
ると素子数低減の効果が大きいので、単位ステージ１０
０および２００をＩ２Ｌトランジスタによって構成した
回路結線図に基づいて動作の概要を説明する。

まず、第２図は第１図の単位ステージ１ｏＯの論理構成
をＩ２Ｌ回路で実現した回路結線図であり、第２図にお
いてトランジスタ１０１のベースはクロックパルス入力
端子Ｔｏに接続され、同第１コレクタ１ａはトランジス
タ１０２のベースニ接続され、同第２コレクタ１ｂはト
ランジスタ１０３のベースに接続さ・れ、同第３コレク
タ１Ｃはトランジスタ１０６のベースに接続されている
。前記トランジスタ１０２の第１コレクタ２ａはドライ
ブ用出力端子Ｐｏに接続され、同第２コレクタ２ｂは前
記トランジスタ１０３のベースに接続さ　・れ、同第３
コレクタ２Ｃはトランジスタ１０７のベースに接続され
、同第４コレクク２ｄはトランジスタ１０４のベースに
接続されている。前記トランジスタ１０３の第１コレク
タ３２Ｌは前記トランジスタ１０２のベースに接続され
、同第２コレクタ３ｂは前記トランジスタ１０７のベー
スに接続され、同第３コレクタ３Ｃはトランジスタ１０
６のベースに接続されている。

また、前記トランジスタ１０４の第１コレクタ４Ｌは前
記トランジスタ１０６のベースに接続され、同第２コレ
クタ４ｂは１ビツト目の出力端子Ｑｏ　に接続され、同
第３コレクタ４Ｃは前記トランジスタ１０３のベースに
接続されている。前記トランジスタ１０６の第１コレク
タＳａは前記トランジスタ１０４のベースに接続され、
同第２コレクタ６ｂは１ビツト目の反転出力端子Ｑｏに
接続され、同第３コレクタ６Ｃは前記トランジスタ１０
２のベースに接続されている。

さらに、前記トランジスタ１０６の第１コレクタ６ａは
前記トランジスタ１０７０ベースニ接続され、同第２コ
レクタ６ｂは前記トランジスタ１０３０ベースに接続さ
れ、同第３コレクタ６ｃは前記トランジスタ１０２のベ
ースに接続すれている。前記トランジスタ１０７の第１
コレクタ７　ａ　ｉｊ：　前記トランジスタ１０６のベ
ースに接続されている。

さて、第３図は第２図の回路の各部の信号波形を示した
もので、各トランジスタの第２．第３゜第４コレクタの
信号波形はそれぞれ第１．第２゜第３コレクタの信号波
形に対して、ゲート間の信号伝達遅れの２分の１に相当
する分だけの遅れを有しているものと仮定している。第
３図の（ａ）はクロックパルス入力端子Ｔｏに入力され
るクロックパルス、ｌｔｌ　〜（ｄ）　、　（ａｌ　〜
（ｈｌ　、　ｆｉ）〜（ｋｌ　、　（ＩＩ　〜（ｎ）　
、　（ｏ）〜（ｑｌ　、　（ｒｌ〜（ｔｌおよび（ｕｌ
はそれぞれトランジスタ１０１の第１〜第３コレクタ、
トランジスタ１０２の第１〜第４コレクタ、トランジス
タ１０３の第１〜第３コレクタ、トランジスタ１０４の
第１〜第３コレクタ、トランジスタ１０６の第１〜第３
コレクタ、トランジスタ１０６の第１〜第３コレクタお
よびトランジスタ１０７の第１コレクタの信号０ 波形を示したもので、実際の回路では、例えば前記トラ
ンジスタ１０１の第１コレクタ１ａは前記トランジスタ
１０３．１０６．１０６のコレクタ３ａ、５Ｑ、６０と
共通接続されているので、第３図に示した信号波形とは
異なった波形が現われるが、第３図では動作の説明をわ
かり易くするために、各コレクタを他のコレクタと分離
した場合のそれぞれのコレクタ波形を示している。なお
、第２図中のイは１ゲートあたりの遅れ時間１口は１コ
レクタあたりの遅れ時間を示している。

さて、第２図のトランジスタ１０１，１０４゜１０７の
出力レベルが“ｏ″でトランジスタ１０２゜１０３．１
０５．１０６の出力レベルが′１“になりでいるもとで
１時刻ｔ１において前記トランジスタ１０１のベースの
レベルが第３図（ａ）に示す様に、“１゛から“０“に
移行したとすると、続いて前記トランジスタ１０１の第
１コレクタ１ａのレベルが“１”に移行し、さらに同第
２コレクタ１　ｂ　、　Ｍ第１３コレクタ１Ｃのレベル
カ次々と“１′に移行する。

前記トランジスタ１０１の第１コレクタ１ａのレベルが
“１“に移行すると、あらかじめトランジスタ１０３の
第１コレクタ３１Ｌ　、　）ランジスタ１０６の第３コ
レクタ５Ｃ，トランジスタ１０６の第３コレクタ６Ｃの
レベルがいずれも１′″になっているので、トランジス
タ１０２の第１コレクタ２ａのレベルが“０“に移行し
、さらに同第２コレクタ２ｂ、同第３コレクタ２０．同
第４コレクタ２ｄが次々と“０゛に移行する。

前記トランジスタ１０２の第３コレクタ２Ｃのレベルが
“Ｏ″に移行するとトランジスタ１０７の第１コレクタ
７ａの出力レベルが“１“に移行し、この時点で前記ト
ランジスタ１０１の第３コレクダ１Ｃのレベルが１１に
なっているので、トランジスタ１０６の第１コレクタ６
ａのレベルが“０゛に移行し、さらに同第２コレクタｅ
ｂ。

同第３コレクタ６Ｃのレベルが次々と“０゛に移行する
。

前記トランジスタ１０６の第３コ・レクタ６Ｃのレベル
が“０“に移行すると前記トランジスタ１０２の第１コ
レクタ２ａのレベルは“１“に戻り、同第２コレクタ２
ｂ、同第３コレクタ２０゜同第４コレクタ２ｄのレベル
も次々と１゛に戻るＯ 一方、　前記トランジスタ１０２の第４コレクタ２ｄの
レベルが１“に戻る以前に“１“からＯ“に移行した時
点で、トランジスタ１０４の第１コレクタ４ａのレベル
が“１“に移行し、続いて同第２コレクタ４ｂ、同第３
コレクタ４０のレベルも“１′″に移行する。

前記トランジスタ１０４の第１コレクタ４ａのレベルが
“１°に移行すると、あらかじめトランジスタ１０３の
第３コレクタ３Ｃのレベルが″ぜに々っでいるので、ト
ランジスタ１０６の第１コレクタ６ａのレベルが１０″
に移行し、同第２コレクタ５ｂ、同第３コレクタ６Ｃの
レベルが次々と０゛に移行する。

時刻ｔ２において、前記トランジスタ１０１の　　　　
　　１ベースのレベルが“１“に移行すると、前記トラ
ンジスタ１０１の第１コレクタ１ａのレベルが“０“に
移行し、続いて同第２コレクク１ｂ、同第３コレクタ１
Ｃのレベルも次々と１１０１１に移行する。

前記トランジスタ１０１の第３コレクタ１０のレベルが
“０゛に移行すると、トランジスタ１０６の第１コレク
タ６ａ、第２コレクタ６ｂ、第３コレクタ６Ｃのレベル
が続々と“１”に移行し、前記トランジスタ１０６の第
１コレクタ６＆のレベルの“１“への移行によってトラ
ンジスタ１０７の第１コレクタ了ａのレベルは“０°に
移行して時刻ｔ５におけるクロックツ（ルスのリーディ
ングエツジの到来に備える０ 時刻ｔ３において、トランジスタ１０１のペースのレベ
ルが“０“に移行すると、同第１〜第３コレクタのレベ
ルは１′″に移行する。

前記トランジスタ１０１の第２コレクタ１ｂのレベルが
１゛に移行すると、あらかじめトランジスタ１０２の第
２コレクタ２ｂ、トランジスタ１０４の第３コレクタ４
Ｃ，トランジスタ１０６の第２コレクタ６ｂのレベルが
いずれも“１°になっているので、トランジスタ１０３
の第１コレクタ３Ｌのレベルが“０“に移行し、続いて
同第２コレクタ３ｂ、同第３コレクタ３Ｃのレベルも“
Ｑ゛に移行する。

前記トランジスタ１０３の第２コレクタ３ｂの出力レベ
ルの“０゛べの移行によってトランジスタ１０７の第１
コレクタ７ａのレベルが１″に移行し、一方、前記トラ
ンジスタ１０３の第３コレクタ３Ｃの出力レベルの“０
“への移行によってトランジスタ１０６の第１コレクタ
６ａのレベルが１１”に移行する。

前記トランジスタ１０７の第１コレクタ７ａのレベルが
′１１に移行すると、トランジスタ１０６の第１コレク
タ６ａのレベルが０゛に移行し。

さらに同第２コレクタｅｂ、同第３コレクタ６Ｃのｔ、
ヘルも“０″に移行し、前記トランジスタ１０６の第２
コレクタ６ｂのレベルのＭｏｌへの移行によつて前記ト
ランジスタ１０３の第１コレクク３ａのレベルは１゛に
戻る。

なお、この間に前記トランジスタ１０５の第１コレクタ
６ａのレベルの“１″への移行によってトランジスタ１
０４の出力レベルは′″０′に移行する。

時刻ｔ４において、トランジスタ１０１０ベースのレベ
ルが“１°に移行すると、時刻ｔ２のときと同様に、前
記トランジスタ１ｏ１の出力レベルが“０″に移行し、
その結果、トランジスタ１０６の出力レベルが“１“に
移行し、さらにトランジスタ１０７の出力レベルが“０
゛に移行する。

以後、同様にして前記トランジスタ１ｏ１のベースのレ
ベルが変化する毎に、言い換えればクロックパルス入力
端子Ｔｏのレベルが変化する毎に各トランジスタの出力
レベルは変化を繰り返し、第２図の回路のクロックパル
ス入力端子Ｔ。のレベルが第３図Ｆａ＋に示す如く変化
したとき、ドライブ用出力端子Ｐｏ　、１ビツト自の出
力端子Ｑｏ＋１ビット目の反転出力端子Ｑｏには、それ
ぞれ第３図（６１、ＩＸ）、　（ｐ）に示す様な信号波
形が現われる。

つまり、第２図の回路は普通のＴフリップフロラプ回路
に微分パルス発生回路の機能を付加した回路であると見
なすことが出来る。

さて、第４図は第１図の単位ステージ２００および３０
０の論理構成をＩ２Ｌ回路で実現した回路結線図であり
、第４図において、ベースがトリガ信号入力端子Ｔ１に
接続されたトランジスタ２０１の第１コレクタ２０１ａ
はトランジスタ２０２のベースに接続され、同第２コレ
クタ２０１　ｂはトランジスタ２０３０ベースに接続さ
れている。前記トランジスタ２０２の第１コレクタ２０
２ａは前記トランジスタ２０１のベースに接続され、同
第２コレクタ２０２ｂはドライブ用出力端子Ｐ１に接続
され、同第３コレクタ２０２Ｃはトランジスタ２０４の
ベースに接続され、同第４コレクタ２０２ｄは前記トラ
ンジスタ２０３０ベースに接続され、前記トラツクお夕
２０３の第３コレクタ２０３Ｃはトランジスタ２０．５
のベースに接続されｓ　Ｆ［４コレクタ２０３ｄは前記
トランジスタ２０２のベースに接続されている。

さらに、前記トランジスタ２０４の第１コレクタ２０４
２Ｌは２ビツト目の出力端子Ｑ１に接続され、同第２コ
レクタ２０４ｂは前記ト）ンジスタ２０６のベースに接
続され、同第３コレクタ２０４ｃは前記トランジスタ２
０３のベースに接続されている。前記トランジスタ２０
６の第１コレクタ２０６ａは前記トランジスタ２０４の
ベースに接続され、同第２コレクタ２０５ｂは前記トラ
ンジスタ２０２０ベースに接続されている。

学位ステージ３００はトランジスタ３０１゜３０２．３
０３．３０４．３０６によって構成され、それらの相互
接続は単位ステージ２００と同じであるが、トランジス
タ３０２およびトランジスタ３０３の第３コレクタ３０
２Ｃ，３０３０が共通接続されて、さらに前記トランジ
スタ２０３（単位ステージ２００）のベースに接続され
ている０ これは第１図においてＮＡＮＤゲート２２の第４、第６
の入力端子が、それぞれ次段のＮＡＮＤゲート３１．３
２の出力端子に接続されているのと等価である。

なお、第４図において、２ビツト目のドライブ用出力端
子Ｐ１は３ビツト目のトリガ信号入力端子に接続され、
さらに図示していないが、２ピツトの出力端子Ｑ２が３
ビツト目め第２図と同じ回路の入力端子（Ｔ３）に接続
され、トランジスタ３０３のベースが接続されたＸ線路
には第２図のトランジスタ１０２　、１０３に相当する
トランジスタのコレクタが接続されるものとする。

ただし、カウンタが４ビツト構成ではなくて、もつとビ
ット数が多ければ、第４図の単位ステージ３００と同一
構成の回路が繰り返して用いられ、次段のトリガ信号入
力端子にはドライブ用出力端子Ｐ２が接続され、ＭＳＢ
だけ異なる構成（例えば第２図と同じ回路構成）がとら
れる。

次に第４図の動作について第６図（支）〜（メ）の信号
波形図を参照して説明する。

今、第４図のトランジスタ２０１，２０４゜３０１．３
０４の出力レベルが“０゛で、それ以外のトランジスタ
の出力レベルが１１″になっているもとて時刻ｔｉ１に
おいて前記トランジスタ２０１のベースのレベルが第６
図（支）に示す様に“１°から“０゛に移行したとする
と、続いて前記トランジスタ２０１の第１コレクタ２０
１＆。

さらには同第２コレクタ２０７ｂのレベルが′″１−に
移行する。

前記トランジスタ２０１の第１コレクタ２０１＆のレベ
ルが“１゛に移行すると、あらかじめトランジスタ２０
３の第４コレクタ２ｏ３ｄ、トランジスタ２０６の第・
２コレクタ２０６ｂのレベルがともに“１°になってい
るので、トランジスタ２０２の第１コレクタ２０２ａの
レベル力“ｏａに移行し、さらに同第２コレクタ２０２
ｂ、同第３コレクタ２０２Ｃ，同第４コレクタ２ｏ２ｄ
のレベルが次々と０゛に移行する。

前記トランジスタ２０２の第３コレクタ２ｏ２ｃのレベ
ルが“Ｏ“に移行すると、続いて１′ランジスタ２０４
の第１コレクタ２０４ａのレベルが“１″に移行し、さ
らに同第２コレクタ２０４ｂ。

同第３コレクタ２０４０のレベルが次々と＃　１−に移
行する。

前記トランジスタ２０４の第２コレクタ２ｏ４ｂのレベ
ルが１“に移行すると、あらがじめトラ：ｙ　シヌｐ　
２０３　（７Ｊ）　第３コレクタ２０３０Ｆ）レベルが
′１Ｗ″になりているので、トランジスタ２０５の第１
コレクタ２０５＆のレベルが”ｏ”に移行し、続いて同
第２コレクタ２０５ｂのレベルも０゛に移行する。

前記トランジスタ２０５の第２：Ｉレジタ２０５　ｂル
ヘルカ“０”に移行すると前記トランジスタ２０２の出
力レベルは１１゛に戻り、同第１コレ　゛フタ２０２＆
　、同第２コレクタ２ｏ２ｂ、同第３コレクタ２ｏ２ｃ
ｌ同第４フレクタ２０２ｄのレベルが次々と“１゛に戻
る。

前記トランジスタ２０２の第１コレクタ２０２　＆のレ
ベルが“１゛に戻りだ時点において、トリガ信号入力端
子Ｔ１のレベルが“１“に移行しているとすると、トラ
ンジスタ２０１の第１コレクタ２０１ａ、同第２コレク
タ２０１　ｂのレベルハ次々と“０゛に移行する。

一方、時刻ｔ１１の直後にトランジスタ２０２の第２コ
レクタ２０２ｂのレベルが１″がら′０′″に移行する
が、これによってトランジスタ３０１の第１コレクタ３
０１　＆　、同第２コレクタ３０１　ｂのレベルが次々
と“１゛に移行し、前記トランジスタ３０１の第１コレ
クタ３０１ａのレベルの１゛への移行によってトランジ
スタまでの第１コレクタ３０２１Ｌ、同第２コレクタ３
ｏ２ｂ。

同第３コレクタ３０２Ｃ，同第４コレクタ３０２ｄｌ同
第６コレクタ３０２ｅのレベルが次々と“０″″に移行
する。

前記トランジスタ３０２の第４コレクタ３０２ｄのレベ
ルが“０”に移行すると、続いてトランクる夕３０４の
第１コレクタ３０４ａのレベルが７１゛、に移行し、同
第２コレクタ３０４ｂ　、同第３コレクタ３０４Ｃのレ
ベルも次々と“１ｗ″に移行する。

前記トランジスタ３０４の第２コレクタ３０４ｂのレベ
ルが“１′に移行すると、続いてトランジスタ３０６の
第１コレクタ３０６　＆　、　同第２コレクタ３０６ｂ
　、同第３コレクタ３０６Ｃのレベルが次々と“０”に
移行し、前記トランジスタ３０５の第３コレクタ３０６
Ｃのレベルの“０１への移行によって前記トランジスタ
３０２０中カレベｉは１１′″に戻シ、さらに前記トラ
ンジスタ３０１の出力レベルは“Ｏｏに移行する〇 ところで、第６図の時刻ｔ１２において、トランジスタ
２０２の第４コレクタ２０２ｄのレベルが１１に戻るタ
イミングとトランジスタ２０１の第２コレクタ２０１ｂ
のレベルが１″に戻るタイミングが一致しているが、配
線容量やトランジスタの特性の微妙なばらつきなどによ
って前記トランジスタ２０１の出力レベルが′Ｏｗ″に
ナル時刻が少し遅れるととは充分に起こり得る。

したがって、トランジスタ２０３のベースに次段の単位
ステージ３００を構成するトラン、ジスタ３０２．３０
３の出力が印加されていない場合にＩｄ、前記トランジ
スタ２０２の出力レベＩＬ−カ“１″に移行した直後に
前記トランジスタ２０３の出力レベルが“Ｏｏに移行し
てしまう（誤動作をひき起゛こす）危険性があるが、本
発明の構成では時刻ｔｉ２の前後のムで示した区間、す
なわち前記トランジスタ３０２の第３コレクタ３０２Ｃ
のレベルが“０゛になっている区間においては前記トラ
ンジスタ２０３の出力レベルが“０１になるのを禁止し
ているので誤動作の恐れはない。

また、単位ステージ３００を構成するトランジスタ３０
３のベースにも同様にして次段の回路の出力（こζでは
次段の回路は第２図と同一構成になっているので、トラ
ンジスタ１０２およびトランジスタ１０３の出力）を印
加することによって前記トランジスタ３０３の誤動作を
防ぐことが出来る。（第６図の点線で示した信号波形は
次段の単位ステージ４００を構成するトランジスタ１０
２の第１コレクタ２ａ、同第２コレクタ２ｂ、同第３コ
レクタ２Ｃ，同第４コレクタ２ｄに現われる信号波形で
ある。） な訃、単位ステージ２００において、トランジスタ２０
２の第１コレクタ２０２亀をトランジスタ２０１０ベー
スに接続したことが、この様な誤動作の危険性を作って
いるのであるが（前記接続を行なうことによってトラン
ジスタ２０１の出力レベルが“０“になるのはトランジ
スタ２０２の出力レベルが“１“に戻った後になる。）
、前記接続には別の理由がある。

すなわち、前記トランジス）　２０１２の第２コレクタ
２０２ｂに現われる出力信号はドライブ信号として次段
に供給される訳であるが、前記接続を行なわない場合に
は前記トランジスタ２０２の出力信号のリーディングエ
ツジとトレイリングエツジの両方が入力トリガ信号のリ
ーディングエツジとトレイリングエツジによって規制さ
れてしまい入力）ＩＪガ信号のパルス幅よシも広いパル
ス幅のドライブ信号を次段へ供給することは出来なくな
る０ この様な状態でトリガ信号が何段もの単位ステージを伝
播していくうちに配線容量や負荷容量などによってパル
ス幅が徐々に狭くなって、ついには消滅してしまうこと
になる。

第４図に示した回路では１例えば単位ステージ２００に
ついて説明すると、トランジスタ２０２の第１コレクタ
２０２ａ’ｉトランジスタ２０１のベースに接続するこ
とにより、少なくとも次段に供給するドライブ信号のト
レイリングエツジは入力トリガ信号のトレイリングエツ
ジには規制さ肛ずに、単位ステージ内の各トランジスタ
の信号伝。

速時１間に依存する様にしているので、言い換えれば、
たとえ入力トリガ信号のパルス幅が極端に狭くなってい
たとしても、単位ス゛テージ内で再びパルス幅を広くし
て次段へ供給する機能をもたせているので、トリガ信号
が途中で消滅することはない。

さて、時刻シ１！、において人力トリガ信号のＩＪ　−
ディングエツジが到来し、トランジスタ２０１のベース
のレベルが“０°に移行すると、前記トランジスタ２０
１の第１コレクタ２０１　＆　、同第２コレクタ２０１
　ｂのレベルが１１″に移行し、その時点ではトランジ
スタ２０２の第４コレクタ２０２ｄ　、　トランジスタ
２０４の第３コレクタ２０４０、さ、らにはトランジス
タ３０２の第３コレクタ３０２０　、　トランジスタ３
０３の第１コレクタ２０３Ｃのレベルがすべて“１′に
なっているので、トランジスタ２０３の出力レベルは１
０“に移行し、同第３コレクタ２０３Ｃ，同第４コレク
タ２０３ｄのレベルが次々と１０″に移行する。

（前記トランジスタ２０３の第１．第２コレクタはここ
では使われていない。） 前記トランジスタ２０３の第３コレクタ２０３ｃルヘル
カ“０′に移行すると、トランジスタ２０６の出力レベ
ルが“１“に移行し、続いてトランジスタ２０４の出力
レベルが′Ｑ″に移行する〇 一方１時刻ｔ１−４において入力トリガ信号のトレイリ
ングエツジが到来すると、トランジスタ２０１の出力レ
ベルが“０”に移行し、同第２コレクタ２０１ｂのレベ
ルが“０“に移行するので、トランジスタ２０３の出力
レベルは′１′′に移行する。

なお、前記トランジスタ２０３の第２コレクタ２０３ｂ
のレベルが“１“に移行する以前に前記トランジスタ２
０１の第１コレクｆ２０１＆のレベルが“０１に移行し
ているので、この時点てトランジスタ２０２の出力レベ
ルが′０“になって誤動作をひきおこすことはない。

時刻ｔ１５において、入力トリガ信号のリーディングエ
ツジが到来すると、単位ステージ２ｏｏＶｉ時刻ｔｌｉ
のときと商機に動作してトランジスタ２０２が次段の単
位ステージ３００にドライブ信号を供給する。

前記トランジスタ２０２の第２コレクタ２０２　ｂのレ
ベルが０°に移行すると、トランジスタ３０１の出力レ
ベルが′１１に移行し、続いてトランジスタ３０３の出
力レベルがｏ１に移行し。

さらにトランジスタ３０５の出力１ノベルが１１１に移
行して、その結果１　トランジスタ３０４の出力レベル
が“０°に移行する。

前記トランジスタ３０４の第３コレクタ３０４ｃのレベ
ルがＯ”に移行すると前記トランジスタ３０３の出力レ
ベルは“１“に戻り、続いて前記トランジスタ３０１の
出力レベルがＭＯ“に移行して一連の動作が終了する。

時刻ｔ１６において、トランジスタ２０１の第２コレク
タ２０１ｂのレベルが“０“に移行するのと同時にトラ
ンジスタ２０２の第４コレクタ２ｏ２ｄが“１°に移行
しているが、Ｂ区間がトランジスタ３０３によってトラ
ンジスタ２０３の出力レベル変化を禁止された区間であ
るので、この場合にも単位ステージ２００が誤動作を起
こすことはない。

この様に本発明のバイナリ−カウンタは従来よりも少な
いゲート数で単位ステージを構成することが出来るので
、カウンタ回路が多く用いられているディジタルＬＳＩ
に本発明を適用すればＩＣのチップサイズが縮少される
だけでなく、消費電力の低減が可能になる。

また、単位ステージあたり、従来と同じ消費電力を許容
するなら、ゲートあたりの許容消費電力が増大するので
従来よりも高い周波数まで動作させることが出来る。

なお本発明の詳細な説明においてはトランジスタ数の削
減の効果が最も大きい（リセット機能なしの場合で従来
の７トランジスタが、本発明を適用することにより６ト
ランジスタになる。）Ｉ２Ｌ回路にて行なったが、０Ｍ
Ｏ８やｎＭＯ８などの他のプロセスのＸａに本発明を適
用しても効果があることはいうまでもない。

また、本発明の実施形態は必ずしも第１図や第４図の回
路構成に限定されるものではなく、必要に応じて種々の
等価変換や省略を行なうことも出来る。例えば第６図は
本発明を分局器に適用した例であり、第１図の各ビット
出力端子Ｑｏ　、　Ｑ＋　。

Ｑ２　、　　・・・・・・は省略され％６人力ＮＡＲＤ
ゲート２２は４人力ＨＡＮＤゲート２６に置き換えられ
、その代わりに次段にムＩｎゲート３７が追加されてい
る。

また、第６図では単位ステージ４００．５００゜・・・
・・・ＳＯＯは単位ステージ３００と同一構成となって
いるが５例えば単位ステージ３σＯで発生されたトリガ
信号が単位ステージ４００の入力側で消滅してしまうこ
とは捷ず起こり得ないので、単位ステージ６００と単位
ステージ７００にだけ本発明を適用して残りの単位ステ
ージを第７図に示０ す様な、より簡単な構成にすることも可能である。

同じ理由からＭＳＢには必らずしも第６図の学位ステー
ジ９００と同じ構成にする必要はなく、ＭＳＢから他の
回路に印加する士すガ信号を取り出さないのならばＭＳ
Ｂは第７図に示した構成で充分である。

また、必要に応じて各単位ステージのリセットやプリセ
ット機能を付加することも出来る。

例えば第４図において、単位ステージ２ｏＯ９３００を
リセットするにはトランジスタ２０６およびトランジス
タ３０６のベースにリセット用トランジスタ（図示して
いない）のコレクタを接続すれば良いし、〔１，１〕に
プリセットする場合にはプリセット用トランジスタ（図
示していない）のコレクタをトランジスタ２０４．３０
４のベースに接続すれば良い。

なお、第１図、第６図の論理構成図ではＮＡＲＤゲート
とムＮＤゲートが用いられているが、ＮｏＲゲートやＯ
Ｒゲートなどの他の一致ゲートによっても実現出来る。

以上の様に本発明のバイナリ−カウンタは、その論理構
成において、各々の第１の入力端子と出力端子がクロス
カップリング接続された第１．第２の一致ゲートによる
第１の一致ゲート対（２０１に相当）と、第３．第４の
一致ゲートによる第２の一致ゲートタ′１（２０２に相
当）と、前記第１゜第２の一致ゲートの第２の入力端子
に出力信号を供°給する゛第６の一致ゲート（ＨＡＮＤ
ゲート２６に相当）を備え、前記第３．第４の一致ゲー
トの第２の入力端子に、それぞれ前記第１．第２の一致
ゲートの出力信号を供給し、前記第１．第２の一致ゲー
トの第３の入力端子に、それぞれ前記第２の一致ゲート
対の出力信号を供給し、前記第６の一致ゲートの第１の
入力端子に前段からのトリガ信号を供給し、前記第１の
一致ゲートの出力信号を前記第６の−・致ゲートの第２
の入力端子に供給するとともに次段にトリ、ガ信号とし
て供給し、前記第１〜第６の一致ゲートによって単位ス
テージを構成するとともに、前記第２の一致ゲートの第
４．第６の入力端子に、それぞれ次段の単位ステージを
構成する第１．第２の一致ゲートの出力信号を供給する
ように構成したものであり、従来より少ない論理ゲート
数で単位スナ、−ジを構成することか出来、その結果、
ＩＣ゛のテップサイズの縮少や消費電力の低減が可能に
なるなど、犬なる効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例に係るバイナリ−カウンタの
論理構成図、第２図は第１図の単位ステージ（１００）
をＩ２１．回路で構成した回路結線図、第３ト４の（ａ
ｌから（Ｕ）は第２図における各部の信号波形図、第４
図は第１図の単位ステージ（２００゜３００）をＩ２Ｌ
回路で構成した回路結線図、第６図の（７）から（メ）
は第４図における各部の信号波形図、第６図は本発明の
別の実施例を示す論理構成図、第７図は単位ステージの
別の構成例を示す論理構成図である。 １００．２００．３００．４０６・−・−・単位ステ１
−ジ、２０１．２０２・・・・・・ゲート対。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名憾ト 第２図 鶴３図 イー−」− ロー−Ｊ−

Claims (1)

【特許請求の範囲】
1. （１）各々の第１の入力端子と出力端子がクロスカップ
   リング接続された第１．第２の一致ゲートによる第１の
   一致ゲート対と、第３．第４の一致ゲートによる承２の
   一致ゲート対と、前記第１、第２の一致ゲートの第２の
   入力端子に出力信号を印加する第６の一致ゲートを備え
   、前記第３．第４の一致ゲートの第２の入力端子にそれ
   ぞれ前記第１．第２の一致ゲートの出力信号を供給し、
   前記第１．第２の一致ゲートの第３の入力端子にそれぞ
   れ前記第２の一致ゲート対の出力信号を供給し、前記第
   ６の一致ゲートの第１の入力端子に前段からのトリガ信
   号を供給し、前記第１の一致ゲートの出力信号を前記第
   ６の一致ゲートの第２の入力端子に供給するとともに次
   段にトリガ信号として供給し、前記第１　笛つ　笛３−
   笛４１６の一数ゲートによって単位ステージを構成する
   とともに、前記第２の一致ゲートの第４．第６の入力端
   子にそれぞれ次段の単位ステージを構成する第１．第２
   の一致ゲートの出力信号を供゛給するように構成したこ
   とを特徴とするバイナリ−カウンタ○＠）特許請求の範
   囲第（１）項の記載において、前記第１の一致ゲートの
   第３の入力端子を前記第４の一致ゲートの出力端子に接
   続し、前記第２の一致ゲートの第３の入力端子を前記第
   ３の一致ゲートの出力端子に接続したことを特徴とする
   バイナリ−カウンタ。