JPS5882337A - 高速デ−タ・ベ−ス・サ−チ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 概　　　　　　　要 高速サーチ機能またはＨ８５Ｆ　　と称される％殊目的
フ０ロセツサに結合される一般目的計算機を含む高速デ
ータ・ベース・サーチ・システムが開示される。Ｈ８５
Ｆ　　は、標準の入出力通信経路を有する計ｎ機の外部
であり得る。それと別のアゾローチは、内部ブスを経て
通信を行ンよう計”！Ｘ　４ｇの内部にＨ８５Ｆを設け
る。Ｈ８５Ｉ”は、インターフェース論理を除きいずれ
の形式においても同一である。

Ｈ８８Ｆ　　は、’ｐＪ変サイズのデータ・ベースにお
い゛Ｃ複雑なサーチを行なうためにＫＶｎ機によって７
０ログラムロ」能である。Ｈ８５Ｆ　の内部メモリは、
サーチサレるべきデータ・ベースによってロードされる
。Ｈ８５Ｆ　　内のレジスタは、サーチ範囲を定めるリ
ファレンス・ワードをロードされる。土（ＳＳＦ　　の
フィールド・フォーマット・レジスタは、ｒ−タ・ペー
スの定義をロードされる。フィールド比較レジスタは、
フィールドごとのサーチ規準を定めるためにロードされ
る。Ｈ８５Ｆ　　にロードされるプール式は、どの比較
結末がヒラ）　（ｈｉ、ｔ　）とみなされるべきかを定
める。計算機によってロードされると、Ｈ８５Ｆ　　は
計算機の資源を使うことなく定められた複雑なサーチを
篠竹する。

本　　発　　明　　の　　背　　景 本発明は一般的にはディジタル処理システムに関し、特
に、可変サイズのデータ・ペースに能率的に作用するた
めに使用される一般目的および特殊目的処理エレメント
を使用するディジタル処理システム組織に関する。

一般目的ノロセツサを使用して複雑なサーチを行なうこ
とは、もしも各記録の各フィールドに対して多数の指令
が作用することが要求されるならば、全く非能率的であ
ることを証明しうる。しかも、サーチ業務は本質的に全
く単純であり且つ一般目的ノロセツサによって達成され
る通常の業務に関しては非常に繰返し的でありうる。与
えらレルデータ・ベースを能率的にサーチする特殊目的
プロセッサが設計されることができる。このような特殊
目的プロセッサは、例えば、通信工業において一般的で
ある。然しながら、殆んとのこのようなプロセッサは、
データ・ベース・サーチ問題の広い範囲に応用されるの
には充分に融通性がない。

本　　発　　明　　の　　要　　約 本発明は、複雑なデータ・ベース・サーチを能率的に遂
行し且つ融通性のある特殊目的ノロセッサを使用する。

特殊目的ノロセッサは、高速サーチ機能（Ｈ８５Ｆ　）
　　と称される。ＨＥＩＳＦ　は、サーチされるべきデ
ータ・ペースおよび全ての必要なサーチ・パラメータを
一般目的ノロセッサによってロードされる。その後、一
般目的ゾロセッサの動作と全く非同期的なＨ８５Ｆ　　
によってサーチは遂行される。データ・ペースはＨ８５
Ｆ　　の専用メモリ内に実際にロードされるので、ＨＥ
ＩＳＦ　　は、サーチの間一般目的ノロセツサとメモリ
をサイクル・シェアー（ｃｙｃｌｅ　５ｈａｒｅ　）　
シない。これはＨ８５Ｆ　　を両速ならしめ且つ一般目
的ノロセツサに最小のインパクトを与える。

Ｈ８５Ｆ　　のデータ・ペース・メモリおよび比較論理
は、要求される記録サイズ（すなわち記録あたりのビッ
ト数）およびデータ・ペース・サイズ（すなわちデータ
・ペースにおける記録の数）を増すためにモジュラ−的
に拡大できる。この形式においてデータ・ベース・サイ
ズおよび記録サイズを拡大することにより、比較は、記
録ベースへの記録において常になされる。

データ・ベースは、フィールド・サイズ（すなわち記録
における各フィールドに対するフィールドあたりのビッ
ト）を指定するフィールド・フォーマット・レジスタを
ロードすることによってＨ８５Ｆ　　に対して定められ
る。記録の各フィールドは、供給されるリファレンス・
ワードの対応するフィールドに対して比較される。フィ
ールド比較レジスタは、フィールドごとの比較規準によ
ってロードされる。Ｈ８５Ｆ　　のプール・エバリュエ
ータが記録におけるフィールドごとの所望の修正を示す
ならば、記録は［ヒツト（ｈｔｔ　）　Ｊであることが
わかる。有用な附加的なサーチ・パラメータは、リンク
・フィールドと称される。リンク・フィールドは、サー
チされるべき次の記録の記録アドレスを含む使用される
べきフィールドを指定する。

この方法において記録をリンクすることにより、データ
・ベースのサブセットがサーチされうる。

実施例の説明 本発明は本発明の譲受人の高速サーチ機能（Ｈ８５Ｆ　
）　　製品に組込まれる。この製器に組込まれる他の発
明は、関連の米国特許願「同期機の可変速度サイクル・
タイム」連続番号 および「可変サーチ規準」連続番号 においてＮＮ求される。不発明および関連する発明は、
Ｈ８５Ｆ　　と異なる構成を有する実施例に応用できる
ことが専門家にはわかる。

第１図は高賄サーチ機能Ｈ８５Ｆ１０θをその「ア吟ト
ボード」配列にて示す。すなわち、Ｈ８５Ｆ１００は人
出カケ−プル／／を経て計算機／θとインターフェース
する単独の存在である。ＨＢＢＦはそれがあたかも周辺
装置であるが如く計算機によって取り扱われる。計算機
／θは特定のサーチおよび他のデータ・ベース計算を遂
行するようにＨ８５Ｆ　　／θθをプログラムする。そ
のアウトボード配列は、標準の入出力チャンネル以外の
任意の方法にてＨＢＳＦｌｏｏとインターフェースする
ために大規横な及び又は高価な変更を要求する計算機／
θとの使用のために最も望ましい。計算機／θからＨＥ
３ＢＩＩ１００への移送において入出力チャンネルがき
びしい帯域幅制限を課する１ｌｌｌｊ囲まで、アウトが
一ド配列の遂行は制限される。しかしながら、以下説明
する如く、Ｈ８５Ｆ′／θθへの全データ・ベースの移
送は、この欠点を制限する。

第２図は計算機２０に機能的に（および多分物理的に）
欠くことのできない部分としてのＨ８５Ｆ１００を示す
。Ｉ（ＳＳＦ　　／θＯは内部プスユ３を経てゾロセッ
サ、２／、プロセッサ２２　、　Ｉｌｏ　、２　ｔＩお
よびメモリ、２５と通信する。大部分の応用に対しては
、インボード配列が好ましい。

第３図はＨ８５Ｆ　　／θ０の基本動作を例示する。

データ・ベース９メモリグθはサーチされるべき全ファ
イルをロードされる。データ・ベース・メモリｌＩＯは
アドレス可能位置あたり７つの記録を含む。通常のサー
チに対して、リファレンス・ワード１ケ。２のみが使用
される。リファレンス・ワード１１１．２は長ざにおい
て全バ己録である。フィールド・フォーマット・レジス
タｉｉ３は記録のフォーマットの記述（ディスクリゾジ
ョン）をロードされる。すなわち、フィールド・フォー
マット・レジスタｌ１３は、記録内の名フィールドの長
さと位置を定める。それ故、データ・ベース・メモリｑ
Ｏはフォーマットの広い変化を使用するファイルを含む
。リファレンス・ワード］ｌ’２は、データ・ベース・
メモリグθにおける記録と同じフォーマット（すなわち
、フィールド・フォーマット・レジスタブ３によって定
められるフォーマット）を有する７つの記録であること
を注意されたい。

比較器ケ乙は、データ・ベース・メモリｌＩＯから読取
られる７つの記録の各フィールドとリファレンス・ワー
ド１ダノの各フィールドを比較する。記録はデータ・ベ
ース・メモリｌｌＯの１つのアドレス可能位置であるか
ら、すべてのフィールドは同時に比較される。データ・
ベース・メモリグ０の引続く記録を読取り、リファレン
ス・ワード１４’、２と比較することにより、データ・
ベース・メモリ！ＩＯに蓄積される全ファイルがサーチ
される。

比較器ｌ乙は、比較される各記録の各フィールドの比較
結果の表示を出力する。その表示は、ＦＺ単なＬＴ　　
（すなわち、小さい）、ＫＱ、（すなわち、等しい）お
よびＧＴ　　（すな才）ち、大きい）である。フィール
ド比較レジスタ１ｌｌＩは、記録の各フィールドの比較
の予期される結果を定める。もしフィールドの予期され
る結果が記録のそのフィールドの比較表示と同じならば
、イコール・ラス）ｌＩ７はそのフィールドに対する真
レスポンスを出力する。もし予期される結果が比較表示
と同じでないならば、イコール・テスト弘りはそのフィ
ールドに対する誤レスポンスを出力する。各フィールド
に対する貞マたは誤レスポンスは、プール・フラッグ・
メモリｌＩｇに蓄積される。

プール式ｌｌりは、サーチの開始前にロードされる論理
式である。プール・エバリュエータグ９は、プール・フ
ラッグ・メモＩＪ　ＩＩｇの中味に基づいてプール式ｌ
ＩＳによって指定される論理動作のセットを遂行する。

プール・エバリュエータクワの出力は、与えられた記録
に対する簡ｔｌｊなヒツトまたはミス表示である。すな
わち、もしプール式ｌＩ３がプール・フラッグ・メモリ
グどの中り味によって満足されるならば、プール・エバ
リュエータａｑはヒツトを発生する。同様に、もしプー
ル式ＩＩ３か満足されないならば、ミスが発生される。

Ｈ８５Ｆ　　／　００は、テゝ−タ・ベース・メモリグ
θから記録を連続的に取出し、単一のヒツト／ミスが、
リファレンス・ワードｌグコ、フィールド・フォーマッ
ト・レジスターＩ３．フィールド比較レジ″スタダダお
よびプール弐グーの値に基づく々 客テ対して発生することを注意されたい。リファレンス
・ワード２１７．／は「レンジ」サーチに対しロードさ
れる。レンジ・サーチを遂行するために、比較器ｌＩ６
は、各記録とａつの値（すなわち、リファレンス・ワー
ド１４’Ｊおよびリファレンス・ワード２１１／）を比
較して、「以内」および「以外」表示を与える。

第７図はＨＢＢＦ１０θの内部組織を示す。

Ｈ８５Ｆ　　ブス／θ／はコントローラ、２０θおよび
１つまたは複数の比較アレー３００．３０　／　、、３
０Ｌ。

３θ３を接続する。インターフェース１０２は、アウト
ボード配列における入出カケ−プル／／に及びインボー
ド配列（第２図参照）におけるケーブル３１Ｉに対応す
る。基本的に、コンドローラスθ０は、データ・ベース
（すなわち、サーチさレルべきファイル）のサイズまた
は性質に関係な（、Ｈ８５Ｆ／θＯに対して要求される
コントロールおよびシーケンス回路を含む。

データ・ベースのサイズに従って弯化すＡ１聞路は、比
較アレーに見出される。単一の比較アレー（すなわち、
比較アレー３００）を使用すると、１０コクまでの記録
（各記録は７２ｇビットを有する）のデータ・ベースを
処理できる。比較アレー３θｌの方向に多くの比較を加
えると、最大記録サイズを変化することなく、記録（す
なわち、アドレス可能位置）の数が増加する。同様に、
比較アレー３０．２の方向に比較アレーを加えることに
よって、記録サイズは（７２ｇピット・インクリメント
において）拡大されうる。比較アレー内のデータ・サイ
ズに依存するすべての回路を置くことによって、比較器
グ乙、リファレンス・ワード１１／−，２，リファレン
ス・ワード２グ／等は、データ・ベース・メモＩＪ　ｔ
ｌＯ（第３図参照）の拡大を受入れるために適当に拡大
される。７４個の比較アレーを使用することができ、例
えば、１ｉｏｑｔ個の記＠（各記録は３／ユビツトを有
する）のファイル・サイズを与える。

第３図は、コントローラ、２００の全構成を示す。ＭＰ
Ｏブス／θ３は、素子インタフェース論理、２２θ、マ
イクロゾログラムＰ・コントローラＭＰ０．２　’％　
０およびシーケンサユ乙Ｏを結合する。

インターフェース論理、２２０は、アウトボードおよび
インボード配列に対して弄なる素子である。

インターフェース論理２２０は、ケーブル／θコを経て
所望のゾロトコール（ｐｒｏｔｏｃｏｌ）　　と一致す
るための回路を有しなければならない。ＭＰＯＵ＋θは
全Ｈ８８Ｆ　　／θ０コントロール素子であるから、そ
のマイクロノログラムは、異なるインターフェース組織
と適合するために少し変更されねばならなし）。シーケ
ンスλ乙θはＨ８５Ｆ　　７”　ス／　０　／を経て比
較アレーと直接通信する。所望の性能レベルを炸成する
ために要求される速度のため、比較アレーの実際のシー
ケンス・コントロールは、一般目的のマイクロゾログラ
ムド論理よりも特殊目的のハードワイヤー論理を使用し
て遂行される。

第６図は７つの比較アＩ／−（例えば、比較アレー３０
０）の詳細を示す。メモリ・アレー、？θＳは、トラン
シーバ３／θ、メモリ３／／、レジスタ２．７　／　、
２　、レジスタコ３／３および比較器３／４ｔを含む。

トランシーバ、？／θは１．、？、２ビット・データを
Ｈ８８Ｆ　　プス１０／（ずなわぢ、］（ＳＳＦ　　プ
ス／θ／ａ）を経てインターフェースに与える。比較ア
レー３００のノを本市ワードサイズは７．２ｇビットで
あるから、データは、ｔつの３ａビツト・クォーターワ
ードとして受取られる。メモリ３／／はこの方法にてロ
ードされるから、その１０２’１のアドレス可能位置の
各々（すなわち／Ｋ）は７２ｇビット・ワードでもって
ロードされうる。

他の比較アレーは記録の他の部分を含むことができるか
ら、これは、全記録またはその一部分のみでありうるこ
とを注意されたい。

レジスタ２３／２およびレジスタ１３／３は、それぞれ
、メモＩＪ　３　／　／のアドレス可能位置およびリフ
ァレンス・ワードの中１１９によってロードされる。比
較器３／４／は算術比較を行なう。７．２Ｅビツト・ワ
ードの各バイト（すなわち、全部で／Ａバイト）は比較
され、７６バイトの各々に対してコビット結果（すなわ
ち、小さい１等しい又は大きい）を生じる。その結來生
じる３ユの信号は、フラッグ・レジスタ３／’ｌに蓄積
されるためにケーブル３３θを経て移送される。

フィールド・フォーマット・レジスタ３／左は、各フィ
ールドの幅およびスタート位１１ｔを定める。フィール
ド・フォーマット・レジスタ３７にハ、各ピット位置が
７．２ｇビット・ワードの／乙バイトのうちの７つに対
応する／乙ビット位置を有する。もしもフィールド・フ
ォーマット・レジスタ３７左における与えられたピット
位置がセットされるならば、７２ｇビット・ワードの対
応するバイト位置は、フィールＰの最高位バイトである
。もし与えられたピット位置がクリアであるならば、対
応するバイト位置は最高位バイトではない。算術比較は
すべてのバイトに対してなされる。

然しなから、より低位のバイトからの結果は、より高位
のバイトに対する比較結果が等しい時、次の高位のバイ
トに伝えられる。この形式において、フィールドの最高
位バイトに対する比較結果は、全フィールドに対する比
較結果である。

フィールド比較レジスタ、７／６は、各フィールドに対
する予期される結果をロードされる。デート３／Ｆｆ、
３／９および３．２０は、並列にダつのバイトに対する
論理比較を遂行する。論理比較の結果は、フラッグと呼
ばれる各バイトに対する真または課である。フラッグは
フラッグ・メモリ３２／に蓄積される。比較コントロー
ル３．２．２ハ、比較アレーをり、１」御する論理を含
む。

第７図はメモリ・アレー３０５の構成を示す。

第６図に示す如く、メモリ・アレー３０夕はトランシー
バ３１０．メモリ３／／、レジスタ２３／：ｌ。

レジスタ１３〆３および比較器３７グを含む。第７図か
られかるように、これらの素子は、メモリ・アレー３θ
Ｓの全部が７６個のアレースライス（すなわち、アレー
スライスφ３　”Ｉ　Ｏ、アレースライスｌ　３’ｌ／
、・・・・・・アレースライス１５３に！；）から構成
されるように、メモリ・アレー３０　、！ｔ　ニ装置さ
れる。７４個のアレースライスの各々は、構成および動
作が同様である。各アレースライスの は／捧憎ビットのバイトを蓄積し２目、つ発生する。

ケーブル１０／ａ’６−経ての３．！ビット入力（ずな
わちＨ８ＦＪＦ　　デス〆θ／のデータ部分）は、甚低
位バイトがアレ−スライスφ、　４．　、１３お。にび
］２　（・こ伝送されるようにアレースライスに伝送さ
れろ。

残りも同様に伝送される。第８図はアレースライスとピ
ット位置の関連を示す表である、ケーブル３３λ、　３
３３．、・・・・・・３３１１は、第７図の多バイト・
フィールドを促進するために１つのバイトかう他のバイ
トへの比較結果のキャリーを与える。

同様に、ケーブル１０１ｂおよび１０／ｃは、他の比較
アレーからの比較結果のキャリーを与える。

比較結果は、ケーブル３３０として結合されるアレース
ライス（すなわち、バイト）あたり２ビツトを要求する
。ケーブル３３／は、Ｈ８５Ｆ　　デス１０／を経てコ
ントロールコ００に接続される７６ビツト・インターフ
ェースを与える。これは、後に説明するリンキング機能
のためメモリ３／／の２バイト読取を許す。

第９図は第９ａ図、第ｑｂ図、第ｑｃ図から成り、γレ
ースライスφ３’ＩＯの詳細構成を示す。

００Ｔ　ＴＲＡＮＳｏ　　、７　／　Ｏａは、１つのｇ
ビットのバイトに対してＨ８５Ｆ　　デス／θ／ａとア
レースライスの間のバンファリングを与える。ＲＡＭ　
３　／　／　ａおよび３／／ｂは共に、データ・ペース
の／θＪ４個のｇビット・バイトを蓄積する。オクタル
ＤタイツＦＦ　３／　２　ａおよび３／３ａは、それぞ
れレジ／バイト算術比較を与えるために配線される。

ｒ−ト３．２３の出力は、イコール比較へのインニーゾ
ルをｔビットＯＯＭＰＴＲ３／　弘すに与える。イコー
ル比較は、もしも次のいずれかであるならば、インニー
ゾルされる。

ｌ　信号ＨＨＦＬＤ　ＦＲＯＭ　ＢＩＴ−／　　が存在
し、次の最低位バイトがフィールドの最高位バイトであ
り、それ故に、現在のバイトはフィールドの最低位（お
そらく唯一）バイトであることを示す。

２　抽号Ｈに）Ａ　＝　Ｂ　ＣＡＲＲＹ工Ｎ　が仔在し
、次の殻抵位バイトは、イコールの結果を有したことを
示す。

第７図はアレースライスψ３’ｌθを示すから、比較結
果のギヤリーインは、次の最低位比較アレーの最高位バ
イトからのケーブル７０１ｂ（すなわち、Ｈ８Ｓ　Ｆ　
　ブス１０／の部分）を通る。結果のキャリーアウトは
、次の高位バイトへの（すなわち、アレースライス１３
グ／への）ケーブル３３．２を通る。ケーブル３３０ａ
は、比較結果をフラッグ・レジスタ３／７に移送する。

全てのアレースライスがトランシーバを有するとは限ら
ないがら、ケープＡ’３３／ａはＯＯＴ　ＴＲＡＮＳＯ
、？　／　Ｏａを他のアレースライスに接続するものと
して図示される。

Ｈ８５Ｆ　　ブス１０／は３ユビット並列データ・ワー
ドを使用するのみであるから、これは単に経済的考慮で
ある。

ケーブル３乙θは＃ｓ　較コントロール３コΩからのコ
ントロール信号および情報を供給する。最も顕著なこと
は、アドレスＲＡＭ　３　／　／　ａおよび３／／ｂに
供給される７０ピント・メモリ・アドレス（すなわち、
ＭＡ）である。またケーブル３乙０には、ＯＯＴ　ＴＲ
Ａ１１ｓａ　　３／　ｏ　ａ　；　ＲＡＭ、？／／ａと
３／／ｂおよびオフタル・Ｄタイ−ｆＦＦ３／、２ａと
３／３ａをインエーブルし且つクロックする信号が存在
する。重要なものはＬ＜）書込み／読取信号である。こ
の信号は、ＲＡＭ　３　／　／　ａおよび３／／ｂが読
取られ、ＯＯＴ　ＴＲＡＮＳＯ，？　／θａおよびケー
ブル１０／ａを経てＨＥＩＳＦ　　プス１０／に置かれ
ることを許す。後に説明する如く、成るバイト（すなわ
ち、リンク・フィールド）は、次の（必ずしも順次では
ない）記録が比較されることを指示する記録から読取ら
れる。

第１Ｏａ図および第１Ｏｂ図から成る第７０図は、フラ
ッグ発生器３７０の詳細構成を示す。

算術比較結果は、アレースライスからオクタルＤタイｆ
　ＦＦ’　　３　／　７　ａ　、　３　／　７　ｂ　、
　３　／　７　ｃおよび、７／７ｄ（これらは集められ
ると第６図のフラッグ・レジスタ３／７になる）に移送
される。第１θ図を再び参照すると、フラッグ・レジス
タ３／７は、一時にグバイトが遂行される論理比較に対
して並列に発生される算術比較結果を蓄積するために使
用される。２ビツト・バイト選択（すなわち、Ｈ（３７
ラツグ・バイトＯおよびＨＥ＞フラッグ・バイト／）は
、図示のようにケーブル３３７を経て受取られ、デコー
ドされ、オクタルＤタイゾＦＦ３／りａ、３／７ｂ、３
／７ｃ、３／りｄをインエーブルするために使用される
。

論理比較は、エクスクル−シブ・オア３／ｇａ。

３７１ｂ、３／ｇｃ、３／ｇ６，３／９ａ。

３’／９ｂ、３／９ｃ、３／ｑｒｌによって遂行される
。それらのオア回路は、フラッグ・レジスタ”３／７（
すなわち、オクタルＤ＆イゾＦＦ、？／’７ａ。

３／りす、３／りＱ、３／７ｃＬ）に蓄積される算術比
較結果（すなわち、小さい、等しい又は太きい）を、ケ
ーブル３３乙を経てフィールド比較レジスタ３／乙から
受取られる予期された結果と共にエクスクル−シブ・オ
アする。その回路の詳細なり！、察は、フラッグ・レジ
スタ３／７に対して使用される規約が ００中小さい θ／中等しい １０り大きい え ／／Ｃ：）不入 であることを確認するであろう。フィールド比較レジス
タ３／６はインバーテイングであるがら、ケーブル３３
乙を経て受取られる予期された結果に対して使用される
規約は ／／り小さい １０り等しい ０７中大きい ０θり不疲 である。これらの規約は相捕的であるから、入力が機能
的に等しい（しかし論理的に反対である）時、エクスク
ルーシブ・オアはゲート３２０ａ。

３：１０１−＋、３２θＣおよび３．２θｄを設ける。

ケーブル３３　、！ｔ　Ｌｔ、ゲート３２ｏａ、３．２
０ｂ。

３．２．Ｏｃおよび３：ｌＯｄの出力を蓄積のためにフ
ラッグ・メモ’）３；ｌ／に移送する。高信号（すなわ
ちＨＨフラッグ）は、ｎ術比較および予期された結果が
、対応するバイトに対して等しがったことを意味するこ
とを注意されたい。また算術比較と同様に、論理比較は
、たとえフィールドの最高位バイトのみがそのフィール
ドの確実な結果を表わすとしても、全てのバイトに対し
て遂行されることを注意されたい。

第１／図は、オクタルＤタイ７°ＦＦ、？１５ａおよび
３／ｊｔｂを使用するフィールド・フォーマット・レジ
スタ３／Ｓの詳細構成を示す。すでに説明した如く、フ
ィールド・フォーマット・レジスタ３／３は、蓄積され
且つ比較アレーによって処理される７２ｇビット・ワー
ドの／６バイトの各々に対応する／ビット位置を有する
。もしもフィールド・フォーマット・レジスタ３７Ｓの
与えられたビットがセットされる（すなわちコ進／を含
む）ならば、蓄積され且つその比較アレーによって処理
される／６バイトの対応バイトはフィールＰの最高位バ
イトである。同様に、クリアであるビット位置は、対応
バイトがフィールドの最高位バイトでないことを意味す
る。

フィールド・フォーマット・レジスタ３／Ｓは、バッフ
ァリング後にＨ８５Ｆ　　ブス１０／の単に／６ビツト
位置であるケーブル３３／を経ての／６ビツト・ワード
によってロードされる（第９図参照）。フィールド・フ
ォーマット・レジスタ３／！ｒは、線路３３９を経て比
較コントロール３２２から受取られる信号ＬＥフィール
ド・フォーマットＷＲの指令の下にロードされる。フィ
ールド・フォーマット・レジスタ３７Ｓの出力は、すで
に説明した如く算術比較のため使用される。

最高位ビット位置は、（たとえあるとしても）信号Ｈリ
フイールド・フォーマット・キャリーアウトとして次の
最高位比較アレーに移送されることを注意されたい。

フィールド比較レジスタ３／Ａの詳細構成は第１２図に
示される。フィールド比較レジスタ３／乙は、レジスタ
よりもむしろ／乙×グビットＲＡＭ　３　／　Ａ　ａお
よび３／Ａｂを使用する。これは、フラッグ・メモリ３
，２／は全て並列よりもむしろ一時にダつフラッグを蓄
積するから、コストを低下きせるためになされ且つ重大
な性能の欠点を有しない。／乙×クビ゛ントＲＡＭ　３
　／乙ａおよび３／Ａｂをロードするため、ケーブル３
．？／はｇビット・バイトにてＨ３ＳＦ　　シス／θ／
からバッファされるデータを移送する。／乙×グビツｌ
−ＲＡＭ３／乙ａおよび、？／乙すは、ケーブル３ｇＯ
を経テ＋７１）　Ｊ、（Ｚ　４Ｒコントロール、？　、
２．２によって供給されるアドレッシングおよび制御信
号によってサーチの開始前にロードされる。ｇつのアド
レス可能位置のみが使用されるが、ｇｘｇビン）　ＲＡ
Ｍはこの時に便利に役立たないことを注意されたい。

フィールド比較レジスタ３／乙の出力は、ケーブル３、
？乙を経て論理月′較のために７ラツグづ？。

生茶３７０に移送される。すでに説明した如く、フィー
ルド比較レジスタ、？／乙は人力からのデータを出力に
インバートする。

第／３Ｂ、図、第７３ｂ図および第７３ａ図から成る第
１３図は、フラッグ・メモリ３２／の詳細構成を示す。

フラッグ・メモリ３２／に対するアドレッシング情報は
、ケーブル１０／ｅ？ＭでＨ８５Ｆ　　シス１０／から
受取られる。そのアドレッシング情報は図示のＤタイ７
’ＦＦ　　に蓄積される。

／６×ｔピントＲＡＭ　３　ｇ　！；および３ｇｔは蓄
積素子として使用される。フィールド比較レジスタ３／
６の如く、／乙のアドレス…能位置のうちのｇつのみか
使用される。フラッグは蓄積のためにケーブル３３左を
経てフラッグ発生器３７０から受取られる。制御信号１
．　（：＞　ＬＤ　ＦＬＭＫＭ　／およびＬφＬＤ　Ｆ
ＬＭＥＭ　　コは、Ｈ８５Ｆ　シスｌθ／およびケーブ
ル／θ／ｆを経てシーケンサ２ＡＯから受取られる。１
ＡｘｌＩビットＲＡＭ　３　ｇ　！；および３ｇｔ。

のグビット出力は、信号ＨＯλＯＭＨｚ　ＯＬＫによっ
てプール・エバリュエータから同期的にクロックされる
オクタルＤタイプＦ１３ｇ３に蓄積される。

フラッグ・メモリ３２／を読取るための手順は、シーケ
ンサ、２乙０に位置されるプール・エバリュエータの能
率的な性能のために）ａ適化される。

プール・エバリュエータは後に詳しく説明されるか、こ
の点において、ニーずの供給したプール式ｌｌＳが満さ
れるかどうかを決定するために、フラッグ・メモリ３．
２７に蓄積されるフラッグは、プール・エバリュエータ
によって使用されるために可変であることを記憶すべき
である（第３図参照）。

それ故、ＭＵＸ　３　ｇグ、ＱＵＡＤ　ＤタイｆＦＦ３
ｇコおよびＤＵＡＬ　ＳＥＬ　／　ＭＵＸ　３ｇ　／は
、プール・エバリユエーションの間に／４Ｘ＋ビットＲ
ＡＭ　３　ｇ　３および３ｇ乙の便利な読取を、＋／１
°すために使用される。性能を増進するため、１Ａｘｑ
ピツ）　ＲＡＭ３ｇ５および３ｇ乙の一方は、他方か書
込まれる間に読取られる。

イ吾号ＨＣｏ　ＦＬＭＥＭθおよびＨ＜ンＦＬＭＫＭ　
／は、Ｈ８５Ｆ　　シス／θｌおよびケーブル／θ／ｆ
を経てシーケンサ２６０（すなわちプール・エバリュエ
ータ）から受取られる。これらの信号はＱＵＡＤ　Ｄタ
イプＦＦ、３ｇ、２　　によ゛つてｆｉｌ占される。こ
れらの信号は、入力ＳＥ’Ｌ　／およびＳＥＬ　２に窄
づく出力信号Ｌリフラッグ／およびＬＯフラッグコを選
択するＤＵＡＬ　ＳＥＬ　／’　ＭＵＸ　　３　ｇ　／
入力ＳＢＬ　／および５ＦｉＬ　、２として使用される
。この絨択は、／４Ｘ４’ピッ）　ＲＡＭ　３　ｇ　！
；および３ｇ乙の各々において並列に蓄積された７つの
うち何れのフラッグを読取るかに対応する。

ＱＵＡＤ　Ｄタイ７°ＦＦ３ｇ：ｌもまたＤＵＡＴ、　
ｓｍＬ／ＭＵＸ　３　ｇ　／を出力に対してインエーブ
ルにするために使用されるＭＵＸ　３　ｇ　４１の出力
を蓄積（且つコンノリメント）する。これが要求される
のは、ケーブル／θ／ｄが全ての比較アレーからプール
・エバリュエータへの共通サスであるから。ＭＵＸ３ｇ
’ｌは、プール・エバリュエータがその特定の比較アレ
ーをアドレスしている時、ＤＵＡＬ　ＳＥＬ　／ＭＵＸ
　３　ｇ　／のみが出力に対してインニーゾルされるこ
とを確実にする。ＤＵＡＬ　ＳＥＬ　／　ＭＵＸ　　３
　ｇ　／をインエーブルするために、ＭＵＸ　３　ｇ　
’ＩはＬＣＤ＞ＣＡＲＤＸ信号入力の７つと、信号Ｌ　
ｅ）　ＦＬＭＥＭ　３−７からの対応するエンフードさ
れる指示との一致を受取らねばならない。Ｌ　０　ＣＡ
ＲＤ　Ｘ　信号人力は、比較アレーの物理的位置に対応
する。信号Ｌ　ｃ３　ＦＬＭＥＭ　！；−７は、ユーザ
の供給したプール式ｌｌＳから得られる。それ故、ＭＵ
Ｘ　、７　ｇ　’Ｉは、物理的位置だけ異なる多数の同
一の比較アレー（各比較アレーは７つの印刷回路板であ
る）の利用を許すことがわかる０ 第１ダａ図、第１１１ｂ図および第１グＣ図から成る第
メグ図は比較コントロール３２２の詳細図を示す。実際
に全てのコントロール信号は、ＨＥＩＳＦ　　サス／θ
／からケーブル１０／ｈを経て受取られることを注意さ
れたい。ＱＵＡＤ　ＢＦＦ’Ｒ３５ＴＡＴｈ３ｑθ、３
ｑ／および３９コは、７０本のアドレス線路を受取り、
電気レベルに変侯し、ケーブル３乙０を経てメモリ３／
／に出力する。同様に、コントロール信号Ｈ３＞フラッ
グ・バイト０および／、Ｌ３＞レジスタ／およびユ、Ｌ
に）ＬＤ　　フラッグ。

ＬすＭＡ　ＯＬＫ　、　Ｌに）ＷＥ７’ＲＤおよびＬ−
マスタークリアは、ＤＵＡＬ　ＢＦＦＲ３５ＴＡＴＥ　
　３デフによって受取られ、電気的にバッファされ、比
較アレー内で分配される。

ＭＵＸ　３９　’Ｉは、比較アレーの物理内削ＩＨから
のＬ　３＞　ＣＡＲＤ　Ｘ　信号を受取る。すでに説明
した如く、ＭＵＸ　３ｑｌｌは、Ｈｃ：）　ＣＡＲＤよ
りθ、／およびコによってアドレスされる比較アレーが
、適当な物理的位置に対応し、ＭＵＸ　３９　’ｌの出
力をしてデコーダ３ｑＳおよび３　ｔｏ　ｇデコーダ３
ｑ乙をインエーブルせしめることを確実にする。デコー
ダ３９Ｓおよび３切ｇデコーダ３９乙の出力は、比較ア
レー内の所望のアレースライスのアドレッシングおよび
ローディングをコントロールするために及びリンク・フ
ィールドからＨ８５Ｆ　　サス１０／に読取られるアド
レスをインエーブルするために使用される。

再び第を図を参照すると、前の説明は比較アレー３θ０
（他の比較アレーは同じ）の詳細な構成および動作に焦
点をおいた。以下の説明はコントローラ２００を詳しく
説明する。コントローラ２００は、Ｈ８５Ｆ　　サス１
０／を経て比較アレーに及びケーブル７０コを経て外部
環境にインターフェースすることに注意されたい。再び
第Ｓ図を参照すると、コントローラ２００はインターフ
ェース論理、２２０　、　ＭＰＯ２’Ｉ　Ｏおよびジ−
ケンサムＪを含むことがわかる。インターフェース論理
ユ。２θは、ケーブル７０．２を経て外部環境とインタ
ーフェースする回路を含む。ＭＰＯ２’Ｉθは全システ
ムのレベル・コントロールを行なう。シーケンサ２１．
０はデータ・ベース・サーチの詳細なステップをコント
ロールし且つ遂行する。ジ−ケンサス６０はＨ８５Ｆ　
　サス／θ／を経て比較アレーと通信する。ＭＰＯブス
１０３はコントローラコθ０内の主通信経路である。

第１Ｓ図は好ましいインボード配列のためのインターフ
ェース論理、２２０のブロック図である。

すてに説明した如く、パッケージングの点がらみるとイ
ンボード配列が最も望ましい。インターフェース１Ｗｔ
ｈ理２２θとこの配列における他のシステム素子の間の
通信経路は、多数のプロトコールを使用できる。こ＼に
使用されるのは、ＲＭＦ　（すなわち再配置可能なモジ
ュラ−ファミリー）ブス、２３と称されるブッシング（
ｂｕθｉｎｇ）　　１ｊ１７成である。ＲＭＦプス−ゾ
０％）＝＋−／ｌ／は、Ａ、Ｎ／ＡＹＫ　−／、！；ｈ
およびＡＮ／ＵＹＫ　−、ｔ　０．２　　コンピュータ
を含む物受入の多数の軍用製品において実用されている
。これらの製品は市場において有用であり目っ使用され
る特定のブス・プロトコールは本発明にとって重要でな
いから、ＲＭＦプス・プロトコールは実施例を説明する
のに必要な範囲まで説明される。実施例は、一般目的ホ
スト・プロセッサとしてＡＮ／ＵＹＫ　−ｋθコを使用
する。

トランシーバラ２／はインターフェース論理データ経路
を／乙ピットコ方向ＭＰＯブス／θ３に接続する。同様
に、トランシーバ２２５はＩｒ！７　ＦＩＮ　ラフ６ビ
ツ）　ＲＭＦ　７ス、２３に接続する。ＲＭＦ’ブスλ
３へのインターフェースのコントロールの大部分け、Ｂ
工ｕ（ｔなわちブス・インターフェース・ユニット）コ
ントロール２．２７によって供給される。

０／Ｔ／ＢＡ　　、２２６は、オペレーション（すなわ
ちＯｐ）コード、タイプ・コードおよびブス・アドレス
を蓄積するレジスタを含む。チャンネル。ＭＤレジスタ
２ッグは、ブス・インターフェース指令を蓄積する。コ
ントロール・メモリハ―は指令およびデータをバッファ
するために使用される。

第１乙図はＭＰＯ２’Ｉ　Ｏの全ブロック図を示す。

中央コンポーネントは、ＡＭＤモデル２９１０．マイク
ロシーケンサ・デバイスである２ｑ１０シーケンサニゲ
７である。ＰＲＯＭ／工Ｒ，２’１ｇはマイクロプログ
ラムを蓄積する。ＲＡＭ　、２　ｋ　３はワーキング蓄
積を与える。残りのエレメントは、ＡＴＪＵ　機能を与
えるため又（Ｊ基本的マイクロシーケンサの現在の機能
を増進するための傷殊目的の回路である。

ＭＰＯ２’Ｉ　Ｏは全ての他のエレメントとＭ’ＰＣブ
ス／θ３を経てインターフェースする。

第７７図はシーケンサ、２６θのブロック図である。シ
ーケンサ、２６０は、サーチ動作をコントロールするた
めに使用される特殊目的回路を有する。特殊目的回路は
、これらの機能がＨ１望の性能を与えることを要求され
る。プール・エバリュエータ・メモリ、ＩＡＩは、ＲＤ
／ＷＲ／サーチ・シーケンサ、２乙左のプール・エバリ
ュエータ部分によって最も便利に使用される形式におけ
るプール式を蓄積する。リミット・レジスタ、２６コは
、与えられた数の記録のサーチにおいてサーチを終了す
る。遅延レジスタ２６グは、大きい多バイト・フィール
ドを有するサーチおよび多数のタームを有するプール式
に適合するために記録あたりのサーチ・タイミングをお
そくする。ＦＬＤ　ＡＤＤＲレジスタコロ３は、リンク
・フィールドの記録におけるアドレスを蓄積する。

ヒツト・スタック、２　Ａ　４は、ヒントとゎがった記
録のアドレスを蓄積する。ＭＡＲ（メモリ・アドレス・
レジスタ）スタックニア、２は、サーチされるべき記録
アドレスを蓄積するために使用される。入力および出力
メモリ・データ・レジスタ１０／の間のデータをバッフ
ァする。クロック２７乙は全同期ｍ号を供給する。

第７ｇ図はインターフェース論理ユ、２０の各主要素子
の詳細な構成および動作を説明する図面を示す。第１９
図はＭＰＯ２’ｌθの各主要素子の詳細な構成および動
作を例示する図面を示す。同様に、シーケンサ２乙θの
各主要素子は、第、２０図に含まれる詳細な構成および
動作を示す対応する図面を有する。

第２１図はトランシーバコ、２／の肝細な構成を示す。

、ｔ　フタルＸ０ＥＩＶＫＲＪ　２　／　０および、２
２／／は、コントロール・メモリｘ　ｘ　、２　ヲＭＰ
Ｏフス１０ａにインターフェースする二方向デバイスで
ある。信号ａＣ＝＞ソース−ＣＭ　　は、ＭＰＯ指令ビ
ット乙としてＦＲＯＭ／ＩＲＪ　４弓（第り７図および
第ｔ７図参照）によって発生される。Ｑ、ＵＡＤ　Ｄ　
　タイツＦＦ　、；ｚ２／２　法ＲＭＦブス、２３から
受取られる信号Ｈ３ＩＯｏ　５ＣＡＮ　ＥＮを同期させ
るために使用される。

第２２図はＲＭＦプスコ３とＭＰＯブス／θ３の間のデ
ータをバッファするコントロール・メモリ、２２２を示
す。コントロール・メモリ２スユは、／６×グビットＲ
ＡＭユ２２／、　、２２．２ユ１，２ツ２３および２Ｌ
μを含む。／乙ビット・データ人力は、トランシーバ２
２／またはトランスミッタ、２２３から直接受取られる
。７６ビツト・データ出力はトランシーバ２２３および
トランスミッタ２．２３に移送される。コントロール・
メモリ、２２ノは、ＱＵＡＤ　Ｄタイ′７°ＰＦ、：１
．．２２ｋまたはバッファ、２２２乙および２２．２ｇ
によってア、ドレスされる（第、２３図参照）。コント
ロール信号（ずなわち信号り中ＣＭ　Ｅ＞　ＴＲＡＮＳ
ブス及びＬ中Ｃ０ＮＴＲＭＩＤＭ　ＷＲ工ＴＥ　）は、
ＢＩＵコントロール２．２７の説明と共に後に説明され
る（＠３０図益照）。

ｍ２．３図はコントロール・メモリー２２をアドレッシ
ングする回路を示す。ＱＵＡＤ　Ｄタイ７’ＦＦ１２．
２３はｔビット・アドレス・レジスタとして使用される
。Ｑ、ＵＡＤ　ＤタイプＦＦ　２．２．２５人力データ
は、トランシーバ、２２ｇ（第、２７図参照）から受取
られ、インターフェース論理２２０がＲＭＦプス２３か
らコントロール・メモリ２２２に対するアドレスを受取
ることを許す。ＱＵＡＤ　ＤタイプＦＦ２２．２　！；
　ハ、インターフェース・コントロール論理によッテ発
生される信号Ｌ　Ｅ　５ＬＡＶＥ　（ＭＰＯ５ＹＮＯ）
によって出力に対してインエーブルされる（第３．２図
系照）。ＱＵＡＤ　ＤタイツＦＦコ２．２Ｓは、後に説
明し且つ第２９図に示されるＢ工Ｕコントロール２コア
によって発生されるタイミング信号ＨＥＴＴ／（すなわ
ちターミネータ・タイミング・パルス／）によってクロ
ックされる。

第２３図かられかる如く、タビット・コントロール・メ
モリ・アドレスは、ＢＩＵコントロールコ２７（第２９
１ｇ＋参照）によって発生される信号り中ブス・マスタ
ーによってインエーブルされる時ＤＵＡＬ　ＢＦＦＲ３
５ＴＡＴＥハー乙およびス、２．２ｇによって供給され
うる。それ故、スレーブ・モード（すなわちＨ８５Ｆ　
／　００がＲＭＦ　　プスコ３からの指令および／また
はデータのターミネータまたはレシーバである）におけ
る時、コントロール・メモリ２スは、トランシーバ２２
ＳおよびＱＵＡＤ　ＤタイプＦＦ　ｕ　２　ｋを経てＲ
ＭＦ　　プス、２３によって外部的にアドレスされるこ
とかわかる。同様に、ＨＥＩＳＦ／（１７θがブス・マ
スクである時、コントロール−メ％す、２２２はＤＵＡ
Ｌ　ＢＦＦＲ３ＳＴＡ、ＴＥ　、２２：ｌ乙および２；
１２ｇによって内部的にアドレスされる。

内部アドレッシングが使用される（すなわちプス・マス
ターモードにおける）時使用される実際のアドレッシン
グは、Ｏ／Ｔ／ＢＡ　　、２．２６お」二びＢＩＵコン
トロール、２．２７（自３：１ｇ図ｒ　：Ａ４．２ｑ図
および第３θ図該Ｊｉ１．１）によって％生されるコン
トロールおよびタイミング信号である。コントロール・
メモリュ２２はまたＭＰＯＪグθとマルチフ０レクサ２
Ｓ乙ｌ（’３８３　’ｌ　ｇ　図ｍ　Ｉｔｅｌ　）によ
ってアドレスされうる。

トランスミッタ２．２３は第２７図にｔ４’ｆ　ａｌｌ
に示される。トランスミッタ２．２３はＱＵＡＤ工ＮＶ
　３ＳＴＡＴＥ　２２．３　／　、　２２３２および。

２．２３３とＤＵＡＩ。

ＩＮＶ　３５ＴＡＴＩｉ！　、２２３　’／’および；
）、、２．３！；を含む。これらのデバイスは、ＢＩＵ
コントロールユ２７によって発生される信号り中ＴＲＮ
５００Ｍブスによってインエーブルされる時、トランシ
ーバ２．２にの出力ヲコントロール・メモリ２２２の入
力にＭ　４ｊ−に接続する。間単には、ＭＰＯ２’Ｉθ
およびシーケンサ２乙θにおいて使用されるインバーテ
イング・デバイスであるＤＵＡＬ　ＩＮＶ　３５ＴＡＴ
Ｅ　、２２３乙もまた第２’１図に存在する。

第２ｓ図および第２乙図はチャンネルＯＭＤレジスタ、
２２グを示す。そのレジスタは、ｇビット・アドレス可
能ラッチ、１２４　／およびＪＪ４Ｊを使用する。これ
らのデバイスは、ＲＭＦブス、２３におけるアクティブ
・トランスファを制御するステータス信号を蓄積する。

ｇビット・アドレス可能ラッチ、２．２　’４．２は、
その人力として信号ＨＯ０Ｍデータ０を有する。アドレ
ッシングは、信号１（ｃ３ＣＭ　　データｌ、＼および
３を使用して達成される。

これらは、コントロール・メモリλ、２．２の出力の他
のピット位置（すなわち／、２および、？）に対応する
。ｇビット・アドレス可能ラッチ２２グ／は同様に、そ
のデータ入力としてビット位＋ｔ　＋を及びそのアドレ
ッシング入力としてビット位置、り。

乙および７を有する。信号ＬＨＭＯ（すなわちマスター
クリア）は、チャンネルＯＭＤレジスタ、２２＋をクリ
アする。信号Ｌ　ｅ）　ＬＤ○Ｒ／およびＬ　ｃ＞　Ｌ
ＤＯＲＪ　は、それぞれｇビット・アドレス可能ラツ−
Ｆ−，２，２４’２および、２２　＋　／　（７）　０
−ディングをインエーブルする。これらの信号は、第、
２乙図のチャンネルＯＭＤレジスタ２；ｌ’！コントロ
ール回路によって発生される。チャンネルＯＭＤレジス
タ、２．２１Ｉ出力信号は、ＭＰＯ２’ｆ’θへのモー
ド指令である。

こレラのｉ号は、ＭＰＯ２’ＩＯのコンディションＭＵ
Ｘ　２　ｌＩ／；の一部分として後に説明する第ψｇ図
の回路によって使用される。

すでにＨＩＩ：！明した如く、第コ乙図はチャンネルＯ
ＭＤレジスタ、２．２１Ｉ−の動作を制御する回路を示
す。

ｒ−）、２．２４ｔＡ　、２．２’１７ｔ６．）：、び
、２２　’ｌ　ｇ　ハ、重要なコントロール蓄積素子を
クリアするＬ　ｃ３０ＨＡＮ（すなわちチャンネル）　
ＯＬＲ，Ｈｃ＝＞　ＭａおよびＬ＝ＭＯ信号を発生する
。マスタークリア信号は、Ｂ工■コントロール、２．２
７により内部的に発生されるチャンネル・クリア（すな
わち信号Ｈｃ＝＞　０ＬＲＯＨＡＮ　（Ｓ／）　）によ
って（第３ａ図参照）又はＲＭＦブスス３から受取られ
るマスタークリア（すなわち信号ＬＱマスターＣ！ＬＲ
）によって発生されうる。

第２６図を径照すると、）ｆ−ト２．２．３０および２
．２ダ０は、チャンネルＯＭＤレジスタ、２２４’のロ
ーディングをインエーブルする信号を発生する。

信号Ｌ　ｃ＝）　ＬＤ−ＯＲ／は、信号Ｈ啼ＣＭ　デー
タｇ（すなわち、コントロール・メモリ２２）の出力の
ピット位置ｇ）とＨゆ（：！ＭＤ　ＯＬＫ　（すなわち
ＢＩＵコントロール、２．２７によって発出穴ねスコ・
〕にローフ１／信号）の一致によって、又は、１ｊ号Ｈ
ｃ３　ＭＰＣサイクル（θ）（クロック２７乙によって
発生される）、信号ＨＨＤＢＳＴ　　＝　ＯＭＤ　Ｌ、
ゾスタ（ＭＰＯ：１．１１０によって発生される）およ
びＨＥ　ＣＭ　データｇの一致によって発生される。？
Ａ２１．図からゎがる如く、信号Ｌ　””＞　ＴＪＤ　
ＯＲ２は同様に発生される。

第コ乙図はまたＱ、ＵＡＤ　ＥＦＰＲ２２グＳを示す。

その出力（すなわち、信号ＨＥブランチｏ−３）は、信
号Ｌ　Ｃ：）ＭＯが存在する時にｐＲｏｙ／ｘＲ，２Ｉ
Ｉ　ｇの対応出力とワイヤーオアされる。これは、ＭＰ
ｃａダ０がマスタークリアにタシ？＜既知のマイクロプ
ログラム状態にもどることを確実にする。

第２７図はトランシーバ−，２，１ｔを詳細に示す。

トランシーバココ、夕はオフタル・トランシーバ２２ｋ
ｌおよび、２ｊ、Ｓ−、！を含む。トランシーパス。２
左は／乙ビット・コントロール・メモリ２λ２出力回路
をＲＭＦブスコ３にインターフェースする。

インニーゾル信号Ｌ　Ｅ　ＥＮＡ　ＲＭＦブスおよびコ
ントロール信号Ｈ中トランスミツトは、Ｂ工Ｕコントロ
ール２ニアによって発生される（第３０図参照）。

第２ｇ図はＯ／Ｔ／ＢＡ　　２．２　Ａの詳細な構成お
よび動作を示す。機能的に、この素子はグビッ）Ｏｐ（
すなわちオペレーション）コード、グビット・タイツ・
コードおよびｇビット・ブス・アドレスを蓄積して、Ｒ
ＭＦプス２３上の移送をコントロールする。Ｏｐ　　コ
ード、タイツ・コードおよびブス・アドレスはＲＭＦブ
ス２３の専用線路を使用する。

オクタルＤタイツＦＦ　　２２乙コ　はＯｐ　　コード
およびタイプ・コードを蓄積する。オクタルＤタイゾＦ
Ｆ２２６／およびコ２乙コへのデータ入力は、ＭＰｃプ
ス／θ３の／６データ・ビットを経由する。この方法に
おいて、ＭＰｏ　、２１１Ｏは、ＲＭＦブス、２３にお
けるデータ移送を制御するためにオクタルＤタイゾＦＦ
　）、２乙／および２．２１．２をローディングできる
。

オクタルＤタイツＦＦ　２．２乙／およびユ、２乙ツは
、Ｂ工ＩＴコントロール２２７によって発生される信号
ＴＪ　Ｅブス・マスターによって（入力ＯＴＬにおいて
）インエーブルされる（第２９図谷間）。信号Ｌ　ｃ＝
＞　ＬＤ　Ｏ／Ｔ　　およびプスＡＤＤＲは、オフタル
Ｄ／ タイ７°ｐｐ：１２ＡＸおよび１２４．２をクロックす
る。この信号は、ファンクション、　１）ＢＳＴ　、　
　ソース・デコードＪ＆ｌＩによって発生される（第３
０図参照）。第２ｇ図および第３０図を餞照することに
より、ｔビット・タイプ・コードはまたオクタルＤタイ
プＦＦ　　ツ２６／およびケーブル１０；ｌａによって
Ｂ工Ｕコントロールユ２７に供給される。

第２ｇ図のインバータ２２Ａ３および２．２Ａ’ｌは、
それぞれ／および２デ一ト伝播時間だけ遅延されるコン
ノリメントおよびトルー状態にＯｐ　　コードφを供給
する。

給コワ図、第３θ図、第３７図および給３２図は、ＢＩ
Ｕコントロール２．２７の肝細な構成子３よび動作を示
す。第２ｑ図は第：１９ａ図と第、２ｑｂ図から成り、
ＢＩＬＩユニ７７を示す。これは、部品ナンバー７０７
１，９ＡＩ　　として本発明の＝２人がらの有用なハイ
ブリッド・パッケージである。このｆ５ｆ＞　品ハＡＮ
／υＹＫ−３０！軍用コンピュータにおいて現在使用さ
れている。Ｂ工Ｕｌ、！？／は、入力としてＲＭＦブス
、２３コントロ一ル信号を受取り、ＲＭＦプス、２３の
コントロール信号を発生し且つＨ８５Ｆ／θθの内部に
使用するためにタイミング信号を発生する。

主要人力は、ｇビット・ブス・アドレスを含む。このｇ
♂フットブス・アドレスによって、ブス・マスター（す
なわち現在ＲＭＦプスス３のコントロールにおけるデバ
イス）はターミネータ（すなわちＲＭＦブス、２３によ
って現在コントロールされるデバイス）をアルレスする
。Ｆｏｅ　ＳＥＬ　（すなわち位置選択）およびデバイ
スエ、Ｄ、はＲＭＦ　　ブス２３の使用を仲裁するため
に使用される。仲裁は、それによって次のブス・トラン
スファ・サイクルに対するブス・マスターが決定される
過程である。

Ｂ工Ｕ２２７　／によるタイミング信号出力は、ＯＴ（
すなわちオリジネータ・タイミング）／−りおよびＴＴ
　（すなわちターミネータ・タイミング）／−３を含む
。

８Ｉ８３θ図は第３０ａ図と第３０ｂ図から成り、Ｂ工
Ｕコントロール、２．２７の附加的な回路を示す。

発生される信号は、各種のデータ移送をコントロ（６■ −ルするために使用される。例えば、信号ＨＣ３）ラン
スミツトはトランシーバ２２ｋをコントロールするため
に使用される（第：１．７図参照）。同様に、信号り中
ＥＮＡ　ＲＭＦプスはトランシーバユ、２５をインエー
ブルするために使用される。信号Ｌ（ＯｏＯＮＴＲＭＥ
Ｍ　ＷＲ工ＴＥおよびＬｌ中ＣＭ→トランス・ブスは、
コントロール・メモリ２．２．２の動ｆｔｆ：＋ントロ
ールするために使用される（第、２．２図参照）。

信号Ｌ３＞）ランス→ＣＭ　　ブスはトランスミッタ、
２．２３をコントロールしく第３２図参照）、信号Ｌｐ
　ＥＮＡ　ＭＰＯ−ｆスはトランシーバコ２／をコント
ロールする（第２／図参照）。信号Ｈ（：）指令はＢ工
Ｕコントロールツ２７において使用される（第３２図参
照）。信号Ｌφ指令は使用されない。

これらの出力は、第３０図の如くタイミングおよびコン
トロール信号入力から発生される。り（財） ィゾ・コードはすでに説明した如＜　Ｏ／Ｔ／ＢＡ　２
２　＆から受取られる。信号Ｈ［３０Ｆコード０および
ＬＥＯＰ　　コードＯＡ　　は同様に４出される。タイ
ミング信号ＯＴ、２．ＴＴＪおよびＯＴ３はＢ工Ｕ２．
２り／によって発生される。信号ＨＥスレーブ（Ｍｐｃ
＋　５ｙＮａ　）　　およびＨＯＲＭＰ’　ＲＥＱは、
それぞれ弘ビット・ラッチ２！；９０およびデー）、２
３ｑ５によって発生される（第５２図参照）。残りの入
力はＭＰＯＪグ０から受取られ、後に説明する如＜つ１
１生される。

第３７図および第３２図はＢＩＵコントロールユコ７の
附加的な回路を示す。すでに説明した如く、インターフ
ェース論理；１：１０の特定回路はＨＢ　ＳＦ　　のイ
ンボード配列に向けられる。第２図を参照されたい。実
施例において、内部プスユ３はＲＭＦブス２３であり、
ＲＭＦゾロトコールを使用する。この配列において、グ
ロセツザユ／および、２．２はＡＮ／ＵＹＫ　−３０２
プロセツサである。インターフェース論理２コθは、他
のインボード配列のため内部ブス、２３における異なる
ゾロトコールに適合するために異なることがたやすくわ
かる。同様に、第１図のアウトボード配列は、インター
フェース論理２２θ内の他の回路を要求する。このため
、インターフェース論理。２．２０の説明が要約してな
された。

再び第１乙図を参照すると、ＭＰｏ　、２グθのブロッ
ク図が示される。すでに説明した如く、ＭＰＣ，２１Ｉ
ＯはＡＭＤモデル′２ｑ１０マイクロシーケンサに基づ
いて作動する。ＭＰｏ２　’Ｉ　Ｏの各素子は後に説明
する。この説明のために第１Ａ図を参照すると役立つ。

第１ワ図を参照すると、どの図面がＭＰＯ２’ｌθの主
要素子の各々の詳細な説明を与えているかがわかる。

第３３図は素子ブランチＡＤＤＲ（すなわちアドレス）
の詳細を示す。ＱＵＡＤ　ＢＦＦＲｕグ／、２および２
１Ｉ／３は、ＰＲＯＭ／工Ｒ２’１ｇ（第９７図）と、
２９／θシーケンサ、２グア（第り０図）の間のバッフ
ァとしてｌｌ１ｉＩｌ＜。すなわち、Ｑ、ＵＡＤ　ＢＦ
ＦＲ，２グ／２および：ｌ’ｌ／３は、ＦＲＯＭ　　（
マイクロプログラムラ含ム）とマイクロシーケンサ（す
なわち：１ｑ１０シーケンサ、２４７）の間のブランチ
・アドレスをバッファする。Ｑ、ＵＡＤ　Ｄ　３　ＳＴ
　ＯＵＴ　、１　／　／はページ・レジスタとして作用
する。そのページ・レジスタは、現在の２ｑ１０シーケ
ンサ・アドレスの酸高位ビット位置（すなわちｇ、９，
１０および／／）を％　ｉＦＡし且つ２９／θシーケン
ザ、２４’７に′４９′立てる。これは心安である。何
故ならば、アドレス・スペースユ１２アドレス可能位置
お」：びＰＲＯＭ／ＩＲ、；１１１ｇは、ｇビットのみ
を供給するから。ブランチ・アゲ−２’ｌ／は、２９１
０シーケンサ、２４’７によって発生される信号Ｌ　１
ｍ＞　ＰＬ　　によってインエーブルされる。ＱＵＡＤ
　Ｄ　３　ＳＴ　ＯＵＴ　、　２　’％　／　／はまた
クロック、２７Ａによってクロックされる（第７ｇ図参
照）。

第３ダ図はベクトル・ｌ／ジスタお―の詳細な構成およ
び動作を示す。ベクトル・レジスタ、２１ユはオクタル
ＤタイツＦＦ２’１２ツおよびＱＵＡＤス Ｄ　３　ＳＴ　ＯＵＴ　　、２９　％　／を含む。ベク
トル・レジスタ、１．４．２の目的は、ＭＰＯブス１０
３からの１２ぎット・ジャンプ・アドレスを受取り、そ
れを一時的に蓄積し、そして、それを、２９１０シーケ
ンサユグクに移送し、インターページ・ジャンプ指令を
遂行する。ベクトル・レジスタ、２Ｉ１．２は、ファン
クション、ＤＦｉＳＴ、　　ソース・デコーｐ、２ｓグ
から受取られる信号ＴＪ　Ｅ　ＬＤベクトル・レジスタ
によって入力に対してインエーブルされる（第１１７図
ｍ照）。ベクトル・レジスタ、２グコは、λ９１０シー
ケンサ、；ｔｌＩｑによって発生される信号Ｌｌ：＞ベ
クトルによって出力に対してインエーブルされる。

第３Ｓ図は現在使用されない素子インターラットコク３
を示す。インターラット２’１３は、インターラットに
対するインターラット・エントランス・アドレスを供給
するための耐折能力を与える。、２？　１０シーケンサ
、２１Ｉ’７によって発生される信号Ｌ　ＨＭＡＰによ
ってインエーブルされる時、ｇ　ｔｏ　、３　　インコ
ーダ２’ｌ　３’ｌへのｇ入力のうちの１つは、特定イ
ンターラットを表わす低である。

ｇ　ｔｏ　３　　インコーダ２’１．３２は、そこから
唯一のインターラット・エントランス・アドレスを発生
する。ＤＵＡＬ　ＢＦＦＲ３５ＴＡＴＥツｌＩ３！；お
よびコグ３コ。

ＤＵＡＬ工ＮＶ　３５ＴＡＴＦ１．２　ｑ３３およびＱ
ＵＡＤ　ＢＦＦＲコｌ１３／は、ビット位θ、／、！；
、Ａ、７．ｇ。

９、／θおよび／／をアドレスするための定数を発生す
る。

第３乙図はＭＰＯシス１０３に必安な定数を位置させる
ために使用されるコンスタン）　ＭＵＸ　（ｔなわちマ
ルチブレフサ）コ１ｌｔｌＩを示す。コンスタントＭＵ
Ｘ　、２　ｌＩ４はＱＵＡＤ　ＭＵＸ　、２　’＠　’
７　／　、　、ｌ　Ｑ　９　ｕ　。

２’ｌ’１３および、２＆４’４’を使用する。これら
の、２４’−４’　／　、２’１ｌｌｌ　、２’ｌ’１
３およびコグググの各々は、ＦＲＯＭ／工Ｒ−ダｇの出
力もしくは２進θがら選択できる（第４ｔ１図参照）。

コンスタントＭＵＸ　Ｊ　＋　＋はファンクション、　
ＤＩｓＴ　、　　ソース・デコード２！；’ｌによって
発生される信号Ｌリソースーコンスタントによって出力
に対してインエーブルされる（第グア図船照）。コンス
タントＭＵＸユ弘ダに対すス償桁は−Ｎ云丙ｆｒｎ　／
　Ｊ−谷■呂ＴλＴｏ甲ノおよびＨＱｌＮＳＴ　３に基
づく。これらの信号はＰＲＯＭ／工Ｒ２りｇから読取ら
れる。第り７図参照。

菓子ＡＬＵ　（すなわち算術論す（（ユニツｌｉ、２１
およびＡＯＯ（すなわちアキュムレータ）２５０は第３
７図、第３ｇ図および第、３　ｑＩＸＩに示される。

第、７７８図とｍＪｑｂ図から成る第３７図は上位バイ
ト（すなわちビット位置ｇ−／、ｔ）を示すが、第３ｇ
ａ図と第３ｇｂ図から成る第３ｇ図は下位バイト（すな
わちビット位１ｄＯ−７）を示す。第３ｑ図は−ＡＬＵ
　、２１Ｌｔ３およびＡＣＣ，２３０のコントロール回
路を示す。ＡＬＵ　、２　＋！３は、タイ′ｆｓグＬＳ
３ｇ／のグビットＡＬＵ　Ｔ＋□ｃＴｎ　　（ずなわち
ファンクション）　（）ＩＮ　（すなわちジェネレータ
）２グＳ０゜２り、！；／、、２グ左グお」：びト弓５
を使用する。

ＡＯＯ２３θはグビット・シフト・レジスタ；ｌ’１３
２　。

、２ダＳ３，２ダＳ乙および２ダＳ７全使用する。

これらのｇつのデバイス（すなわちｑつのファンクショ
ン・ジェネレータおよびｔつのシフト・レジスタ）はＭ
Ｐｏ　、２　’＋　０の主要な′棹術能力を与える。

ＡＬＵλグＳへのコつの／乙ビット・データ人力は図示
のＭＰＣプス／θ３およびｈｃｃ　（すなわちアキュム
レータ”）　、２５０からである。ＡＬＵ　２１１．ｆ
ｆの第７の／乙ビット・データ出力は、ｈａａａｓｏお
よびＲＡＭ　２　！；　３に向う。ＡＯＯ２３θの出力
はバッファ２３．夕を通りＭＰＣプス／θ３にｒ−トさ
れる。

ＡＬＵ　、２　ｌ１３の上位バイトおよび下位バイトの
構成および動作は、第３７図および第３ｇ図を比較する
ことによって非常に似ていることがわかる。

第３７図はＡＬＵ　、２　ｌ／−＆のコントロール回路
を示す。

３コ×ｇビットＦＲＯＭコ弘ＳｇはＦＲＯＭ／ＩＲ，２
７ｇの出力によってアドレスきれる（第１１／Ｉ’４案
照）。

３２×ｇビットＦＲＯＭ　　コｌｌ３ｇの出力は、Ａ’
ＬＵ２ゲタおよびＡＯＯ２！ｒ　Ｏの動作をコントロー
ルするために使用される。

信号Ｈ３＞ＳＩＯは、ＰＲＯＭ／工Ｒノグｇの出力（す
なわち工ＮＳＴ　　５−７）に基づく撰択をなすＭＵＸ
、２１１５９によって発生される。

第４０図は２ｑ１０シーケンサ２’１７を示す。

シーケンサ２グアはマイクロノログラム・コントローラ
、２’ｌ’７／を使用して遂行される。ＡＭＤ　２９１
０マイクロシーケンサの使用はこの技術における標準で
ある。もつと重要なことは後に説明するマイクロノログ
ラムである。

グつの蓄槽デバイスＲＯＭ　Ｗｚ’ＲＥＧスゲｇ／。

ユ１−２２グｇ３および２ｑｇｔｉから成るＰＲＯＭ／
工Ｒ，２４’ｆｆか第１１／図に示される。予期される
如く、これらのデバイスは１．２９１０シーケンサ１２
１１７によってアドレスされ、信号１（ＣＩＯＭＯによ
ってクリアされ、菓子クロックコク乙の発生する信号Ｌ
　ｃ＝＞　ＭＰＯＯＬＫによってクロックされる（第７
ｇ図参照）　。ＲＯＭ　Ｗ／ＲＥＧ　２　ＩＩ　ｇ　３
および、２ｑｇｑは、／Ａビット指令ワード（すなわち
信号ＨＥ　ｌＮ５Ｔ　Ｏ−ｌＮ５Ｔ　／　Ｓ　）　　を
供給する。ＲＯＭ　Ｗ／ＲＥＧコｔｉｇ、２は、コンス
タント入力をコンスタントＭＵＸ　、２　ｌＩ４に供給
しく第３６図ら照）且つブランチ・アドレス入力をブラ
ンチＡＤＤＲ，２４（７に供給スる（第３３図痒照）　
。ＲＯＭ　Ｗ／ＲＦｉＧ　Ｊ　４’　ｇ　／は信号ＨＣ
３Ｃ０ＮＤＳＦｉＬ　Ｏ−３を素子コンディションＭＵ
Ｘ　、２　ＩＩ乙に供給する（第１Ｉｇ図路照）。これ
らの信号はコンディション珈択をなすために使用される
。ＲＯＭ　Ｗ／ＲＩＧ　２　’Ｉ　ｇ　／の残りのｔビ
ット位置は、２９１０シーケンサ、２ｑ７へのｑブラン
チ信号入力である（第り０図参照）。こ＼に含まれるマ
イクロコーＶ　　＋　　　ＩＩ　　　７　−ｉ−ノ　　
ｊ、　　Ｊ’／’　　ＩＪ　　ＴＩ〇八’へｌｌ　／ｖ
ｔｉ　　　リ　　ノｊ　　　Ｏ／Ｉ＼！　　＋ｔＪ−Ｊ
−４−１）ｎする。

（７７） −２１５− ＭＩＣＲＯＣＯ（１６１０ｇ　ＨＩｈ　５ＰＥＥＤ　ａ
ｌ＆１ｌｃｌｌ　ｆｕｌｌｃＩＩＯＮ　ＩＨ５ＳＦＩ　
　　　　　　　　　　　　　　　　　　　　　　　　　
ＤＡτ（０４１Ｃ２タノ １１１ｃ＃０ｃＯＯＩＦｏ＠ＨＩＱＨＳＰｔＩＯＳＥＡ
ＲＣＨＩｕＮｅ＋ＩＯＮ＋＋＋５ｓｙｌＤ＾＋ｔｏａコ
５＠、６０００５４０３００：１７６００１００００＆
ｌｌ。ａＣａｌｌＩＲｕＥ、Ｉ−ＩＰ４１１００６０４
１１６６０ＩＱｓ０６１４００コＩＩＩＯＡ８ＭＩＩＩ
ＯＩＩＯＬＪＡｉｌ、ＡＣＯＮ＋、ＲＳＡＶＲ＋１１Ｃ
ＩｌｔｊＣｔｌＯＬＦＯＲ＋−１１ＧＩＩＳＰＬＩＯ’
ｉ［ＡｌＩｃ１ｌＩｕｌＩＣＩＩＯＮＩＩＩｓｓＩＩＯ
＾ｎ０４４コ２ｏＯＯＯ５４０コ０２Ｏ２０Ａ２００Ｕ
Ｑ６ｏＤ、、＋ＩＣｏｎＩＩＺ、ｌｌＩｌｌＡｎｌＭＩ
ＣｎＯＣＯＯＬ　ＩＯＲＩＩＩｃＭ　５ＰＥｔＤ　１ｆ
ＡＨＣＩＩ　ＴｕｌＩＣ＋＋ＯＮ　ｌｌｌ５ｓ）ｌ　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　ＤＡＴＥ　０４＋ＬｕＱ５コ１．０Ｄ
Ｏ１３＋＋６００１０２００１６００）ＩＩｌｌｌｌ、
ｌｌｎｌｌＪＡＭ、ＡＣＯＩＩ＋、ＰＩＩＳＡＶ：ＭＩ
ＣＲｕＣＯｕＥ　ｆＯＲＮＩＣＩＩ　５ＰＥＥＯ５ＵＲ
（ＩＩ　ＴＵＩＩＣ＋１Ｑｌｌ　ｌｌｌ５ｓＦ＋０＾Ｉ
ｔ　０４１５００　　　　　　　ＰＡＱ［ｌコ（９３ノ ｕ■７０ｏｏｄコ［ｔ１６０００１２００１７１０２Ｍ
ＩＲ１，ｌｌｌ＋、駅〔、ＩＣ０Ｎ、０１２１１１９．
０００４コシ１６ｏｏｏｏｏｏｏｏｏｏｏｏ−）＋、Ｌ
ｌ曜Ｃ０１１１１ｉ１２１．ｆＯ００４４６０３１６０
４０００００ｏｏコＭ＋、、０Ｃ６１１＃Ｊ１１．１１
１：ｌｌ＋、００１Ｍ４４１６０００１）０６１７１０
２ＩｌｌＲ１，１ｌＲ４Ｌ、ｌ［０１１１，５０１１４
０、ＤＯＯ４４Ｓ１６ＱＯＯｏｏ００００００ｏｉｌｌ
　　　　、、ＯＣ０１ｊｌ　　　。

ｏａ２．＋ｏｏｏ４４ａｏコ＋６ｏ４ａｏｏｏｏａｏｏ
ＩＩ１９．ＯＣＯＲＡＭＩＱ、＄１１Ｊｓ、００６４４
＋１６００６１＋１Ｏ００４ｏｏコＭｌ（１，ｌｏ、Ｒ
ＡＭ、ａｃｏ１１＋、＃ＣＩＲロｌ＋１．ｏｏａｔｓ＋
＋６ｏｏｏｏ６Ｇ０１５６０ＪＭ１０１０．ｆｌＡｉｌ
、＾（０１１１，０６（怖ノ ＭＩＣＲＯＣＯＤＩ　ｆｏ内ＨＩＣＩＩ　５ＰＥＥＤ　
５ｆＡＪＣ１ｌ　＋ｕｈＣ＋ｌＱｓ　ｌｌｌ５ｓＩＩ　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　０ＡＲＥ　０４１９０７０００４Ｎ１６
Ｇｏ００１０４６２１コ２Ａｌａｕｏ、ａｃ、ｘｕ、＋
Ｃ０ＩＩ１．ｏ１（デθ ＭＩＣＲＯｃＯＤ［ＴＯＮ１１１０１１ＳＰＥＩＯ５Ｉ
ＡＩＩＣＩＩｌｕＮｃＩＩＯＮｌｌ１５ｓｌＩ’ＯＡ［
Ｏｎ９コ５０００５１１１６ＣＯＤ３１００）７００：
＋ＩＲＨＣＩＩＩＩＩ（＾Ｐ、Ｒ＾１１．ＡＣＯＮ１．
ＱＡＱｌＯ（２τ　　　　　　０ｏｏ５１Ｓ　　Ｏ５Ｇ
ｏ　Ｏ：１１　０　Ｇｏｏ　ＧＯＯＭ＋　　　　、、Ｏ
ＪＳ［ｌＲｌＲｈｌ１．ＩＬＰ９６）ａｏｏ’；３ｕ１
６Ｇｏ２ｏｏｏｙａ２０θコ（０１＾ｃ、ａａｕ＾（ｏ
＋Ｉ＋、ｕロ５五〇６Ｇ、、６６０Ｓ４＋１６００ｏｃ
１００２７０６＋ＩｋＦｃＮ３Ｍｌ［１ＣＡＰＪＡｌｌ
、＾ｃｏｌ１１．ＣＤＩ＋＋（りｂ） （γ７ノ ＭＩＣＩＩＱＣＯＤＥＦＯＲ８１Ｇ１１５し【ε０５Ｉ
ＡＲＣＩＩＦＩＪｌＩＣ＋ｌ０１ｌｌｌＤｂＦ＋０４＋
ｆｆ１１０’１１．００６６Ｇ７１Ｇ６０ｉｌ１０７Ｑ
２Ｇｏ：＋ＬＯＩＡＬ、１ｌＡｌｌ＾ＣＱＩ＋＋、ＯＳ
ＣＭ＋１０９６．０ＯＯＬＯコＩｌ＋Ｑｏ００００６０
２０１２ＩｌｌＩＩＩＬＨ，＾（Ｃ，ＩＣ０Ｎ＋。

１０’ｌＵ、　　　　　　０００６６１１６００００１
０４６２１０２　　　　　　Ａｌ　　　ｋＤｕ、Ａｃ、
ＲＬ、＋　　　　　ＣＱＮ＋　　　、０１１１０？、６
００６１１嘲６Ｇｏ２０５０７６コ００３εｔイ０ｆ１
０１Ａ（、Ｒ＾’ＩＡＣＯＮＩＩＩ！Ｉｓ、８００）２
３１６Ｇｏ０１００７６２１コ２ＸＯＩＩＩＬｏｔＡｃ
、ｘｕｌＣＯＩＩ＋１１１６６．０００＋２４ＩＳｏ０
２０８０４６２００）ＡＩＡＯｕ、Ａ（，１１１Ｍ、Ａ
（０１１１Ｃ７デノ １１５１１、ｌ０００１＋５０コＧｏＪｌ？００００Ｆ
コｏｔ＋＋、、１ｌＣＯＲ（／〃］ ＭＩＣＲＯＣＯＯＺ１０８ＨＩＧＩＩＩＰＥｔＯ６［Ａ
ＡＣＩＩ＃ＵｌｌＣ＋１ＯＩＩＩＩＨ５ｓＩＩ（７９１
〕 （／ρす （ｌθ３ノ （ｔｏす （１０〜 ＩＩＩＣＲＱＣＯＯＥ　ＩＯＲｓ＋ＧＨｓｐｔｉｏ　５
ｔＡＲｃｌｌ　ＴｕｎＣＩＩＯ＋＋　＋ｕＳＳＦｌ（ｔ
ｂ７） （ｔｄ） ０θ２ノ Ｍａｌ：ＩＩＩＮＥ）＋Ｏ，０ＰＥＲＡ＋ＯｌｌＳＨＩ
ＦＴＤＡＩＥ（ＯｓｌＣＥＮＴＥＲ５ＭＡＲＴＩＩＭ［
［Ｌｌｎ　０ＩＳＰＩムＹ　　　ａ２ｏ　　　　　　　
　　　　　　　　　　　　＋ｐ＊　　　００＋７　　　
　　　　＋ｌＩＰ　　　Ｏ第’１２図はＡＣｏ　、２　
Ｓ　Ｏの出力をＭＰＯブス／θ３にインターフェースす
る３状態バツフア（すなわちＱ、ＵＡＤ　バッファ３状
態コＳθ／　、２！；０２および、２３０３とＤＵＡＬ
　バッファ３状態２３０＜＃６よび２ｓｏｓ）を示す。

ＡＯＯバッフアユ３ｓは、ＡＯＯＪ　！；　０の出力が
ＭＰＯブス１０３に置がれることを許す（第１乙図診照
）。第１１コ図の如く、ＡＯＯバッファｕ＆５は、ファ
ンクションＤＫＳＴ　　ソース・デコードコタグによっ
て発生される信号り中ソース＝　ＡＯＯによってインエ
ーブルされる（第１Ｉ７図参照）。

第１Ｌｔ１図はタイ７°７’ｌ／ｇ２のモノリシック・
デバイスであるキャリールック−アヘッドλ３／ｇの使
用を示す。その入力および出力はＡＬＵ　、２　Ｑ　ｋ
に供給され且つそれから供給される。キャリールツクー
アヘッドコ３／ｇはＡＬＵ　２１１．ｔにキャリールッ
ク−アヘッド・ファンクションを与える。また第グ３図
には、デート、２左／　０　、　、？、　３　／　／　
。

、２！；／１．＋２３／３．コＳ／ダ、コ５／Ｓ。

ユＳ／乙および、２！；／７を含むゼロ・デテクト２り
／が示される。これらのデートは、ＡＬｔｌｌが全ての
７６ビツト位置においてゼロを発生する時、ｆｆ１号Ｈ
ｃ＞ｒ口をファンクションＤＥＳＴ　　ソース・デコー
ｙｓｓｐに移送する。これは、入力または出力バッファ
（すなわちマルチ・ワード・トランスファ）がいつ完了
し且つ終了されるべきかを決定する迅速な方法を与える
。

ＲＡＭツＳ３は第ｔＩＩＩ図、第グＳ図および第＜ｚ６
図に詳細に示される。ＲＡＭ　、２　＆　３はＭＰｏ　
、２４１０に主ワーキング蓄積を与える。、２５ＡＸ’
ｉｊビットＲＡＭユＳ３θ、　、２！；３／　、、１３
３コおよびコ５３３（第１ＩＩＩ図および第ｔｔｔ３図
参照）は、／６ビツト位置各々の２！ｒ乙のアドレス可
能位置を与えるように配列される。工業標準部品タイプ
９３Ｌ’！、２．２が使用される。第１６図の如（、Ｒ
ＡＭ　、２３３のデータ人力はＡＬＵコ１１．１から供
給される。ＲＡＭ２３３のデータ出力はＭＰＯブス１０
３に移送される。

ＲＡＭ　、２り３の書込エーブル（すなわち入力ＷＲＥ
Ｎ　）は、３：２／ｇビットＰＲＯＭ　、２　ｌＩ、Ｓ
−ｇによって発生される（第３デ図参照）。その出力は
、ファンクションＤＦｉＳＴ　　ソース・デコードｕ５
ＩＩによって発生される信号Ｌφ中ソースＲＡＭによっ
てインエーブルきれる。第７７図参照。

ＲＡＭ　２　！ｆ；　３のアドレッシングは、第９６図
においてインデックス・レジスタ、２１ＩｑおよびＦＲ
ＯＭバッファ２夕乙によって与えられる。ＡＤＤＲレジ
スタユ３３７およびＱｊｔ３ｇはタイプ２５ＬＳ　２！
；４９のモノリシック・インデックス・アドレス・レジ
スタである。これらのデバイスは、ＭＰＯプス／θ３か
らｇビット・アドレスを受取り、この情報を一時的に蓄
積して、ＲＡＭ　、２　、Ｓ−３によって要求されるｇ
ビット・アドレスを供給する。クロッキングは、クロッ
クコア乙によって発生される信号Ｌ　＜）　ＭＰＯＯＬ
Ｋによって与えられる（第７ｇ図参照）。第７６図を参
照すると、コントロール信号はＦＲＯＭ／工Ｒトツ（す
なわち信号ＨＥ　工Ｎ８ＴθおよびＨＣ３ＩＮＳＴ　／
　）　　およびファンクションＤＥＢＴソース・デコー
ドｕ、ｓ４Ｚ　（すなわち信号Ｌ　ｌ：）　ＤＥＢＴ　
　−インデックス・レジスタ）によって与えられる（第
７ｇ図参照）。

第７６図はまたＱＵＡＤ　バッフアコ！ｒ３’ｌとＤＵ
ＡＬ　バッファ３状ｗ、２ｓ３ｓおよび、２３．３６を
示す。それらの出力はＡＤＤＲレジスターｓ３りお上ｒ
ドユ、ヤ、？　ｆの了Ｖレス出力Ｊ−ワイヤーオ了六ね
る。これは、ＰＲＯ１４／ＩＲ，２ｌＩｇを経てＲＡＭ
　２３３をアドレッシングする手段を与える（第７７図
参照）。

第ｔ６図のｖｌｌ　＜　、ＱＵＡＤ　　バラｙ７２３３
１１とＤＵｈＬバッファ３状′Ｂ、！５３ｓおよびΩ左
３６は、信号ＨＢ）工ＮＳＴθおよびＨり工ＮＳＴ　／
　（ＦＲＯＭ／ＩＲ２７ｇによって発生される）が存在
する時ｒ　−）　８３９によって出力に対してインエー
ブルされるが、ＡＤＤＲレジスタ、２３３りおよび２に
３ｇは、信号Ｈ３＞■ＮＧＴ　Ｏまたは信号ＨＥ工ＮＳ
Ｔ　／　　が存在しない時デート５ｓＩＩｏによって出
力に対してインエーブルされる。

第グア図は素子ファンクションＤＥＳＴ　　ソース・デ
コードＪＩＧ’を詳細に示す。ファンクションＤ１ｆｌ
ＳＴ　　ソース・デコード、２５４’は、マイクロ指令
をデコードし、ＭＰＯブス１０３を経てなされる移送に
第１コントロールを与える。各移送は、データ・トラン
スミッタまたはソースおよびデータ・レシーバまたは行
先を必要とする。それ故、移送を完成するため、ソース
はトランスミツトに対してインニーゾルされねばならず
且つ行先はレシーブに対してインエーブルされねばなら
ない。ファンクションＤＥＳＴ　　ソース・デニードコ
５ダはまた各種のコントロール信号を発生する。これら
のコントロール信号ハＭＰＯフス１０３のコントロール
と関連される。

第１Ｉ７ａ図と第１１７ｂ図から成る第９７図を参照す
ると、３ｔＯｇ　デコーダｕ５１Ｉ／はコントロール信
号Ｈｃ＝）　ＤＥＢＴ　＝　ＭＡＲおよびＨＥ　ＤＢＳ
Ｔ　−ＣＭ　　を発生する。この信号は、メモリ・アド
レス・レジスタ（第７６図および第７７図参照）および
コントロール・メモリ、２．２．２　（第３θ図および
第２．２図参照）をそれぞれ行先の如くインニーゾルす
る。３　ｔｏ　ｇデコーダ２３ダｌは標準部品＆　＋　
Ｌ８　／　３　ｉｆである。この部品は、信号Ｈり工Ｎ
ｓＴ／、２が存在し且つ信号ＨＥ　工ＮＥＩＴ　／　０
およヒ／／が存在しない時インバータ、２ｓｌ１３によ
っティンバートされる信号ＨＥ　Ｄｌｔ！ＳＴ　−ＭＡ
Ｒを発生する。

同様に、信号ＨＥ工ＮＳＴ／／が存在し且つ信号ＨＥ　
ｌＮ８Ｔ　／　２が存在しない時、信号Ｈ＜）　ＤＩ！
ｉｓＴ　＝　ＣＭが発生される。インニーゾルは、信号
Ｈ３＞工ＮＳＴ／３および／＋とＬ　Ｅ　ＭＰＯＯＬＫ
　ＨＯＬＤ　ニＪ：　ッＴ供給されることを注意された
い。

インエーブルされる時１．７　ｔｏ　ｇ　デコーダ２５
７ダは次のｇつのコントロール信号のうちの７つを発生
するために、指令ビット７、ｇおよび９（すなわちＨ９
工ＮｓＴ　７−９　）を　トランスレートする。

Ｌ　ＨＬＤ　ＶＥＣＴレジスタ（すなわちローＰ・ベク
トル・レジスタ）； Ｌ　Ｃ：＞ＢＥＭ　ＷＲ（すなわちプール・エバリュエ
ータ・メモリ書込）； ＬＥ工Ｎ工ＴＢＩＭ（すなわち最初のプール・エバリュ
エータ・メモリ）； Ｌ　ＨＬＤ　遅延（すなわちロード遅延レジスタ）；Ｌ
　Ｅ　ＬＤ　ＭＤＲＯＬ　（すなわちロード・メモリ・
データ・レジスタ出力ロアー）； Ｌ中ＬＤ　Ｏ／Ｔ　　およびブスＡＤＤＲ（すなわちロ
ードＯｐ　　コード、タイグ・ニーＰおよびブス・アド
レス）； Ｌ　Ｃ＞ＬＤ　ＭＤＲＯＵ　（すなわちロード・メモリ
・データ・レジスタ出力アッパー）； ＬすＬＤ　ＲＭＦ　ＲＩＱ　　レジスタ（すなわちロー
ドＲＭＦプス・リクエスト・レジスタ）。

、？　ｔｏ　ｇ　　デコーダ、２．！ｔｆ４に対するイ
ンエープルは、第１Ｉ７図に示す如（３ｔｏ　ｇ　　デ
コーダ２！；’Ｉ　／および信号Ｌ　ｃ＝＞　ＭＰＯＯ
ＬＫ　（θ）によって与えられる（第７ｇ図参照）。

指令ビット１０．／／および／コがすべてクリアされる
時、ｇビット・アドレス可能ラッチコ５グ３は３　ｔｏ
　ｇ　デコーダ、２！；’Ｉ　／によってインエーブル
される。指令ビット７、ｇおよびワは、ｇビット・アド
レス可能ラッチ５ｓｔｉｓのｇつの出力のうちの７つを
アドレスするために使用される。ｇビット・アドレス可
能ラッチ５ｓｉｉｓの出力は、リミット・レジスタ、２
６．２（第３６図参照）、ＦＬＤ　ＡＤＤＲレジスタ、
２Ａ３（第３７図参照）、ポーズ・フリラグ・７０ツゾ
コ６７６（第６３図参照）、チャンネルＯＭＤレジスタ
２．ｔ’ｌ（第２６図参照）、２ｑ１０シーケンサコｔ
りの入力ＰＬＤ（第７０図参照）　、ＡＤＤＲ（すなわ
ちインデックス）レジスタ２ダ、？りおよび２Ａ；３ｇ
　（磐）グ乙図参照）、ヒツト・スタック・デクリメン
ト・カウンタ（第６左図参照）を行先としてインエーブ
ルするために信号を発生す′る。

指令ピッ）＋、５および乙は／　ｔｏ　’Ｉ　　デコー
ダｕ５！ｒ／によってデコードされる。もし信号Ｈ中ｌ
Ｎ５Ｔ　　乙が存在するならば、信号ＨＣ：＞ソースＣ
Ｍが発生され、／１ＯＩＩ　デコーダ、２３ｊ　／がデ
ィスエーブルされる。信号ＬＣ３ソース・コンスタント
およびＬ中ソース−ＭＤＲは指令ビットゲおよびＳの翻
訳である。指令ビットユおよび３は、／ｌ。

ｑ　デコーダ２ＳＳ／によってインエーブルされる時（
すなわち指令ピッ１１’、＆および乙がすべてゼロであ
る時）信号ＬＯソース−ＲＡＭ　、　Ｌリソース＝　Ａ
Ｃ！ＯおよびＬに）ソース−Ｈ工ＴＲを発生するたよ めに／　ｔｏ　’Ｉデコニー２ｋｋ２によって翻訳され
る。

要するに、指令ビットツー６は、ソースがＭＰＯブス１
０３を経てデータを送出することを可能にするために翻
訳されることを注意されたい。

同様に、指令ビットクー／ｌＩは、行先がＭＰＯシス１
０３を経てデータを受取ることを可能にするために翻訳
される。

ファンクションＤＩＳＴ　　ソース・デコード、２．ｔ
ｌｌの残りは第ダｇ図（第９ｇ５図と第グざｂ図から成
る）に示され、Ｑ、ＵＡＤ　ＭｔｙＸ　、ｌ　！；　Ａ
　／はコントローラ ル・メモリ２．２２（第２３図参照）のアドレ交シング
を選択する。その選択は、指令ピッ）Ｊ−５または指令
ビット７−７０である。選択は指令ビット乙の状態に基
づく。信号Ｌ　ｃ＞ＦｉＮＡ　ＭＰＯプスは、Ｂ工Ｕコ
ントロール（第３０図参照）によって発生され、ＱＵＡ
Ｄ　ＭＵＸ　　２３　Ａ　／をインニーゾルする。

第１Ｉｇ図における他の回路（すなわちコンディション
ＭＵＸ　、２４ｔ、１．　）は、信号Ｌリコンデ・ｒジ
ョンの発生によって必要なブランチ・コンディションの
２デ１０シーケンサツククに信号するために使用サレル
。コノ信号はＳＪＣ’Ｌ／ＭＵＸ　、２　、ｔ　Ａ　、
２　、　ＳＥＴ。

／ＭＵＸ、２！；６３および５ＫＩＬ／ＭＵＸ　、２り
ＳクツワイヤーオアーＰ出力によって発生される。ｓＥ
Ｌ／Ｍｔｙｘ、２５Ｓり２．２Ｓ乙コおよびコ左乙３の
各々の選択は、信号Ｈす０ＯＮＤ　ＳＥＬ　Ｏ、／およ
びコと呼ばれるＦＲＯＭ／ＩＲ，２７ｇ（第１１／図参
照）の出力に基づいてなされる。ＳＥＬ／ＭＵＸ　２　
！；　Ａ　３は指令ビット１５によって出力に対してイ
ンエーブルされる。ＳＫＬ／ＭＵＸコｓＳ７はゲート、
２．５；！；９の出力によって出力に対してインエーブ
ルされる。チートラｓｓｑは、信号Ｈｃ３０ＯＮＤ　ｆ
ｌｌＫＬ　３　（ＰＲＯＭ／工Ｒλグｇからの）とイン
バータ５ｓｓｔの出力（指Ｇ　ヒツト／Ｓ）左了ンＰす
スー　ｑｔｉＴ、／ｕｒｒｖ　　ｑ　Ａ−ｔ　　＊　１
．＋ｕ　　ｋ　−ｒ　ｈ　トｐによって出力に対してイ
ンエーブルされる。グートユ、ダＳｇはインバータ、２
ダ３Ｓおよびユ５タロの出力をアンドする。それ故、Ｓ
Ｋ’Ｌ／’）、（ＵＸ　、２５　、ｔ　７　。

２！；Ａ２および２Ｓ乙３のうちの７つ（ま常にインエ
ーブルされる。

ＳＥＬ／ＭＵ！　！　！；乙３はその入力として、チャ
ンネルＯＭＤレジスタ、２，２１１（第２．５−図参照
）によって蓄積される入力／出力状態信号を有する。そ
れ故、選択される入力／ｆｆｌ力状態が存在する時、２
９１０シーケンサ、２４”７はＳＫ］１．、／ＭＵＸ　
、、２５４３　カらブランチする（すなわち信号Ｌｒ＞
コンディションを受取る）ことを指令される。５ＥｉＴ
Ｊ／′ＭＵＸ　２　、！−４２への入力は、ｔＩ２１ッ
ト・ラッチ、２Ｓ−＆４Ｚによって蓄積される算術コン
ディションである。その算術コンディションは、ゼロ・
デテクト２Ｓ／によって発生される信号ＨＣ）ゼロおよ
びＡＬＵユｌＩりによって発生される信号Ｈ９ＡＬＵ　
ＤＢ　Ｑ　　および／Ｓによって表わされる。ｑビット
・ラッチ、ｚｓｓｌＩはデート、２ｋｊｔ３の出力によ
ってクロックされる。

ＳＥＬ／ＭＵＸ　ｕ左Ｓ７は入力としてモーＰ・コント
ロール信号を受取る。これらの信号はオペレーショナル
・モードへの主要な変化を示す。信号Ｈ中りラスエエＩ
　ＩＮＴ　ＥＮＡはＢ工Ｕコントロールユ２７から受取
られる。信号り中ＳＥＱ　ＡＣＴはＲＤ／ＷＲ／サーチ
・シーケンサコロ５から受取られる。信号ＨＥヒツト（
スタック）はｒ−）コｇ９グ（第６ｇ図参照）から受取
られる。信号Ｌ　Ｃｏ　ＯＤＡはチャンネル０開Ｄレジ
スタ、２２’ｌから受取られる。信号ＬＱＲＭＦ　ＩＱ
はｑビット・ラッチ、２りｑＯ（第、Ｓ′２図参照）か
ら受取られる。また信号ＨＥ　５ＣＡＮ　　はトランシ
ーバ：１．Ｊ、　／　（第、２７図参照）から受取られ
ＱＵＡＤ　ＭＵＸ　　コ３Ａ／はコントロール・メモリ
２２２　（第：１３図参照）に対して使用されるべきｑ
ビット・アドレスを決定する。選択はインバータ２！；
６０によってインバートされる信号Ｈ中ＩＮＥＴ　　＆
に基づいてなされる。Ｑ、ＵＡＤ　ＭＵＸ　２左６／は
、Ｂ工Ｕコントロール２２７によって発生される信号Ｌ
　Ｅ　１ｉＮＡ　ＭＰ　Ｏプスによってインニープルさ
れる。ＱＵＡＤＭＵＸ　　２！；Ａ　／は指令ビット、
２−、Ｓ−またはクー７０からの出力に対して選択する
。指令ビット乙によって選択されるこれらの指令ピット
は、コントロール・メモリ！、２．２に対するアドレス
になる。

上述の説明かられかるように、ＭＰＯ２’ＩＯはＡＭＤ
工ｑ／θに基づくマイクログログラムド・コントロール
である。ＭＰｏ、２４ｔｏはＨＥＩＥＩＦ’　　／θθ
に全てのコントロールを与え、動作およびデータ移送の
全ての主要なモードを制御する。しがしながら、λ（Ｐ
Ｃ，２Ｉｌｏは所望のサーチ性能を得るのにおそすぎる
ので、サーチ動作の詳細なタイミングはシーケンサ２６
０のハードワイヤード論理により与えられる。

再び第７７図を参照すると、シーケンサ、２６゜の各種
の主要な素子がわがる。ＭＰＯブス／θ３はシーケンサ
、２６ｏとコントロールコθθの他の素子（例えばイン
ターフェース論理、２２０およびＭＰｏ　、２　ｌｌθ
）の間の主要な通信である。Ｈ８５Ｆ　　プス１０／は
シーケンサコロ０と比較アレーの間の通信経路である。

プール・エバリュエータ・メモリ２ＡＩは７６ビントの
３コのアドレス可能位１ｇを含む。これらの各々には、
ニーずの供給したプール式の表示が蓄積される。このプ
ール式は、プール・オペレータを使用すみサーチ［ヒツ
トニー＃たは「ミス」およびフラッグ・−メーモリ３２
／（第６図および第７３図参照）に蓄積される「フラッ
グ」を定める。これらのフラッグはすでに説明した如く
、論理比較のフィールドごとの結果である。

ＲＤ／’ＷＲ／サーチ・シーケンサ、２６Ｓは、プール
式のエバ＋Ｊ　ユニージョンを含む各種のサーチ機能の
タイミングをコントロールする。リミット・レジスタ、
２６２はサーチされる記録をカウントし、もし、あまり
にも多くの記録がサーチされるならば、サーチを終らせ
る。サーチされる記録の多数はリンク・フィールド・ア
ドレッシングにおけるループを意味するので、これがな
される。

遅延レジスタ、２Ａｌｌは（プール・エバリユエーショ
ンは連続的なプロセスであるので）プール式における項
（ターム）の数に及び（算術比較器におけるキャリーフ
オアード伝播時間を与えるために）最大フィールドにお
けるバイトの数に依存してサーチ・サイクル時間をおそ
くする。ＦＬＤＡＤＤＲレジスタコロ３は、リンク・フ
ィールドを定める記録におけるバイト位置を貯える。与
えられる記録のリンク・フィールドは、サーチされるべ
き次の（必ずしも連続的でない）記録の記録アドレスを
含む。リンク・フィールドを使用することにより、デー
タ・ベースは、全データ・ベースよりもむしろサーチさ
れ得るサブファイルを含むことができる。ヒツト・スタ
ックユ６乙は、ヒツトであることがわかった記録のアド
レスを、それらがホスト計算機のメモＦＪ　Ｊ　＆に蓄
積され得るまで一時的に蓄積する。ヒツト・スタック２
乙乙は７６ビツトの／６のアドレス可能位置を有し、／
６位置の各々はヒツトであるとわかった７つの記録の記
録アドレスを蓄積できる。

ＭＡＲスタックコクコは、データ・ベースにアクセスす
る場合に使用されるべきアドレスを蓄積する。与えられ
る記録のアドレスは前の記録のリンク・フイ→レドから
読取られる。メモリ・データ・レジスタはダつの素子、
ＭＤＲＯＵ　、２４　ｇ　、　ＭＤＲＯＬ、２　Ａ　ｑ
、　ＭＤＲ刊、２７０およびＭＤＲ工り、１７　／を含
む。

メモリ・データ・レジスタは、ＭＰＯプス／θ３および
Ｈ８５Ｆ　　ブス／θ／を経て送られ且つ受取られるべ
きデータを一時的に蓄積する。クロック、２７６はＨＢ
ＢＩ！Ｐ１００の全素子に主同期を与える。

シーケンサ、２６０の詳細な構成および動作をたやすく
理解するためには、第１り図および第２０図を参照すす
とよい。

第４９図および第５０図はプール・エバリュエータ・メ
モリコロ／のメモリ素子の詳細な構成および動作を示す
。第３／図および第５２図はアドレッシング回路を示す
。第３３図、第Ｓｔ図および第、Ｓｌ’５図はプール・
エバリユエーションの詳細な構成および動作を示す。性
能を高めるため、プール・エバリユエーションは６段階
パイプラインにおいてプール式を処理する。読者を助け
るために、パイプライン制御およびデータ信号は、適当
な２４７０９１２段＠（すなわちＳＸ　、　　この場合
ｘ−／−＋）を附して表示される。

第グワ図はプール・エバリュエータ・メモリコロ／のバ
ンクＯを示す。／６×ダビットＲＡＭ、２５り０．コＳ
７／、コＳ７コおよびコＳ７３は、各７６ビツ）（／ｊ
ビット位置のみが実際に使用される）の７６ワードの蓄
積を与える。同様に、第５０図は、／６×ダビットＲＡ
Ｍλ！；　７　’Ｉ　、１！；７！；　。

、２３７６および２！；７７が使用されるプール・工、
ぐ　ＩＩ　　１−　丁　−ｋ−−１工　ＩＩ　　’ｌ　
　ｌ　　／　　ハ　−＼、　ｈ　ｌ　ナー二÷バンクＯ
および／はＭＰＯプス１０３からロードされる。ローｒ
されるデータは、ＭＰｏ　、２　！　０によってフォー
マットされるユーザ供給のプール式である。データをフ
ォーマットするために使用されるマイクロプログラムは
、論理アドレスＬＢＫＸ　　であるアドレス００！；’
１３においてリストする上のマイクロコードにおいて見
出される。ビット位ｆＯ−ｇは、プール・エバリユエー
ションにおいて使用されるべきバリアプル（すなわちフ
ラッグ）を定めるフラッグ・アドレスを指定する。ビッ
ト位置ヲー１３は遂行されるべき特定の機能を定める。

ビット位置９はフラッグ・メモリまたはスタックのトル
ーまたはコンブリメントを選択する。ビット位１Ｊｔ１
０は、フラッグ・メモリまたはスタック出力から選択し
、もしスタックが「ポツプする」ならば、スタックはア
ップする。ビット位置／／および７．２はロード、アン
ド、オアまたはＸＯＲゾール機能を選択する。ビット位
置／３はスタックを下に「フ０ツシュ」する。ビット位
置／ｌｌはプール式の終りを意味する。これらの機能を
次に詳細に説明する。

ファンクションＤＥＢＴ　　ソース・デコーダ４陣（第
ダク図舐照）によって発生される信号ＬＥＢｌ！ｉＭ　
ＷＲは、第１１９図および第３０図に示す如く書込のた
めにバンクθおよびバンク／をインエーブルする。バン
クθ（第３２図参照）は信号ＬＥＢＦｉＭＣ８Ｏによっ
てインエーブルされ、バンク／（第５０図参照）は信号
Ｌｃ＞ＢＢＭＯ８／によってインエーブルされる。これ
らの信号の発生を次に説明する。

プール・エバリュエータ・メモリ２１．／のバンク０お
よびバンクｌのアドレッシングは、性能を高めるために
オーバラツゾされる。それ故、６各は別々にアドレスさ
れねばならない。第Ｓ／図はアドレッシング回路を示す
。ダビット０ＮＴＲ，２３ｇ　、２　ハプール・エバリ
ュエータ・メモリ、２６／の順次のアドレス可能位置を
アドレスするために簡単にインクリメントされる。ダビ
ットＯＮＴＲ２３ｇ、ｌの出力はバンクＯのアドレスで
ある。

０ＮＴＲｕ＆ｆｆ、２の出力は、ダビット・ラッチ、２
３ｇ３の出力がバンク／を直接アドレスすることを許す
適当な時間にダビット・ラッチ２ｇｇ３にロードされる
。ダビット０ＮＴＲ，２，ｔｇ、２およびダビット・ラ
ッチ、２ｋｇ３は、信号ＬＥＭＯ，ＬΦ１ＮＤ（ｓコ）
またはＩｎ、＜）工Ｎ工Ｔ　Ｂ１１１１Ｍ　の７つが存
在する場合にデー）２！；ｇＯおよび２！ｉｔ　ｇによ
ってクリアされる。、ＴＫ　ＦＦユ５’７９およびユＳ
ｇｌは、一方が常に七ツドされ且つ他方が常にクリアさ
れるようにｍ　ｋＡされる。ゲート２！ｒｇθから低出
力を受取ると、ＪＫＦＦ２＆’７ｑがセットされ且つＪ
ＫＦＦ、２５ｇ／がクリアされる。信号ＬすｉＭ　Ｏ２
０がく６生され、バンクθ（第４７図参照）をインエー
ブルする。ゲート２ｋｇ！；（第３２図参照）によって
発生される次のクロック信号（すなわちＨすＢＥλイＯ
ＬＫ　）において、ＪＫ　ＦＦユＳり９および、２３ｇ
　／は状態を変化し、バンク／をインエーブルする信号
Ｌ　Ｅ　Ｂ］ｌｆｉＭ　ＣＢ　／　　を発、生する。次
のクロック信号において、ＪＫ　ＦＦ　２　ｋ　７　ｑ
およびユタｇ／は再び状態を変化し、ダビツ）　０ＮＴ
Ｒ２、！；　ｆｆ　、２カインクリメントされる。この
方法にて、バンクＯおよびバンク／は交互にインニーゾ
ルされ、順次にアドレスされる。

第タ、２ａ図と第３２ｂ図から成る第５−図は、基本的
なプール・エバリュエータ・タイミング回路を示す。ｒ
−ト２！；ｇ！；は、ΩθＭＨｚクロック信号とＱＵＡ
Ｄ　Ｄ　　タイプｙＦ　、”ａｓｇｑによって発生され
る信号ＨＥ　ＢＥＭ　ＫＮＡ　ＯＬＫからプール・エバ
リュエータ・クロック（すなわち信号Ｈｃｂ　ＢｇＭＯ
ＬＫ）を発生する。ＱＵＡＤ　ＤタイゾＥ’Ｆ　、２５
　ｇヲは段階／（すなわちＳ／）の間プール・エバリュ
エータ・メモリ・ビット位置／４Ｚ（すなわちＢＦｉＭ
　／　＜ｔ　）を蓄積するけれども、ＱＴＪＡＤ　Ｄ　
　タイプＦＦ　２３ｇ９の主要な機能は信号ＨＥ　ＢＫ
Ｍ　ｉＡ　Ｇ！ＬＫの発生である。ＱＵＡＤ　Ｄタイツ
ＦＦユ３ｇヲは、クロックコア乙によって発生される信
号ＩＩ　Ｅ　ＢＥＯＯＬＫによってクロックされる（幀
７ｑ図参照）。Ｄタイ７°ＦＦユ５ｇ１Ｉは信号Ｌ　Ｃ
：＞ＥＮＤ　（Ｓユ）によってクリアされ且つ信号ＬＥ
スター）　ＢＥＯによって　クロック（従ってセット）
される。Ｄタイ７′ｌｌＦＩＰａｓｇｔｒｔがセットさ
れ１つ信号Ｘ、　Ｃ：３　ＥＮＤ　（ｓ、＋）　　が存
在しない時、ゲート２！；ｇＡはゲート５５ｇｇに高を
出力ｔルｏ’ｆ−ト２３ｇｇハＱＵＡＤ　　Ｄり（７’
ＦＦ２、！；ｇ９に借を田方し、信号ＨＥ　ＢＢＭ　Ｉ
Ａ　ＯＬＫを発生させる。デートコＳｇ７がＱ、ＵＡＤ
　Ｄタイ７°ＰＦ、１．５　ｇ　９からの２つの高信号
を受取る時、ゲート５５ｇｇはまた借を出力する。この
方法にて、Ｄタイプ１Ｆ　　、２！；ｇｑはｔビット・
ラッチ２！；９０から入力を受取り、ｌクロック・パル
ス（すなわちＢＵｉＭ　２　＆　／への書込の時に１Ｍ
アドレス論理をフラッグさせるために使用される）に対
して信号Ｈ中ＢＥＭ　ＥＮＡ　ＯＬＫを発生する。

ｔビット・ラッチ、２３９０は図示の指令をラッチし、
それらを＋　ＭＨ２ＯＬＫに同期させる。デー）Ｊ、３
−９５は、ＭＰＣクロックのサイクル時間を一時的に拡
張する信号’Ｌ　ｌ：３　ＭＰＯＯＬＫ　ＨＯＬＤ　　
（第７ｇ図参照）を発生する。この信号は、第＆　Ｊ、
図の全”Ｃノ高入力ヲ受取７：ｒｌ’　　）　：１．４
ｒ　９　／　、　２　ｊ　ｑ２　。

、２５９．７または、ｌ、　、ｔ　ｑ４’のうちの任意
のものに応答して発生されるっ信号ＨすＤＥＳＴ　−Ｏ
ＭＤ　ＲＩＧ　。

Ｉ（リソース−ＣＭ　　およびＨすＤＦ！ＳＴ　＝ＯＭ
　　は、ファンクシ９ンＤＩＴ　　ソース・デコード、
２５　ｌＩ（第４７図参照）によって発生される。

プール・エバリユエーシヨンを遂行する回路は第Ｓ３図
、第３グ図および第５ｓ図に示されムフラッグ・メモリ
３２／アドレツシングを形成する段階／およびユは第５
３図（第５．７ａ図と第！；　、７　ｂ図から成る）に
示される。また第５３図はフラッグ・メモリ３２／をア
クセスする段階３およびりを示す。第３Ｓ図（第、！ｆ
、ｔａ図と第５．１ｔｌ）図から戊る）はプール・オペ
レーションを遂行スる段階夕および乙を示す。

第５３図を参照すると、プール・エバリュエータ・メモ
リの／タビット出力（すでに説明した如く／３ビットが
使用されるのみである）は段階／の間オクタルＤタイゾ
ＦＦ２ＡＯＯおよびッｓｑりにロードされることがわか
る。クロック、２７Ａ（第７９図参照）によって発生さ
れる信号Ｌ　Ｅ　ＢＥＱ　ＯＫＬはインエーブルを与え
る。ピント位置０−７（すなわちＢＥＭ　Ｏ−７）は、
所望のフラッグ・ビットを選択するために使用されるア
ドレッシング情報である。ビット位置デー／４はコン）
０−ルｍ号である。段階／は、プール・エバリュエータ
・メモリのエントリー（すなわちアドレス可能位置）の
読取であり且っオクタルＤタイプＦＦ　　コ左タクおよ
びコロθθへの対応する／左ビット位置のローディング
である。ビット位置／４’（すなわちＢＫＭ　／　ＩＩ
　）は、信号ＨＥ　ＢＩＩＩＪ　ＢＮＡ　ＯＬＫおよび
オクタルＤタイツＦＦ、２＆９りの出力。／とアンドさ
れ、信号Ｌ　Ｃ＞　ＥＮＤ　（ｓｘ）　　を発生し、こ
の信号はＢＥＯＯＬＫのコサイクルだけ遅延されること
を注意されたい。

ビット位置コ、３およびグは、オクタルＤタイ７’ＦＦ
、２乙０θ（すなわち信号ＬＣ：＞ＢＥＭ　！　、　３
およびｌｌ（Ｓ／））から第６７図のアゾレッシング６
図参照）へと比較アレーに移送される。残りのビット位
置（すなわち０．／および！；−／３）は段階スの間オ
クタルＤタイ７°ＦＦ　　Ｊ乙Ｏ／および、２５９９に
蓄積される。ビット位１Ｎ５−’７は、比較アレーの全
てへファン・アウト（ｆａｎ−ｏｕｔ　）するためにド
ライブを増加させるために余分に蓄積される。ビット位
置０および／は、比較アレーに移送される前にそれぞれ
ゲートッ１．０３および：１ｂ０１によってインバート
される。信号ＨＣ）ＦＬＭＥＭＯおよび／とＬすＦＬＭ
刊Ｍ！−７は、フラッグ・メモＩ３３．２　／　（第１
３図参照）に移送される。

ビット位ＫｇＣすなわちＢＥＭ　ｇ　）は、第５３図の
如くトルーおよびフンノリメントにおいてオクタルＤタ
イプＦＦ、２５？９によって蓄積される。その結果の信
号ＬすＦｉＮＡ　Ｆ　ＣＡＲＤ　　Ｏ−７またはＬす］
’ｅＮＡ　Ｆ　０ＡＦ１．Ｄ　　ｇ　−／　、Ｓ’が発
生され、それによって可にな／乙の比較アレーの所望の
１／２にアクセスする。屯−の比較アレーによって受取
られるその結果の信号は、第７３ａ図のＬ　ｅ３　’Ｆ
ｉＮＡ　ＣＡＲＤ　　である。

再び第り３図を参照すると、コントロール信号（すなわ
ちＢｍＭ　？　−／　３およびＥＮＤ　（Ｓ、？））は
段階コの間オクタルＤタイツＦＦ　　、２タタワによつ
で単に蓄積されることがわかる。それ故、段階コの間主
要な活動は、選択される比較アレーにおけるフラッグ・
メモリ３コ／のアドレッシングである。

第５ＩＩ図はプール・エバリュエータの段階３およびダ
の回路を示す。オクタルＤタイプＦＦヅ ２Ａθダは段階３に対するコントロール・ビルト９−７
３を蓄積する。オクタルＤタイ７’　ＦＦ　、２ｔ、０
６は段階ダに対するこれらの同一の信号を蓄積する。

信号ＩＬ　Ｅ　ＢＥＭヲおよび１０は（次に説明する如
く）段階ｔに対して使用されるが、ビット位置／／。

／コおよび／３はオクタルＤタイ７°ｙｘｔ、ｏｔ。

によってＢＥＯＯＬＫの他のサイクルに対して蓄積され
ることを注意されたい。

信号Ｌ　Ｅ　ＥＮＤ　（ｓ３）　　はすでに説明した如
く信号Ｌ＜）ＢＥＭ／ｌ’から導出された。それは、他
のコントロール信号よりも／段階だけ多く遅延されオク
タルＤタイ７°ＦＦ、２４（１）ＩＩに到着する。イン
バータ、ｚｂ、ｏｓはその信号をインバートし、オクタ
ルＤタイツＦＦ、２４（７４’はＢＥＯＯＬＫのツサイ
クル遅延させる。オクタルＤタイ７°ＦＦ＋　、２ＡＯ
’ｌの出力ＱＯハ、プール・エバリユエーションの出力
である信号Ｈ中ＡＯＯ（ＳＡ）　　とデートユ６０りに
よってアンＰされる。もし両信号が存在する（すなわち
高）ならば、ｒ−）ユ６０７は信号ＬＯヒツトを発生す
る。この信号はヒツト・スタック、２６乙に移送される
。この方法において、プール式の終りを示すＢＥＭ　／
　ＩＩハ、ｌ’−ト、２ＡＯ’Ｚｔｐらのヒツト（また
はミス）出力をインエーブルするために全６段階を通し
て伝播される。第タグ図の如く、段階３およびダはコン
トロール信号（すなわちＢＥＭ　ｑ−／　ｌＩ）の蓄積
および遅延を含む。この時間の主要な活動は、選択され
た比較アレーにおけスフラツゲ・メモ１１？クツの誌＆
Ｔ太Ｌ　　７４−ｒグ・メモリ、３２／の説明を精査し
たいならば、第７３図を再び参照されたい。

プール・エバリュエータの残りの段階は第５３図に示さ
れる。段階Ｓおよび乙の間、プール・バリアプルとして
使用されるべきフラッグは、Ｈ８５Ｆブス１０／を経て
比較アレーから受取られ、プール・オペレーションが遂
行され、その結果は他の用途のため蓄積される。フラッ
グ（すなわち信号ＬＥフラッグ／およびＬＥフラッグコ
）はそれぞれＤタイプＦＦ　　２乙０９およびｘｔ、、
ｏｇによって受取られる。すでに説明した如く、フラッ
グ・メモリ３ａ／は、性能を高めるために各比較アレー
において２つのオーパラツノしたフラッグ・メモリ素子
を有する。それらはオーパラツノされるので、７つのフ
ラッグのみが任意の１時において確実である。

Ｄタイ７°ＦＦ　　ユ６θｇおよび、２Ａ０９は信号Ｌ
　ｅ３　ＢＫＯＯＬＫによってクロックされる。ＭＵＸ
２Ａ１０は与えられるプール・オペレーションのために
使用されるべき７つのバリアプルを選択する。これは、
７ラツグ／、７ラツグ／、フラッグユ、フラッグ、２４
’ビツト・シフト・レジスタ２１、．２０の出力ＱＯま
たはインバータ２６／／によってインバートされるグビ
ット・シフト・レジスタ、２４．２０の出力ＱＯであり
得る。選択は入力信号Ｌｃ５ＢＢＭ　？　、　Ｌｃ３Ｂ
ｉＭ　／　ＱおよびＨ中ＩＦＬＭＥＭＳＦｉＬに基づく
。信号ＢＦｉＭ　９は、トルーまたはコンブリメント信
号の何れが選択されるかを選択する。

それ故、与えられるプール式に対するＮＯＴオペレータ
は、フール・エバリュエータ・メモリ２６／のビット位
置９によってコントロールされることがわかる。信号Ｌ
ｃ３Ｂ］！ｔＭ１０はフラッグまたはグビット・シフト
・レジスタ２６．２０の出力の選択をコントロールする
。信号ＨＥ　’ＦＬＭＢＭ　５ＦｉＬはＤタイツＦＦ　
、２ｇ７Ａｃ第６６図参照）によって発生される。次に
説明する如く、信号ＨＥ　’ＦＬＭＥＭ　ｓＥＬはフラ
ッグ／およびフラッグコの交互の選択を許すために単に
トグルされる。

ＭＵＸ　、２６　／　０　（Ｄ出力はＤタイツＦＦ　　
２Ａ／、２によって蓄積される。ＤタイｆＦＦ２ｔ／２
の出力は、デートラ６１３．コロ／グ、コル／ｌ。

ユ６／乙および、２Ａ／りから成る回路網を経てＭＵＸ
　２　Ａ　／　ｆｆに移送される。この回路網は、ＭＵ
Ｘ２６７ｇと共に、主要なプール・オペレーションを遂
行する。デート、２６１３．．２６／ＩＩ、、２乙／Ｓ
。

ユ６／６および２６７７の回路網の入力はＤタイ７°Ｆ
Ｆ　　２乙／９の出力である。ＤタイプＦＦ、２乙／９
はプール・エバリュエータ・アキュムレータと呼ばれる
。この形式にて、Ｄタイ７°ＦＦ、２．４／ｑはプール
・エバリユエーションの現在の結果を蓄積する。

ゲート、２乙１３はＤタイプＦＦ　　λ乙１．２（すな
わち新しいプール・バリアプル）およびＤタイｒＦＦ、
２４／？（すなわちアキュムレートされる部分的結果）
の出力のオアを遂行する。同様に、ケ９−ト、２ｂ／７
はアンドを遂行する。結合されたデー）、２．４　／４
’　、　、２乙／＆およびユ６／６は、エクスクル−シ
ブ・オア（すなわちＸＯＲ）を遂行する。ＭＵＸ　、２
　ｂ　／　ｇはまたロードと呼ばれるＤタイ′ｆ′ｘｖ
Ｆ−Ｉ　Ａ　／　、２からの直接入力を有する。それ故
、ＭＵＸユｂ／ｇは、信号ＬすＢＦｉＭ　／　／および
Ｔ、１１１−５ＢＦ　／　２に基づくプール・バリアプ
ルのオア、アンドＸＯＲまたはロードを選択できる。

グビット・シフト・レジスタッ乙２０は／ビット、ｑ段
階、ノツシュ・ダウン／ポツプ・アップ・スタックを与
えるためにワイヤーされる。この機能はプール式におけ
る活動を処理するための能力を与えることを要求される
。開き括弧（すなわち左括弧）はスタックをブツシュ・
ダウンさせる。これはＢＥλ４／３がＭＵＸ　、２　／
、　／　ｇの出力を／ビット位置だけ右シフトすること
によって達成される。同様に、ＩＭ　１０による左シフ
トはポツプ・アップを遂行する。ＢＥＭ　／θはまたＭ
ＵＸ　：ｌＡ／　０におけるダビット・シフト・レジス
タ、２Ａ、２０の出力（トルーまたはコンゾリメント）
を選択することを注意されたい。ポツプ・アップ（すな
わち右括弧）は、スタックの中味が入力バリアプルとし
て使用されるべきことを意味する。すでに説即した如く
、Ｄタイｆｐ′Ｆ　：ｌＡ／９は累積結果を保持する。

信号ＨＥ　ＡＯＯ（ＳＡ）　　はストップ信号（ＢＦｌ
ｉＭ／ｌ’から発生される）とアンドするためにゲート
コロ０７（第ＳＩＩ図参照）に移送される。

リミット・レジスタ２乙２は第Ｓ６図に詳細に図示され
る。リミット・レジスタコロ２はヒツト・スタック、２
６乙のオーバ７０つ前にサーチを終了するための手段を
与える。更に重要なことは、それが、サーチされるべき
記録の最大の所望数をニーずが指定することを許すこと
である。もし最大数を超えるならば、サーチＬｌ終了し
、ユーザは通報される。

リミット・レジスタ、２Ａ２は、１．２．ビット・カウ
ンタとして接続されるダビット・カウンタコロ２／、λ
６ココおよびユ乙、２３を含む。リミット・レジスタユ
６２はサーチ開始前にＭＰＣフス／θ３からの１２ビツ
ト値をロードされる。ファンクションＤＦ！ＳＴ　　ソ
ース・デコード、２５＋（ｔｕり図参照）によって発生
される信号Ｌ　ｌ：＞　ＤＪ！ｉｓＴ　　＝　ＩＪミツ
ト・レジスタは、ロード・インエーブル信号を供給する
。サーチの間、リミット−レジスタ２６．２は、記録に
おけるサーチの完了を指示する信号ＨＥ（サーチ）（記
録）（エンｒ・サイクル）によってインクリメントされ
る。ダビット０ＮＴＲユ乙、２．２はダビット０ＮＴＲ
ユ乙コ３のオーパフロウにおいてインクリメントされる
。同様に、ダビットＣＷＴＲ２ｂ、２／は弘ぎット０Ｎ
ＴＲ，２Ａ、２．２のオーパフロウにおいてインクリメ
ントされる。ダビット０ＮＴＲ，２４λ／のオーパフロ
ウにおいて、信号ＨＥリミット・オーパフロウが発生さ
れ、サーチが終了される（第Ｓｑ図参照）。

ＦＬＤ　ＡＤＤＲレジスタユ６３の回路は第Ｓり図に示
される。第３７図を参照すると、Ｈ１１ｉＸＤタイ７°
ＦＦ　２ｂ３２はＭＰＯブス／θ３からの６ビツトーワ
ードをロードされる。信号Ｌ　ｌ：３　ＬＤ　ＦＬＤ　
ＡＤＤＲＭＰＯ０ＴＪＫ　（ｅ）はＨＥＸ　Ｄタイｆｆ
ＰＦ２１，３コのローディングをインエーブルする。第
１７図の如く、ＦＬＤ　ＡＤＤＲレジスタ２６３はＭＰ
Ｏシス１０３から／／ビット位置を受取る。残りのビッ
ト位置は、コントロールのために使用され、ＲＤ／ＸＶ
Ｒ／サーチ・シーケンサ、２４，１−（第６７図参照）
に含まれるＱ、ＵＡＤ　ＤタイゾＦ’Ｆ　Ｊ　Ａ　、５
−４’にロードされる。これらのコントロール信号は後
に説明する。再び第！ｒ７図を参照すると、ＨＥＸ　Ｄ
タイツ１Ｆ　２Ａ３２のＳつの出力は、Ｈ８５Ｆ　　プ
ス／θｌを経てＤＵＡＩ、　ＢＦＦＲ３状態コＡ、３’
ｌおよびＱＵＡＤ　ＢＦＦＲ，２６３３によって比較ア
レーに移送される。これらの信号（すなわちＨ中ＳＬ工
ａｍよりθＯおよびＯ／とＨＣ＞ＣＡＲＤより００−０
２　）は、比較アレーカーＰおよび３：１ビツト・スラ
イス・アドレッシングのために比較コントロール３２２
（第１１Ｉ図参照）によって使用される。

第５７図の如く、デートａ乙３０および、１６３／は、
比較アレー（第１４’図参照）への移送のため信号Ｌ　
Ｅ　５ＥｉＬ　Ｆカード０りおよびｇ−／！を発生する
。これらの信号はコンブリメントであり、信号ＨＨＫＮ
Ａ　Ｍ］ＩＩ！Ｍアレー（第６ａ図参照）とＱＵＡＤ　
Ｄタイ７°ＦＦコ乙、５−４Ｚ（第６／図参照）から受
取られるＨすＦＬＤ　ＡＤＤＲ７およびンＯＦＬＤ　Ａ
ＤＤＲ７をアンドすることによって発生される。

第５ｇ図は遅延レジスタ２６グを含む。オクタルＤタイ
プＦＦ　　、２４．７ｊはＭＰＯプス１０３からロード
される。ファンクションＤＥＳＴ　　ソース・デコード
ａｓｌＩにより発生される信号Ｌ　Ｅ　ＤＦｉＳＴ　　
＝遅延はインエーブルを与える。出力ＱＦｉ　ｌ　ＱＦ
　Ｉ　Ｑ、ＧおよびＱＨはダビット遅延コード（すなわ
ち信号れるサーチに対する記録あたりの要求されるサイ
クル時間を決定するためにＲＤ／′ｗＲ／／サーチ・シ
ーケンサ、２４５（第６０図参照）によって使用される
。

サイクル時間は最小／マイクロ秒であり、最大Ｌ７　！
ｒマイクロ秒である。、２Ｓθナノ秒インクリメントに
おける変化は、多くのバイトを有するフィールドに対す
る及び多くの項（ターム）を有するプール式に対する伝
播遅延のため生じる。詳細な説明は、前述の米国特許願
［同期機の可変速度サイクル時間」を参照されたい。

ＱＵＡＤデータデーＴＪ−ＭＵＸ　　２　Ａ　３　Ａは
、フラッグ・メモリ・アドレス論理（第６７図参照）に
移送される出力３信号Ｌ　Ｂ＞　ＦＬＭＥＭθ−コを選
択する。

これらの信号はまたｒ−）、２乙３り、２６３ｇおよび
２ｂ３９によってインバートされ、Ｈ８５Ｆシス１０／
を経て比較アレーに移送される。これらの３信号（すな
わち、ＨＥ＞フラッグ・バイト０および／とＨＥ７ラツ
グＷＤ　／　）　　は比較コントロール３．２２（第１
１’図参照）に移送される。それらは、フラッグ・レジ
スタ３／７（第１Ｏ図参照）およびフィールド比較レジ
スタ３／６（第７２図参照）に対するフィールド・アド
レスとして役立つ。

ＱＵＡＤ　データＳＥＬ−ＭＵＸ　、２　Ａ　３Ａ　ヘ
の入力は、オクタ／ｌ／Ｄタイ７°ＦＦ！６３５および
ＲＤＩＷＲ／−９−ｆ　−シーケンサユ乙Ｓ（第６０図
および第６／図参照）から受取られる。信号’ＬＥサー
チは、ＱＵＡＤ　データｓｕＬ−Ｍａｘ　、２Ａ　３　
ｉｓによる選択を決定する。

第３９図、第６０図、第６１図、第６．２図。

第６３図および第Ａ＋’図は、ＲＤ／’ＷＥ／９−チ・
シーケンサユ６Ｓの詳細な構成および動作を示す。

第５９図を参照すると、ダビット・シフト・レジスタコ
乙１１．２は、サーチ活動を終了する信号を発生する。

ダビット・シフト・レジスタ、２乙ｌｌコは信号ＬＯ！
　ＭＨ２ＯＬＫによってクロックされる。

入力ＡＲはゲートユ乙ｔ／によってロードされる。

ゲート２１．ｌＩ／は、ＭＤＲ工ＴＪ、２７０およびＭ
ＤＲ工Ｌスし／（第７を図参照）からの信号ＨＥ　ＭＡ
Ｒブス／Ｓとリミット・レジスタ（第６０図参照）から
の信号リミット・オーパフロウを受取る。ダビット・シ
フト・レジスタ２６クコのシフティングは、信号Ｈ中ス
トンダ・サーチとｒ−ト、２６グ０の出力によってコン
トロールされる。ケ９−トコ乙りＯは、信号Ｈり記録、
Ｈリサーチ（第６７図参照）およびＨＣ３エンド・サイ
クル（第６ｓ図参照）をアンドする。

第３？図は、ダビット・シフト・レジスタ：１６１Ｉ６
が、フラッグ・メモリの間をトグルするために使用され
る（第６６図参照）信号Ｈｃ＝）　５ＥＱＡＯＴ　（Ｓ
／）　　を発生することを示す。ダビット・シフト・レ
ジスタ、２ＡＩＩＡの主要人力（すなわち入力ＡＲ）　
　は１．ＴＫ　ＩＦＦ　：ｌＡ　７４ｔ（第６３図参照
）によって発生される信号ＨＥ　ＳＥＱ　ＡＣＴである
。ダビット・シフト・レジスタ２Ａ’１６は、ダビット
・シフト・レジスタＪＡＩＩＪと同様にしてコントロー
ルされる。プール・エバリュエータ・メモリュＡ／（第
３２図参照）によって使用される信号ＬφスタートＢ’
ＩＯは、第５９図のデート２６ｔりによって発生される
。

比較アレーの全シーケンス・コントロールを与えるため
に使用される回路は第６０図に示される。ダビット０Ｎ
ＴＲ２Ａ３．７は信号Ｈ中ＳＥＱ、　ＭＥＭθ、／、、
２および３を発生する。これらの信号はこのコントロー
ルを働かせるために使用される（第６ユ図参照）。ダビ
ットｎＮＴＲｕ乙Ｓ３は、デートコロｉｉｔによってイ
ンバートされる信号ＨＩＩＥエンド・サイクル（第６Ｓ
図か照）または信号Ｈ＝ＤＥＳＴ　　＝　Ｆ’ＬＤ　Ａ
ＤＤＲ（第７７図参照）の存在においてゼロによってロ
ーｒされる。デートコロ５．２によってインエーブルさ
れる時、グビツ）　０ＮＴＲユ乙Ｓ３は信号Ｌφｌ１Ｍ
ＨＩＪ　Ｃ！ＬＫによってクロックされる（インクリメ
ントさせられる）。インニーゾルされるため、それ故、
ダビット０ＮＴＲ，２Ａ！θはオーパフロウになければ
ならず、且つ信号ＬＥＥＮＡ　ＩＱ　（第６３図参照）
が存在しなければならない。インエーブルされる時、ダ
ビット０ＮＴＲｕ　４３　ｊはｌ１ＭＨｚレートにてカ
ウントし、それによって出力信号Ｈｃ＞ＳＥＱ、　ＭＫ
Ｍθ、／、、２および３を発生する。

ダビット０ＮＴＲｕＡ５ｊをインエーブルするために、
ｔビット０ＮＴＲｕｌＳ−Ｏはオーバ７０つになければ
ならない。ダビツ）ＯＮＴＲ，２Ａ５０はそれがオーバ
７０つにある時インクリメントを中止するが、ダビット
０ＮＴＲ２Ａ！３はダビット０ＮＴＲ，２Ａｊ（７がオ
ーバフ四つにある時インクリメントするのみであること
を除き、ｔビットＣＮＴＲ：１ｂｓｏはダビット０ＩＶ
ＴＲ２乙Ｓ３と同様にロードされ、クリアーされ、クロ
ックされ且つインエーブルされる。またｌピッ）ＯＮＴ
Ｒ，２／＞５０は遅延レジスタツ６ケの中味によってロ
ードされる（第５ｇ図か照）。それ故、ダビッ）　０Ｎ
ＴＲコ１．３３は、遅延レジスタ、２Ａ！の中味に加え
られダビツ）ＯＮＴＲ，２乙ＳＯをしてオーバ７０つさ
せる時、ｌＩＭＨｚクロック・サイクルの数に等しいＪ
、Ｓ−θナノ秒（’ｌ　ＭＨｚクロックからの）時間周
期の数に対してインクリメント（および信号ＨＣ＞５Ｆ
ｉＱ、　ＭＦｊＭ　Ｏ。

／、スおよび３の発生）において遅延する。これは、そ
れによって記録あたりのサーチ・サイクル時間が、大き
いフィールＰに対する伝播時間お上び多数の項（ターム
）を有するプール式に対するプール・エバリユエーショ
ン時間に適合するために同期的に変化される手段である
。

附加的なタイミングおよびコントロール信号は第６７図
の回路によって発生される。ＱＵＡＤ　Ｄタイ７°ＦＦ
：）、１．４３は、信号ＨＥ　Ｆ’ＤＯＭユ、ＬＱＦＤ
Ｃ！Ｍ　、２　、　ＨＥ記録、ＨＥＲＰＷＤおよびＨす
ＭＡＲ／（Ｓ／）を発生する。信号ＨＥササー（工Ｎ工
Ｔ　）（第６３図参照）およびＨｃ＞　ＭＰＯＯＬＫ　
（ｅ）　（第７ｇ図参照）の発生において、ＱＵＡＤ　
Ｄタイｆｖｙツー、Ａ３はデート、２６ｆＡＯによりク
リアされる。Ｑ、ＵＡＤ　ＤタイｆＦ１．２Ａ６３はデ
ートλＡＡ／によりクロツタされる。信号ＨＥ＞エンド
・サイクルはヒット・スタックユ６乙によって発生され
る（第６Ｓ図融瞭）。信号Ｌ　ｅ＝）　ＭＡＲφおよび
ＬΦＭＡＲ／は、ＭＡＲスタック２７：ｌによって発生
される（第７乙図参照）。信号トリＬＭ兄Ｍ　ｅｌｌ！
ｉ１．、はＤタイプＦＦ−ｇ７１ｚによって発生される
（第６６図参照）。

信号ＨＥ　ＦＤ　ＣＭコ　は、フラッグ・メモリ３コ／
アドレスの発生において１ｔ’ＬＤ　ＡＤＤＲレジスタ
ＪＡ、？（第５ｇ図参照）によって使用される。信号Ｈ
９記録は、記録をレジスタ、２３／２＜第６図および第
９図参照）にロードするために比較アレー（第６４を図
参照）への指令を発生するために使用される。信号ａｃ
＋ＲＦ（すなわちリファレンス）　ＷＤ（すなわちワー
ド）は、リファレンス・ワードをレジスタ／　　３／３
（第６図および第を図参照）に四−ドするために比較ア
レー（第６グ図参照）への指令を発生するために使用さ
れる。ＭＡＲスタックコア２（第７６図参照）は、メモ
リ・アドレス・レジスタのアドレッシングをコントロー
ルスルために信号Ｈｅ＞　ＭＡＲ／　（ｓ／）を使用す
る。

ＱＵＡＤ　Ｄタイ７°ＦＦ　、２６　！グは、ファンク
ションｒ）ＫＳＴ　　ソース・デコード２Ａ；’Ｉ　（
第１ＩＶ図参照）によって発生される信号り啼ＬＤ　Ｆ
ＬＤ　ＡＤＤＦｔ　ＭＰ＋Ｃ！０ＬＫ（θ）によってク
ロックされる時ＭＰＯプス１０３からのビット位ｆｋ、
’　？　ｒ　７　＋　９お上び／θによってローｒされ
る。出力は図示の名種のコントロール信号である。信号
Ｌ　Ｈｗ、４Ｔ５　は、メモリ３／／（第６図、第９図
および第１弘図参照）へのデータ・ペースの書込をイン
エーブルするために使用される。第６７図かられかる如
く、信号Ｌ　ｃ＝＞　ｗ　／而は、ビット位置ざまたは
９がセットされ且つビット位置／θがセットされない時
、ゲート、２Ａ左ｇおよび、２６ｓｑとインバータコロ
３７によって発生される。信号ＨＥ　ＦＬＤ　ＡＤＤＲ
りおよびＬφＦＬＤ　ＡＤＤＲ７は、すでに説明した如
く比較アレーにおけるバイト・アドレッシングのために
使用される（第Ｓり図参照）。ビット位Ｍｑがセットさ
れる時、信号ＬＥレンジ（すなわちレンジ・サーチ）が
発生される。ビット位置７は、信号Ｌリサーチの発生ま
たはデート５ｂｓｓによって発生されるコングリメンタ
リ信号ＨＣ＞サーチｌを発生する。信号Ｈｃｂ　ＦＬＤ
　ＡＤＤＲｇは、３．２　Ｘ　ｇＰＲＯＭ、２６４＋’
（第６．２図参照）をアドレスする。

第６２図はＲＤ／ＷＲサーチ・シーケンサ２６５の附加
的なコントロール回路を示す。３λ×ｇビットＰＲＯＭ
２Ａｂダは信号ＨＥササー／によってインニーゾルされ
、３；ｌ×ｇビットＦＲＯＭユＡ４５は信号ＬＱリサー
チよってインエーブルされる。

上述の説明から、Ｑ、ＵＡＤ　ＤタイｆＦＩ＋′ツ６Ｓ
グのビット位置１０がセットされサーチ機能を意味する
ならば、３ユ×ｇビットＦＲＯＭ、２Ａ６５はインエー
ブルされるが、ビット位置７がクリアされ（比較アレー
のメモリ３／／への）読取または舊込機能を意味するな
らば、３ユ×ｇぎット！ＡＡｔＩはインエーブルされる
。その出力はオクタルＤタイ７°ＦＦ、２４Ａｆｆにワ
イヤーオアされ且つ接続される。オクタルＤタイ７′）
ｙＦ２／、ｌ、ｇは、その出力を保持し且つそれを信号
Ｌ　Ｅ　ＩＩＭＨ２ＯＬＫと同期させる。オクタルＤタ
イ７’Ｆ？、２６６ｇからのコントロール信号出力は、
ＭＤＲＯＵ　２　Ａ　ｇ　、　ＭＤＲＯＬユ６９゜ＭＤ
Ｒ工ＵコクＱ　、　ＭＤＲ工Ｌ　２７　／　、　ＭＡＲ
スタックコ７コ。

および比較アレー３０θ、・・・・・・３θ／、３θコ
。

３０３をコントロールするために主として使用される。

３．２×ｇ♂ットＦＲＯＭ　　ユ６６ダおよびコロ６５
の３つの低位アドレッシング・ビットは、すでに説明し
た如くダビットＣＮＴＲ２ＡＳ３＜第６０図参照）によ
って発生される。信号ＨＣ＞　８ＥＱ　ＭＫＭ　３は同
様に発生される。残りのアドレッシング・ビット（すな
わち信号Ｈ中記録、ＨφＦＬＤ　ＡＤＤＲｇおよびＨｃ
＞　ＦＬＤ　ＡＤＤＲデ）は第６７図の回路によって発
生される。

第６３図はＲＤ／’ｗＲ７ｆ　−ｆ　、　シーケンサ２
６にノ附加的なコントロール回路を示す。ＪＫ　ＦＦ２
６７ダ、、２Ａ７Ａおよび、２６り７の各々は重要な状
態表示を与える。ＪＫ　ＦＦ　、２　Ａ　７　’ｌは、
比較アレー動作が進行中であることを指示するために多
くの素子によって使用される信号Ｌ　Ｃ：＞　ＳＥＱ　
ＡＣＴおよびＨ中ＳＥＱ　ＡＣＴを発生する。ＪＫ　Ｆ
Ｆ’　、２　Ａ　？　Ａは、ＲＤ／’ＷＲサーチ・シー
ケンサコロＳの動作においてホールドを生ずるために信
号ＨＥ　ＤＥＳＴ　−ＰＡＵＳＦｉを経てファンクショ
ンＤＥＢＴ　　ソース・デニードユ５グ（第７Ｓ図参照
）によって直接アドレスされる。このポーズ（ｐａｕｓ
ｅ　）は、ホスト・ゾロセッサからの指令にＭＰＯ２４
０が応答することを許すために通常発生される。

ＪＫ　ＦＦ　、２　Ａ　７７はいつサーチが完了するか
を表示する。完了は、上述の如くコンディションの数の
結果として生じ得る（第５ｑ図参照）。

ＲＤ／ＷＶサーチ・シーケンサ、２６Ｓの残りのコント
ロール回路は第６弘図に示される。デート２６ｇｏは、
書込信号を比較アレーに移送するためにインバータおよ
びドライバとして使用される。

ＱＵＡＤ　ＢＦＦＲ、？状態、２ｔ、ｇｔｔの出力は、
レジスタ／３／３．レジスタ２３／ｌおよびメモリ３／
／（第６図、第９図および第１４’図参照）をインエー
ブルするために比較アレーによって使用される。

デート、２６ｇｋは信号Ｌ−ＬＤ　　フラッグを発生す
る。この信号Ｌ　＝　ＬＤ　　フラッグは比較コントロ
ール３２ユを経て７ラツグ・レジスタ３／７をインエー
ブルする。

第６Ｓ図、第６ｇ図、第６９図、第７０図および第７／
図はヒツト・スタックコロ乙およびその関連するコント
ロール回路の詳細な構成および動作を示す。ヒツト・ス
タック２６乙の主要な機能は、サーチの間ヒツトである
ことがわかった各記録の記録アドレスを蓄積することで
ある。

第６３図の如く、ヒツト・スタック、２６乙のアドレス
はｙビット０ＮＴＲ，２ＦｒＡＡによって発生される。

アドレス信号ＨＥ　ＳＴＫ　ＡＤＲθ、／、コおよび３
は、信号ＨＣＯ４Ｎ工Ｔ　（すなわち工ｎ１ｔｉａｔｅ
　）サーチによってクリアされる。信号Ｌ　Ｐ＞　ＬＤ
　　ヒツト・スタックは、ダビットＯＮＴＲ２ｇ１．Ａ
のインクリメンテ−ジョンをしてサーチの間者々の順次
のヒツトを記録させる。ファンクションＤＥＢＴ　　ソ
ース・デニードト１（第１Ｉ７図か照）によって発生さ
れる信号ＬＥＤＩｌｉＯ（すなわちデクリメント）Ｈ８
ＴＫ　ＰＴＲ（すなわちポインタ）は、ｔビット０ＮＴ
Ｒ，２ｇ４Ａをヒツト・スタック、２ＡＡがらのヒツト
値の移動に続いてデクリメントスル。

ＪＫ　ＦＦコｇ６０は、信号Ｈ中ヒツトおよび信号Ｌ　
Ｅ　ＬＤ　　ヒツト・スタックを発生させるプール・エ
バリュエータ（第６０図参照）がらの信号り中ヒツトを
受取る。第６５図の残りの回路は、タイミング信号Ｌ＜
）ヒツト・レジスタ・ホールド、Ｈ中（サーチ）（記録
）、Ｌｃ＝＞エンド・サイクルおよびＨＥ＞エンＶ・サ
イクルを発生する。

第６６図および第６７図はフラッグ・メモリＣすなｈも
ＦＪ−ＶＪ了レし乙、１１六柄ｌη４・すｔ−Ｊモリ３
コ／）をアドレスするための回路の詳細な構成および動
作を示す。第６Ｓ図の如く、信号ＬＥ）　ＬＤ　ＦＬＭ
ＥＭ　／およびＬ　Ｅ　ＦＬＭＥＭ　、２は、　ケーブ
ル１０／ｆ（すなわちＨＥＩＳ’Ｆブス／θ／の一部分
）を経てフラッグ・メモリ３２／（第６図および第７３
図参照）に移送される。フラッグ・メモリ３２／におい
て、これらの信号は／６×ヶビッＩ−ＲＡＭ３ｇ５およ
び３ｇｂに対する書込インニーゾルである。デート２ｇ
７９およびｓｇｇｏは、これらのゲートがＤタイツＦＦ
　　ユ８７６の反対側に接続されることを除き等しい入
力を有する。それ故、これらの信号は交互に発生され、
／ＡＸ４’ビットＲＡＭ　３　ｇ　５および３ｇ乙のう
ちの１つが読取られ且つ７つが書込まれることを許す。

信号Ｈ中（ＳＥＱ　ＡＯＴ　）　（サーチ）はＭＡＲス
タックコクユ（第７６図参照）による使用のために図示
のように発生される。ＤタイツＦＦ’：１ｇ７Ａは、上
述のフラッグ・メモリ３２／における交替をコントロー
ルする。信号１（Ｅ　ＦＬＭＥＭ　５ＦＩＬは、プール
・エバリュエータ・メモリ（第、ｒ５図参照）。

ＲＤ、／’ＷＲ／サーチ・ジ−ケンサス６３（第６７図
参照）およびフラッグ・メモリ３２／アドレツシング（
第６６図参照）の対応する交替を与える。

第６７図はフラッグ・メモリ３２／（第１３図参照）を
アドレッシングするための附加的な回路を示す。ＱＵＡ
Ｄ　ＭＵＸ　　２にｇｇは３ビツト・アドレスを／　ｌ
、Ｘ４’ビットＲＡＭ　３　ｇ　Ａに供給するが、Ｑ、
ＵＡＤＭＵＸ　　ａｇｇｓは３ビツト・ｒｖレスを／ｂ
×グビツ）　ＲＡＭ　３　ｇ　ｇに供給する。上述の如
く、各７６×ダビツ）　ＲＡＭの７６アドレス可能位置
のうちのざのみは要求されるが、２つの／ＡＸ４’ピッ
）　ＲＡＭは、上述の如く読取および書込を交替するこ
とによって得られる性能向上を与えるために使用される
。第６図はこれらのアドレス信号（すなわちＬ　ｃＯ＞
ＦＬＭｌｌｔＭ　／ｘおよびＬ　ｃ＞　ｙＬＭｇＭｕｙ
　）はケーブル１０／ｅ（すなわちＨ８ＥＩＦ　　プ７
．１０／の一部分）を経て移送される。

第６７図を再び参照すると、ＱＵＡＤ　ＭＵＸ　、２　
ｇ　ｇ　／および２ｇｇ左は、Ｄタイ７°ＦＦ　　２ざ
７６（第６６図参照）によって発生される信号ＨＥ　Ｆ
ＬＭｌｌｔＭ　ＳＦＬに基づく選択をなす。Ｑ、ＵＡＤ
　ＭＵＸ　　２　ｇざ／およびコｇｇｓへのデータ入力
は、Ｌ　Ｅ　ＢＫＭ　（Ｓ／）コ、３およびダとＬ　ｃ
＝＞　ＦＬＭＥＭθ、／およびコである。後者の３つの
信号（すなわちＩ、　Ｅ　ＰＩ、ＭＥＭ　Ｏ、／および
、２）はＱＵＡＤデータデーＬ−ＭＵＸ　ｕ　Ａ　３４
　（第３ｇ図参照）から受取られ、フラッグ・メモリ３
．２／がローディングのためＭＰＯプス１０３から又は
グビット０ＮＴＲａｂ！ｒ３ｃ第６０図参照）からアド
レスされることを許す。前者の３つの信号はプール・エ
バリュエータ・メモリコロ／（第５３図参照）から読取
られ、フラッグ・メモリ３ユ／がプール・エバリユエー
ションの間アドレスされることを許す。信号ＬすＢＥＭ
　（Ｓ／）　　コ、３およびダは／６×ｔビットＲＡＭ
　、７　ｇ　ｇおよび３ｇ＆のうちの一方に移送される
が、信号Ｌ　Ｅ　ＦＬＭＥＭ　Ｏ、／およびコは他方に
移送されるように、ＱＵＡＤＭＵＸ　　、２ｇ　ｇ　／
および２Ｋｇ！；は接続されることを注意されたい。

これは、上述の如（／４Ｘ４ピットＲＡＭ　３　ｇ　！
および３ｇ６を交替させるためにインエーブルするため
に要求される。

第４ｆｆ図はヒツト・スタックコロ６をコントロールす
るために使用される種々の回路を示す。

デート、２ｇ９ｇはクロック２７６（第７ｇ図参照）に
移送される信号Ｌ　Ｃ）　Ｈ工ＴＲＭＰＯホールドを発
生する。この信号は、もしそれが、ＲＤ／ＷＲ／ｖ−チ
・シーケンサ、２６左がヒツト記録アドレスによってヒ
ツト・スタックス６６をローディングしている間ヒツト
・スタックを読取ろうとするならば、ＭＰｏ　、２１１
θをホールドするために使用される。その信号は、信号
Ｈ３ヒッ）　、ＨＣ：３エンド・サイクル、ＨすＤＦｉ
ＳＴ　　−ＤＥＣＨ８ＴＡＯＫ　およびＨ中（サーチ）
（記録）の同時発生においてデートラｇｑｇによって発
生される。

信号Ｌ　０　ＨＥ３ＴＡＯＫ　ｌ　（すなわち読取イン
ニーゾル）は、ヒツト・スタックスｇｘ（第ｘ？図参照
）のデータ出力をインエーブルする。もし信号ＨＥ　”
／−ス−Ｈ工ＴＲがＤＵＡＬ工ＮＶ　３状ｍ　２．２３
　Ａ（第ユ≠図参照）を経て／　ｔｏ　ＩＩ　　デニー
ダコ５．ｔコ（第４７図参照）から受取られるならば、
ゲート２ｇデクは信号：Ｌ　Ｃ＞　Ｈ８ＴＡＯＫ　ＲＥ
　　を発生する。これは、ＭＰＣユｌＩＯがヒツト・ス
タックス６６が読取られるべきことを指令する時生ずる
。もしデート、２ｇｑｂが信号ＨｃＯＩＩＭＨ２ＯＬＫ
　、　ＨＥヒツトおよびＨＥエンド・サイクルを受取る
ならば、信号Ｌｄ　Ｈ８ＴＡＯＫ　ＲＥｉ　　はまたデ
ートラｇ９７により発生される。この信号はヒツト・ス
タック、２６乙をロードするために要求される。

アドレス信号（すなわち信号ＨΦＳＴＫ　ＡＤＤＲφ、
／、ユおよび３）のうちの７つが存在する時、信号ＨＥ
ヒツト（スタック）が発生される。第６Ｓ図かられかる
如く、これら信号の少なくとも７つは、クビット０ＮＴ
Ｒ：１ｇ乙６がクリアでない限り発生される。信号ＨＥ
ヒツト（スタック）はＳＫＬ／ＭＵＸ、２５５７（第ｉ
ｔｇ図参照）に移送され、そこでそれは上述の如＜　Ｍ
ＰＯ２ＩＩθに対するブランチ・コンディションを発生
するために使用される。

ヒツト・スタック、２６６アドレス信号（すなわちＨす
ＳＴＫ　ＡＤＤＲφ、／、λおよび３）の全部が存在す
るならば、信号Ｈ（＞　ＨＲＫＡＤ　＋ＦＵＬＬ　　が
発生さｔ’ｔル。これは、ヒツト・スタックス６６が十
分であり、ＭＰＯ２１ＩＯが附加的なヒツトを蓄積する
ためのルームをつくるためにヒツト・スタン？ｌＡから
少なくとも７つの値を除き得るまで、サーチがホールド
されることを要求する時生じる（第６Ｓ図参照）。第６
ｇ図を再び参照すると、信号ＬＨソースーＨｌＴＲカフ
ァンクションＤＦｉＳ　Ｔ　　ソース・デニードコ、１
１Ｉから受取られ、ＭＰｏ　、２４’　０がヒツト・ス
タック、２６６から読取ろうとしていることを指示する
時、信号Ｈ（＞　ＨＲＦｉＡＤ　十ＦＵＬＬは　またゲ
−）Ｊ、？９／によって発生される。

サーチが第６ｑ図の７６×ダビットＲＡＭコ？ＯＯ２，
２９０／　、　、２９０．２および２ｑθ３に蓄積され
る間、記録のアドレスはヒツトであることがわかった。

その出力は信号Ｌ　Ｅ　Ｈ８ＴＡＯＫ　ｌによってイン
ニーゾルされる＜ｖｂ　ｇ図参照）。１６ビツト出力は
ＭＰＯプス１０３を経て直接移送される。書込インエー
ブルは信号Ｌ　Ｅ　ＬＤ　　ヒツト・スタックと呼ばれ
る（第６左図参照）。ヒツトがわかる時サーチの間、ロ
ーディングが達成される。／６×ｔビットＲＡＭ　２ｑ
　ｏ　Ｏ；コワ０／　、、２ｑ０２および２ｑθ３への
データ入力は、後述の如く受取られる。第６３図の如く
、アドレッシングはグビット０ＮＴＲ，２ｆｆＡＡによ
って供給される。

第７０図の如＜、／Ａ×４ｔビットＲＡＭユ９θθ。

ユワθ／　、２９０２および、２７０３は、ＦＩＩ、Ｆ
ｉ　（グＸ１ｌ）、２ｑ１０．コｑ／　／　、、２ｑ／
、２およびコ、２ｑ／３から受取られる。これらのデバ
イスはヒツト・レジスタと悠を曲番こ呼ばれスー子り乙
ｊ、叶−時的蓄積を与える。入力（すなわち書込）およ
び出力（すなわち読取）は別々にアドレスされ且つイン
ニーゾルされる。標準のデバイス・タイプ、！ｒ４Ｚ　
ＬＳ　Ａ　７０はヒツト・レジスタの手段のため使用さ
れる。７６ビツト・データ人力（すなわち信号Ｌ　ｃ＝
＞　ＳＴＫ　ＭＡφ−１５）　　はＭＡＲスタックユ７
ユから受取られる（第７７図参照）。ヒツト・レジスタ
の読取および書込アドレッシングは以下に詳細に説明す
る。弘つのアドレス可能位置のみが存在するので、ａビ
ット・アドレスで充分である。

書込は、書込インエーブルとして役立つ信号ＬＯロード
・ヒツト・レジスタによってコントロールされる。この
信号は第６２図のデート２乙６デによって発生される。

第り０図を再び参照すると、ＦＩＬＥ　　（ＩＩｘＩＩ
）２９１０．２９／／、２９／２および；１ｑ／３は、
出力に対して常にインエーブルされる（すなわち入力Ｒ
Ｄ　ＥＮが大地に接続される）。これは、ヒツト・レジ
スタが、アｒレス可能位１ｕが読取アドレス（すなわち
信号ＨＯビットＲθおよびＲ／　）によって指定される
出方を常に出すことを意味する。

第７７図はヒツト・レジスタをアドレスするために使用
される回路を示す。書込アドレス（すなわち信号ＨＣ＞
　Ｈ工ＴＲＷＯおよびＷ／　）　　および読取アドレス
（すなわち信号ＨＥ　Ｈ工ＴＲＲＯおよびＲ／　）ケＨ
ＫＸ　ＤタイプＦＦ　２ｑ、ｘｔによって発生される。

サーチの開始に、ＨＦ１Ｘ　Ｄタイ７°ＦＦ、２９コ／
は信号ＬＥ工Ｎ工Ｔ　サーチ（第６７図お照）によって
クリアされ、書込ア１？レスおよび読取アドレスをゼロ
にする。ＨＫＸ　ＤタイプＦＦ　　、２ワコ／は信号Ｌ
３＞ＬＤ　　レジスタ、２（第６グ図参照）によってク
ロックされる。一度クロックされると、ＨＥＸ　Ｄタイ
プＦＦ　　、２ヂ、２／の出力Ｑ５　　はインパータコ
タλθの動作によって高になる。次のクロック・パルス
の後、出力Ｑｈは低になり、出力ＱＩＩおよびＱＳ　は
高になる。各々の引続くクロック・パルスによって、そ
のユつの高は／位置左にシフトされろ。ＱＳおよびＱ２
が高であり且つＱ４’およびＱ、５　　が低である時、
ＱＳは次のクロック・パルスの後に高になり、そのサイ
クルは反復する。それ故、ヒツト・レジスタの各種のア
ドレス可能位置は、それが書込のためアドレスされた３
クロツク・パルス（すなわち信号Ｌ　Ｅ　ＬＤ　　レジ
スタツの過渡）後まで読取のためアドレスされない与え
られたアドレス可能位置と共に使用されることがわかる
。

メモリ・データ・レジスタは、Ｈ８５Ｆ　　７’ス１０
／とＭＰＯプス１０３の間のデータの移送のため７６ビ
ツト・ホールディング・レジスタとじて役立つ。メモリ
・データ・レジスタは、ＭＰＣデス１０３から受取られ
るデータをＨ８５Ｆ　　ブス１０／に移送するための入
力レジスタを有する。入力レジスタは２つの部分、ＭＤ
Ｒ工Ｔ７．２７θ（すなわち最高位／６ビツト）とＭＤ
Ｒ工Ｌユし／（すなわち最低位７６ビツト）を有する。

同様に、出力レジスタはＭＤＲＯＵ２６ｇおよびＭＤＲ
ＯＬ　、２４　ｑを有する。

１１８ＳＦ　　ブス／θｌは３．２ビツトの広さであり
、ＭＰＯブス１０３は／６ビツトのみの広さであるので
、この取りきめは必要である。ＭＤＲＯＵ　、２４　ｇ
　。

ＭＤＩ’ｊＯＩ、　、７．　Ａ　ｑ、　ＭＤＦｊ工Ｕ２
７０およびＭＤＲ工Ｌニし／の全体の関係を見るために
第７７図を参照されたい。

第７．２図を参照すると、ＭＤＲＯＵ　、ｌ　Ａ　ｇお
よびＭＤＲＯＬ　、２乙ワの詳細な構成がわかる。オフ
タルＤ々　Ｉｊρ　ＩＦＰ　　　　−’ｌ−９，７／）
　　　、　　　Ｊ−９，２／　　　−−’）　　９　　
．７　　−’３　　ｋ　　上　ｒＸ２ｑ３３が使用され
る。オクタルＤタイツＦＦ。

２９３０．ユ９Ｊ’／、、２？、？コおよび２９３３の
／Ａ−ビツトデータ入力は、ＭＰＯプス１０３から直接
受取られる。ＭＤＲＯＵユ６ｇは信号Ｌ　ｃ＝）　’Ｌ
ＤＭＤＲＯＵによって入力に対してインエーブルされ、
ＭＤＲＯＬコ乙りは信号ＬすＬＤ　　ＭＤＲＯＬによっ
て入力に対してインニーゾルされる。これらの信号は３
ｔｏ　ｇ　デコーダ、２．１−４’ｌＩ（第７３図参照
）によって発生される。それ故、ＭＤＲＯＵ　、２４１
ｆおよびＭＤＲＯＬ２６９は、ＭＰＯ２’ＩＯからの指
令により７６ビツト・データ・ワーｒによって別々にロ
ードされ得る。ＭＤＲＯＵ２６ｇおよびＭＤＲＯ’Ｌコ
ロｑは、信号ＬＥ　ＭＤＲ−＋　ＭＡデプスよって３コ
ビツト・ワードとして出力に対してインエーブルされる
。この信号はＱＵＡＤＭＵＸ　　２９３７　（第７３図
参照）によって発生される。オクタルＤタイ７′）ＤＤ
２９３０゜：１．９３１．ユ９３２およびユ９３３の／
乙ビット出力（すなわち信号Ｈｅ）シスＤＢ　Ｏ−３／
　）はＨ８５Ｆプス１０３に直接接続される。

第７３図はＭＤＲＯＵ　２６　ｇ　、　ＭＤＲＯＬ　２
Ａ　？　。

ＭＤＲ工Ｕ２７０およびＭＤＲ工Ｌ２りｌのＨ８５Ｆ　
　シス１０／インターフエースをコントロールするため
に使用される回路を示す。信号Ｌ　ｃＯＭＤＲＵ　−＋
　ＭＡＲシス、ＬすＭＤＲＬ　−＋　ＭＡＲブスおよび
Ｌ中ＭＤＲ→ＭＡブスは、ＱＵＡＤ　ＭＵＸ　Ｊ　ｑＪ
　７によって直接発生される。信号ＨＥ　ＬＤ　ＭＤＲ
Ｉ　は同様に発生されるが、インバータ２９３ｇによっ
てインバートされる。

ゲー）　Ｊ、　ｑ７９　（第７９図参照）により発生さ
れる信号Ｌ　ＯＫＮＡ、　ＭＤＲ５ＦｉＬはＱ、ＵＡＤ
　ＭＵＸ　、２デ３７　を出力に対してインニーゾルす
る。ＱＵＡＤ　ＭＵＸ　；デ３りによる選択は信号Ｈｃ
＝＞　（５ＦｌｉＱ、　ＡＣＴ　）　（サーチ）（第６
乙図参照）に基づく。

第７３図を参照すると、ＱＴＪＡＤ　ＭＵＸ　　２　ｑ
Ｊ　７のデータ入力は、メモリ・データ・レジスタの使
用を要求する特別コンディションを示す各種のコントロ
ール信号であることがわかる。入力ＡＯおよびＢＯは、
ファンクションＤＥＳＴ　　ソース・デコード２！；’
Ｉ　（第１ＩＶ図参照）によって発生される信号ＨＥ　
ＤＩＣ８Ｔ　＝　ＭＡＲである。ＭＰｏ　、２　Ｉ／　
Ｏの指令ビット２（第１Ｉ１図参照）は入力ＤＯを供給
し、インバータ２９３乙によりインバートされ、入力０
０　　を供給する。入力Ａ／およびＡ、２は、それぞれ
信号Ｌ＜）　］（ｉＮＡ　ＭＤＲＩおよびＨ＜）　ＭＡ
　ＭＤＲＯである（第６ａ図参照）。信号ＨＥ　ＦＬＤ
　ＡＤＤＲ／　（第Ｓり図参照）は、インエーブルｑ３
！；と共ニ入力ｃ／およびＤＩ　をトグルする。

第７＜ｊ図はＭＤＲＩＵ　：１７０およびＭＤＲ工Ｌ　
、２７　／を示す。オクタルＤタイプ・ラッチ２９’Ｉ
Ｏ。

ＪｑｌＩ／　、２ｑｌＩ１．および２９グ３が使用され
る。

３コビツト・データ入力は３２ビツトＨ８５Ｆ　　シス
１０／から供給される。ＭＤＲ工Ｕ２７０およびＭＤＲ
工Ｌコし／の出力は、ＭＰＯシス１０３を経ての最後の
移送のために図示の如く一緒に接続される。信号Ｈｌ：
）　ＬＤ　　ＭＤＲＩ　（第７３図参照）はＭＤＲ工Ｕ
コア０およびＭＤＲＩり、２７／を入力に対してインエ
ーブルする。信号Ｌ　ｃ＞ＭＤＲＵ　−＋　ＭＡＲブス
およびＬ　Ｅ　ＭＤＲＩ。

→ＭＡＲブスは、それぞれＭＤＲＩＵ　Ｊ　７０および
ＭＤＲＩり、２り／を出力に対してインエーブルする。

バッファ２６り（第７７図参照）は第７ｓ図に示される
。ＤＵＡＬ　ＢＦＦＲ３状態ユｑダグおよびコ？ｌＩｊ
とＱＵＡＤ　ＢＩｌ’ＦＲ２９’ｌＡ　、ユデグクおよ
び２９グざは、ＭＰＯブス７０．３を経ての移送のため
にＭＤＲ工Ｕニア０およびＭＤＲ工Ｌコし／からの／４
１ｒット出力を受取る。信号ＬＥソース−ＭＤＲはファ
ンクションＤＥＳＴ　　ソース・デコード、２．１＋（
第弘り図参照）によって発生され、出力インエーブルと
して役立つ。

ＭＡＲ（すなわちメモリ・アドレス・レジスタ）スタッ
クユクコは第７６図および第７７図に示される。第７６
図はアドレッシングおよびコントロール回路を示す。第
７７図はメモリ・アドレス蓄積回路を示す。

第７６図を参照すると、弘ビット０ＮＴＲユ１１は、イ
ンバーター乙ｌＩ弘（第５ｑ図参照）から受取られる信
号ＬＣ１５サーチＤＯＮＦｌｉ（Ｓ３）によって全部ゼ
ロ値にロードされる。インバータ、２ｓｑｏにより←テ
ペーＶ−→１−θ＋→→インバートされる信号ＨＥ　Ｉ
ＮＯＭＡＲ５ＦｔＬ　（第６２図参照）は、ｔビット０
ＮＴＲ２９に２をクロックする。ｑビット０ＮＴＲ，２
ｑｓｓは、信号ＬＯレンジが存在するか又は出力ＱＯが
低であるならば、ｒ　−）　ｕ　９５　／によりインク
リメントのためインエーブルされる。第７６図かう、ダ
ビット０ＮＴＲ，２？５コは、インバータ２９！３およ
びデート２！；９’ｌと共に信号ＩＬＯＭＡＲφおよび
／の全ての結合を発生することがわかる。それらの信号
は第６／図の如＜Ｑ、ＵＡＤＤタイツＦＦ２Ａ１．．３
によって使用される。

第７６図を再び参照すると、ＱＵＡＤ　データＳＦｔＬ
−ＭＵＸ　、２９５　ｊは、ＭＡＲスタックｘｑｓに対
する書込アドレス（すなわち信号Ｌ　Ｅ　ＭＡＲＷＯお
よびＷ／　）　　および読取アドレス（すなわち信号１
，０ＭＡＲＲＯおよび／）を発生することがわかる。

ＱＵＡＤデータデー−ＭＵＸ　２９　、ｆｆ　！は絶え
ずインエーブルされ、ゲート、２ｇり７（第６６図参照
）によって発生される信号ＨＣ：）（８Ｑ　ＡＣＴ　）
　（サーチ）に基づく選択をなす。第７６図の如く、書
込アドレスはＭＰｏ　、２１１Ｏ指令ビツト７およびｔ
（第６２図参照）または一定数である。同様に、読取ア
ドレスは一定数または信号ＨＥ　ＲＦ　Ｗ’ＤおよびＨ
ＥＭＡＲ／　（Ｓ／）　　から得られる（第６７図参照
）。

信号Ｌ　Ｅ　ＬＤ　ＭＡＲハ第７６図（７１１１’　−
）　、２９３ｂ　。

、２９．５−７およびＪｌ＆ｆｆによって発生される。

信号Ｌ　Ｅ　ＬＤ　ＭＡＲはＭＡＲスタックコ７コ（第
７７図参照）に対する書込インエーブルとして使用され
る。

９４７　？　ａ図と第りクｂ図から成る第７７図を参照
すると、ＦＩＬＥ　（１ＩＸＩＩ）　　２９！９　、　
Ｊり６０゜、２９１．／および、２９４．２はＭＡＲス
タックコ７コの蓄積素子である。デバイス・タイツｑＬ
ＳＡ７０が使用される。７６ビツト・データ入力はＭＤ
ＲＩＵ　２７０およびＭＤＲ工Ｌ２りｌから受取られる
（第７０図参照）。

書込アドレッシング（すなわち信号Ｌ　Ｅ　ＭＡＲＷＯ
および／）と書込インニーゾル（すなわち信号Ｌ（）　
ＬＤ　ＭＡＲ）　　はすでに説明した（第７６図参照）
。

ＦＩＬＥ　（グＸ１ｌ）２９！；９．ツタ６０．コワ６
１および、２ｑＡ２は絶えず出力に対してインエーブル
される。読取アドレッシング（すなわち信号ＬＨＭＡＲ
ＲＯおよび／）は、すでに説明した回路によって供給さ
れる（第７６図参照）。

バッファＪ７５もまた第７７図に示される。

ハ’／　７７．２７３はＱ、ＵＡＤ　ＩＮＶ　　３状態
、２９１，３　。

、２９Ａ’ｌおよび２９乙りとＤＵＡＬ　工ＮＶ　　３
状態２９１、！；および２９１，１．を使用する。これ
らは出力に対して絶えずインエーブルされる。バッファ
、２７にの出力はヒツト・レジスタ（第７０図参照）に
およびＨ８５Ｆ　　シス１０／を絆て比較アレーに接続
される。第６図は、信号Ｌ　Ｃ＞　Ｓ’ｌ’Ｋ　ＭＡ　
Ｘ　がケーブル１０１ｈ（すなわちＨ８５Ｆ　　シス１
０／の一部分）を経て比較コントロール３：１．２によ
って受取られることを示す。第１グ図は、７０個のアド
レス・ビットのみが任意の７個の比較アレー（すなわち
１０２４ｔのアドレス可能位置のみ）において要求され
ることを示す。残りのピット位置は、拡大されるメモリ
容量のアドレッシングを許すために他の比較アレーをア
ドレスするために使用される。

第７ｇ図および第７ｑ図は、ＨＢＳＦｌｏｏの全てを同
期するために使用されるクロツクユク乙の回路を示す。

第７９図は、外部オツシレータにより供給される全ての
時間標準である信号ＨＥ２０　ＭＨｚ　ＯＬＫの受取を
示す。２０　ＭＨｚ周波数はプール・エバリュエータ（
第３２図参照）によって主として使用される。Ｈ８５Ｆ
／（７０回路の大部分は、第７ｑ図の如＜　２０　ＭＨ
ｚ周波数からのｌビット・シフト・レジスタ：１９ｇ／
によって発生される１１　ＭＨｚ周波数を使用する。ゲ
ート、２ｑ７９はメモリ・データ・レジスタによる使用
のために信号Ｌ　Ｃ）　Ｍ！ＮＡ　ＭＤＲ５ＩＣＬを発
生する（第７３図参照）。

第７ｇ図は基本的な’ｌ　ＭＨｚから得られる附加的な
りロック信号を示す。

高速サーチ機能製品における実施例に組込まれた本発明
を説明した。専門家は本発明を他の用途にたやすく応用
できるであろう。

【図面の簡単な説明】

第１図はＨ８５Ｆ　が計算機に外部接続された処理シス
テムを示す。 第２図はＨ８５Ｆ　　が計算機に内部接続された処理シ
ステムを示す。 第３図はＨｅ　ＳＦ　　の動作を示す。 第９図はＨ８５Ｆ　の主要な素子を示す。 第Ｓ図はコントローラ２００の主要な素子を示す。 第６図は比較アレーの主要な素子を示す０第７図はメモ
リ・アレー３０Ｓの構成を示す。 １４ｇ図はアレースライスとビット位置の関係を示す。 第９図は第９ａ図、第９ｂ図および第９０図から成り、
アレースライスφ３’ＩＯの詳細な構成を示す。 第１θ図は第１θａ図と第１Ｏｂ図から成り、フラッグ
発生器３７０の詳細な構成を示す。 第１／図はフィールｒ・フォーマット・レジスタ３７３
の詳細な構成を示す。 第１コ図はフィールド比較レジスタ３／乙の詳細な構成
を示す。 第７３図は第１．？ａ図、第１．．？ｂ図および第１３
ｃ図から成り、フラッグ・メモリ３．２７の詳細な構成
を示す。 第１４／、図は第７４（ａ図、第１り′ｂ図および第１
１１ｃ図から成り、比較コントロール３．２．２の詳細
な構成を示す。 第１Ｓ図はインターフェース論理、、２．２０の主要な
素子を示す。 第７６図はＭＰＯユｌ／ｌＯの主要な菓子を示す。 第７７図はシーケンサ、２ＡＯの主要な菓子を示す。 第１ｇ図はインターフェース論理２２０の各素子の図面
番号を示す。 第７９図はＭＰＣ−り０の各素子の図面管号を示す。 第一θ図はシーケンサλ６０の各素子の図面番号を示す
。 第−７図はトランシーバＪ、！、／の詳細な構成を示す
。 第一コ図はコントロール・メモリュコツの詳細な構成を
示す。 第２３図はコントロール・メモリハ―のアドレッシング
回路を示す。 第ユ≠図はトランスミツタツコ３の詳細な構成を示す。 第Ａｓ図はチャンネルＯＭＤレゾスタ：ｔ２’Ａの詳細
な構成を示す。 第、２６図はチャンネルＯＭＤレジスタ２２’ｌのデコ
ーディング回路を示す。 第コク図はトランシーバ２．２５の詳細な構成を示す。 第２ｇ図はＯ／Ｔ／ＢＡ　　コ、２６の詳細な構成を示
す。 第２７図は第ユｑａ図と第、Ｚｑｂ図から成り、ブス・
インターフェース・ユニット・コントロール・ハイブリ
ッドへの接続を示す。 第３０図は第３０ａ図と第３０ｂ図から成り、ブス・コ
ントロール回路を示す。 第３７図はＲＭＦブス・リクエスト論理の詳細な構成を
示す。 第３２図はインターラゾト・インエーブル論理の詳細な
構成を示す。 第３３図はブランチｐｒｒＤＲ２１１／の詳細な構成を
示す。 第、？＋図はベクトル・レジスタ、２グコの詳細な構成
を示す。 第３Ｓ図はインターラゾト、２１Ｉ３の詳細な構成を示
す。 第３６図はコンスタントＭＵＸコ１ＩＩＩの詳細な構成
を示す。 第３７図は第３７ａ図と第３７’ＦＪ図から成り、ＡＬ
Ｕ　２　’ｌ　、！；のアッパーバイトの詳細な構成を
示す。 第３ｇ図は第３ｇａ図と第３１１ｂ図から成り、ＡＬＵ
　２　’Ｉ　！；のロアーバイトの詳細な構成を示す。 第３ｑ図はＡＬＵコＩＩＳおよびｈａｃスＳθのコント
ロール回路の詳細な構成を示す。 第９０図は；１９１０シーケンサコＩ１７の詳細な構成
を示す。 第＋７図はＰＲＯＢ４／工Ｒコｑｇの詳細な構成を示す
、 第７２図はＡＣＣバッフアコＳｋの詳細な構成を示す。 第９３図はゼｐ・デテクト、２！；／の詳細な構成を示
す。 第９７図はＲＡＭ　、２　！；　３のアッパービットを
示す。 第４ｔ５図はＲＡＭ　、２　、Ｓ−３のロアービットを
示す。 第９６図はＲＡＭ　ｕ　、Ｓ−３のアドレッシング回路
を示す。 第＋７図は第ダ７ａ図と第１ＩＶｂ図から成り、ファン
クションＤＩＩＣ８Ｔ　　ソース・デコード、２５＋ｔ
−詳細に示す。 第１１ｇ図は第ダｇａ図と第１Ｉｇｂ図から成り、コン
ディションＭＵＸ　ｕ　＋　Ａを示す。 第４ｔ９図はプール・エバリュエータ・メモリ、２６１
のバンクφを示す。 第３０図はプール・エバリュエータ・メモリコ乙／のバ
ンクｌを示す。 第Ｓ／図はプール・エバリュエータ・メモリ、２６１の
アドレッシング回路を示す。 会ｒ１ぐつト”Ｉ’ｌｌ＋り１ｖ１−クロＭしゆ子シト
リ）、ム＼ｄふ−＋ｈプール・エバリュエータ・メモリ
コロ／のアドレス・シーケンサ・クロックおよびインタ
ーフェース論理、２２０のコントロール論理を示す。 第５３図は第３３ａ図と第５３ｂ図がら成り、プール・
エバリュエータ回路の段階／および段階コを示す。 ｍ５ＩＬｔ図はプール・エバリュエータ・メモリ２６／
のメモリ・ステージング回路を示す。 第３Ｓ図は第、ｔｔａ図と第３ｊｂ図がら成りプール・
エバリュエータ回路を示す。 第３６図はリミット・レジスタ、２６コの詳細な構成を
示す。 第Ｓり図はＦＬＤ　ＡＤＤＲレジスタ２６３の詳細な構
成を示す。 第３ｇ図は遅延レジスタ、２１．’Ｉおよびフラッグ・
メモリ３ユ／アドレツシング論理の詳細な構成を示す。 餉Ｓｑ図はＲｎ、ｎｕ／ｙ−チ・シーケンサラ６ｓの一
部分を示す。 第４θ図はＲＤ／Ｗル午−チ・シーケンサラ６ｓの一部
分を示す。 第６７図はＲＤ／ｗＲ／サーチ・シーケンサラ６ｓの一
部分を示す。 第６２図はＲＤ／ＷＶサーチ・シーケンサ２６左の一部
分を示す。 第６３図はＲＤ、／’ｉＭＶサーチ・シーケンサ、２Ａ
＆の一部分を示す。 Ｋｇ　＆　４を図はＲＤ／ＷＶサーチ・シーケンｖｓｔ
ｓの出力回路を示す。 第６Ｓ図はヒツト・スタック２６乙のコントロールのた
めの回路を示す。 第６６図はフラッグ・メモリ３２／のコントロールのた
めの回路を示す。 第６７図はフラッグ・メモリ３．２７のコントロールの
ための回路を示す。 第Ａｇ図はヒツト・スタックス６乙のコントロールのた
めの回路を示す。 １４　Ａ　９図はヒツト・スタック２乙乙の詳細な構成
を示す。 第７０図はヒツト・レジスタの詳細な構成を示す。 第７７図はヒツト・レジスタ・アドレッシング回路の詳
細な構成を示す。 第７２図はＭＤＲＯＵ　２　Ａ　ｇとＭＤＲＯＩ、　、
２　Ａ　９から成るメモリ・データ・レジスタ・アウト
の詳細な構成を示す。 第７３図はメモリ・データ・レジスタをコント１−−ル
するための回路を示す。 第７４’図はＭＤＲ工Ｕ、２７θおよびＭＤＲ工Ｌ２７
／から成るメモリ・データ・レジスタ・インの詳細な構
成を示す。 第７Ｓ図はメモリ・データ・レジスタをＭＰＯブス１０
３（すなわちバッフアユ６７）に結合するための回路を
示す。 第７Ａ図はＭＡＲスタック２７２をコントロールする回
路を示す。 第７７図は第７７ａ図と第７７ｂ図から成り、ＭＡＲス
タック、２７２の詳細な構成を示す。 第７ｇ図はクロック２７乙のコントロール回路を示す。 第７９図はクロック２７乙の詳細な構成を示す。 符号の説明 ／ハ　　りｎ０番ト竹厖　ｌ／１１人出ゴ人出−１ケー
ヂ１０Ｏ：Ｈ８５Ｆ（高速サーチ機能）１．２／、コツ
＝７′）ロセツサ、ユ、７＝内部ブス、コｌＩ：人出力
、コ３：メモリ、３０，３／、３２，３３．．３’ｌ’
。 ケーブル、ダθ：データ・ベース・メモリ、ｌＩ／：リ
ファレンス・ワー＋ｙｘ、１１．２：リファレンス・ワ
ー）”／、４’３：フィールド・フォーマット・レジス
タ、１ｌｌＩ：フィールド比較レジスタ、４’５；ブー
ル式、ｔＩ６：比較器、ダ７：イコール・テスト、Ｉｌ
ｇ：ブール・フラッグ・メモリ、！９：プールーエバリ
ュエータ、／　０　／　：　Ｈ８５Ｆ　　ブス、１０コ
ニインターフエース、／　０３：　ＭＰＯプス、コ００
：コントローラ１．２．２０：インターフエース論理１
．２．２／　：　）ランシーバ、コツ２：コントロール
・メモリ１．２．２．７：）ランスミッタ、ココタ二チ
ャンネルＯＭＤレジスタ１．２．２．Ｓ−：）ラシ ンターバ１．ｚｘｑ　：　Ｂ工Ｕコントロール１．２Ｉ
Ｉθ：マイクロプログラムド・コントローラ（ＭＰＣ）
、ツム０：ンーケンサ、３００．３０／　、、３０ユ。 ３θ３：比較アレー、ＪＯ！ｒ：メモリ・アレー、３　
／　０　：　トランシーバ、３／／：メモリ、３／コ：
レジスタコ、３／３：レジスタ／、３／’ｌ　：比較器
１．）　／　５　：フィールド・７オーマツト・レジス
タ、３／６：フィールド比較レジスタ、３／７：フラ・
ング・レジスタ、３７ｇ、３ン９１．？コ０：デート、
３ａ／：フラッグ・メモリ１．？、２２：比較コントロ
ール、３ｔｘｏニアレースライスφ、３弘ｌ；アレース
ライスｌ。 出願人　　　　スペールコーポレーション［。 代理人　　竹　１）　吉　些　　。 −２８１− ＨしＩＮｓＴ ｈす、７３ 昭和５７年＼月［ｎ 特許庁長官　殿 １、事件の表示 ％願昭５６−９８１５７号 ２、発明の名称 高速テーク・ベース・サーチ・システム３、補正をする
者 事件との関係　　　特許出願人 ５補正命令の日刊 昭和５６年１１月５日（５６，１１，２４発送）６、補
正により増加する発明の数　　０７補正の対象 明細書の「発明の詳細な説明」および「図面の簡単な説
明」の各個、並びに図面 ８補正の内容 （１）　　リ」細書第７６頁〜】１０頁を添附別紙の通
り訂正′１−る。 （２）第１８９頁７〜９行の「第９図・・・構成を示す
。」を下記の通り訂正する。 ［第９図は、第９ａ図〜第９Ｃ図の配置関係を示す０ 第９ａ図〜第９Ｃ図は、第９図に示した如く配置されて
、アレースライスグ３４０の詳細な構成を示す。」 （３）　　＼同頁１０〜１１行の［第１０図・・・構成
を示す。−１を下記の通り訂正する。 「第１０図は、第１０ａ図及び第１０’ｂ図の配置関係
を示す。 第１０ａ図及び第１０ｂ図は、第１０図に示した如く配
置されて、フラッグ発生器３７０の詳細な構成を示す。 −１ （４）　　第１８９頁１６行〜第１９０員２行の１第１
３図・第１３ａ図〜第１３ｃ図は、第１３図にボされた
θ１」（配置されて、フラッグ・メモリ３２１の詳細な
構成を示す。−１ （５）　　第１９０頁３〜５行の［第１４図・・・構成
を示す。−１を下記の通り訂［卜する。 ［第１４図は、第１４ａ図〜第１４ｃ図の配置関係を示
す。 第１４ａ図〜第１４ｃ図は、第１４図に下された如く配
置されて、比較コントロール３２２の詳細な構成を示す
。１ （６）第１９２頁１〜３行の１第２９図・・・接続を示
す。」を下記の通り訂正する。 ［第２９図は、第２９ａ図及び第２９シ図の配置関係を
示す。 第２９ａ図及び第２９ｂ図は、第２９図に示された如く
配置されて、ブス・インターフェース・ユニット・コン
トロ−ル・ハイフリットヘノ接続を示す。」 （７）第１９２頁４〜５行の１第３０図・・・回路を示
す。」を下記の通り訂正する。 ［第３０図は、第３０ａ図及び第３０ｂ図の配置関係を
示す。 第３０ａ図及び第３０ｂ図は、第３０図に示された如く
配置されて、ブス・コントロール回路を示す。」 （８）第１９３頁２〜５行の［第３７図・・・構成を示
す。」を下記の通り訂正する。 「第３７図は、第３７ａ図及び第３７ｂ図の配置関係を
示す。 第３７ａ図及び第３７ｂ図は、第３７図に示された如く
配置されて、ＡＬＵ２４５のアッパーバイトの詳細な構
成を示す。 第３８図は、第３８ａ図及び第３８ｂ図の配置関係を示
す。 第３８ａ図及び第３８ｂ図は、第３８図に示された如く
配置されて、ＡＬＵ２４５のロアーバイトの詳細な構成
を示１″′。」 （９）　　第１９４員５〜９行の「第４７図・・・ＭＵ
Ｘ２４６を示す。」を下記のｉｌＧり訂正する。 「第４７図は、第４７ａ図及び第４７１〕図の配置関係
を示す。 第４７ａ図及び第４７ｂ図は、第４７図に示された如く
に配置されて、ファンクションＤ　Ｅ　ＳＴソース・テ
コード２５４を詳細に示す。 第４８図は、第４８ａ図及び第４８１〕図の配置関係を
示す。 第４８ａ図及び第４８ｂ図は、第４８図に示された如く
に配置されて、コンディションＭＩＪＸ２４６を示す。 」 ＯＱ　　第１９４頁１６行〜１９５頁６行の「第５２図
・・・段階２を示す。」を下記の通り訂正する。 ［第５２図は、第５２ａ図及び第５２ｂ図の配置関係を
示す。 第５２ａ図及び第５２ｂ図は、第５２図にボされた如く
配置されて、プール・エバリュエータ・メモリ２６１の
アドレス・シーケンサ・クロックおよびインターフェー
ス論理２２０のコントロール論理を示す。 第５３図は、第５３ａ図及び第５３ｂ図の配置関係を示
す。 第５３ａ図および第５３ｂ図は、第５３図に示された如
く配置されて、プール・エバリュエータ回路の段階１お
よび段階２を示す。−１０１Ｉ　　第１９５頁９〜１０
行の「第５５図は自・エバリュエータ回路を示す。」を
下記の通りｄ■正する。 ［第５５図は、第５５ａ図及び第５５ｂ図の配置関係を
示す。 第５５ａ図及び第５５ｂ図は、第５５図に示された如く
配置されて、プール・エバリーエータ回路を示す。」 ａ２　　第１９８頁９〜１０行の１第７７図・・・スタ
ック２７２の詳細な構成を示す。」を下記の通り削正す
る。 ［第７７図は、第７７ａ図及び第７７ｂ図の配置関係を
示す。 第７７ａ図および第７７ｂ図は、第７７図に示された如
く配置されて、ＭＡＲスタック２７２の詳細な構成を示
す。」 ｕ３１　　第１１１貞〜２００頁の頁番号を第１Ｉ７頁
〜２０６頁に繰下げる。 （１４１図面を添附の通り訂正する。 ９添附書類 ＋１１　　　別　　紙　　１　　　　　　　　　　　　
　　１通（２）訂正図面（第１〜７９図）　　　１通（
３）　　　副　　中　　書　　　　　　　　　　　　　
　　１通特開日Ｒ５Ｂ−８２３３７（ｆｃ７９）へ イ →　　賃、 ’、ｌ 凛 （ｇわ　　　　　　　　　−３０６− 、ＷＣ＝ＯＦＯＲＬＢＥＸ 、５ＰＡＲＥ ＋　５ＰＡＲＥ 、ＦＵＮ　　ＣＯＤ］七　ＥＲＲＯＲ ，０ＶＥＲＦ、Ｔ、ＯＷ　Ｅ、Ｔ 、ＷＯＲＫＩＮＧ　ＲＥＧＩＳＴＥＲ３、］）ＲＥＤＥ
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６０２　　６’１１　　　６１５（ｌｔ）／１） ８９９９０２ ７６５　　７６８　　９１２　　９２４　　９３９　　
９４９　　１０２５１０７゛ １１５゜ ０８ ５１ ７　　１０８４ １　　１０８６　　１１５１ （／ρの ４９１　　５０５　　５７１　　６７７　　７０９　　
７２３　　７８２７５４　　７５５　　７５６　　７５
７１１９３　　１２０５　　１２１０ ５６８　　６５６　　６７１　　９５９＋１８７　　１
１８９　　１１９１　　１１９５　　１１９７　　１２
００　１２０１（Ｈｌ） １１０７　　１１１２　　１１１８　　１１２２　１１
４．８　　１１４９　１１５６７８４　　　８１１　　
　８３１　　　８５７５０９　　　５１１　　　５１３
　　　５５０　　　５５５　　　６２９　　７０２６０
１　　　６３６　　６４．４．　　６７０　　　６９７
　　７２８　　７７９１０８３　　１１１１　　１１４
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５９　　１０７９ ５１２　　５１４　　５５１　　５５６　　６３２　　
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８２　　８８７　１００８　１１８４（Ｎ頃 ５６９　　６２６　　６６０　　７０５　　９６５１１
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３１５　　ＩＴＥＭ　Ｃ０ＵＮ甲、　　３１１２３２２
− ＦＩＧ、４７ｂ −３５０− Ｈ＝＞ｌＮ５Ｔ ＦＩＧ、７１ ＦＩＧ、７３

Claims (1)

1. 【特許請求の範囲】 （１）　　一般目的プロセッサと、 上記一般目的ゾロセツサに応答するように結合された特
   殊目的プロセッサであって、この特殊目的ノロセッサは
   、上記一般目的７０ロセッサによって遂行可能なサーチ
   よりも迅速に複数の記録を有するデータ・ベースのサー
   チを遂行するために上記一般目的プロセッサによってプ
   ログラム可能である特殊目的ノロセッサと、 を含む計算機システム。 （２）上記特殊目的ノロセッサは、 コントローラと、 上記コントローラに応答するように結合された複数の比
   較アレーであって、この比較アレーの各々は、上記デー
   タ・ベースの異なる部分において上記サーチを遂行でき
   る比較アレーと、を更に含む上記（１）記載の計算機シ
   ステム。 （３）上記複数の比較アレーの各々は、更に、上記デー
   タ・ベースの上記異なる部分を蓄積するために上記コン
   トローラに応答するように結合きれた複数のアドレス可
   能な位置を有するメモリと、 す７アレンス・ワードを蓄積するために上記コントロー
   ラに応答するように結合された手段と、 算術比較結果を生じるように上記メモリの上記アドレス
   可能位置の複数のうちの７つの中味が上記リファレンス
   ・ワードに算術的に比較され７　　Ｌ　母コ　Ｑ　工　
   １１　　子；１−７Ｌ”Ｌ　　幻　硅鼾　択ｂ　−口　
   晒　Ｉ−醜　へ心　、ト　マ　　ト　Ａに結合された算
   術比較器と、 予期された算術比ｌＩし結果が蓄積される上記コントロ
   ーラに応答するように結合されるフィールド比較レジス
   タと、 論理比較結果を生じるように上記算術比較結果が上記予
   期された算術比較結果に論理的に比較される上記算術比
   較器および」；記フィールｌ＆比較レジスタに応答する
   ように結合されるフラッグ発生器と、 を含む上記（２）記載の計算機システム。 （４）　　上記コントローラは、更に、上記特殊目的ノ
   ロセッサに上記一般目的プロセッサをインターフェース
   するために」二記一般目的プロセッサに応答するように
   結合された手段と、 上記複数の比較アレーを制ｉ、Ｉｌｌするために上記複
   数の比較アレーに応答するように結合されたシーケンサ
   と、 上記データ・ベースの上記複数の記録のうちの１つが、
   上記一般目的ノロセンサによって供給されるサーチ規準
   に一致するかどうかの決定がなされる上記複数の比較ア
   レーおよび上記シーケンサに応答するように結合された
   プール・エバリュエータと、 上記インターフェース手段を経て上記一般目的ノロセツ
   サから受取られる指令（コマンド）に応答して上記シー
   ケンサが上記複数の比較アレーを制御せしめられ、且つ
   上記プール・エバリュエータの上記決定が上記インター
   フェース手段をＭＴ上記一般目的グロセッサに移送され
   るように上記インターフェース手段、上記プール・エバ
   リュエータおよび上記シーケンサに応答するように結合
   されたマイクロノログラムド・コントローラと、を含む
   上記（２）または（３）記載の計算機システム。 （５）　　複数の記録を有するデータ・ベースをサーチ
   するための特殊目的ノロセンサであって、上記複数の記
   録の各々が複数のアドレス可能位置の別々の１つに蓄積
   されるように上記データ・ベースが蓄積される上記複数
   のアドレス可能位置を有するメモリと、 リファレンス・ワードを蓄積するためのリファレンス・
   レジスタと、 上記複数の記録の各々のフィールドを定める値が蓄積さ
   れるフィールド・フォーマット・レジスタと、 上記メモリに蓄積される記録の上記フィールド・フォー
   マット・レジスタによって定められる各フィールドが、
   上記リファレンス・ワードの対応するフィールドに対し
   て算術的に比較され、それによって、上記フィールド・
   フォーマット・レジスタによって定められる各フィール
   ドに対する算術的比較結果を生じるように上記メモリ、
   上記リファレンス・レジスタおよび上記フィールド・フ
   ォーマット・レジスタに応答するように結合された算術
   的比較器と、 予期される算術的比較結果が上記フィールド・フォーマ
   ット・レジスタによって定められる各フィールドに蓄積
   されるようなフィールド比較レジスタと、 各フィールドに対する上記の算術的比較結果が上記の予
   期される算術的比較結果と論理的に比較され、それによ
   って、上記算術的比較結果が上記予期される算術的結果
   と同じである場合に各フィールドに対１．て７ラツゲを
   ｔｌ：ｌ”ストら？、−１コｄ算術的比較結果に応答す
   るように結合されたフラッグ発生器と、 −に記メモリが−に記データ・ペースによってロードさ
   れ、上記り７アレンス・レジスタが上記リファレンス・
   ワードによってロードされ、上記フィールド・フォーマ
   ット・レジスタが上記複数の記録の各々のフィールドを
   定める」二記値によってロードされ、上記フィールド比
   較レジスタは上記予期される算術的比較結果によってロ
   ーＰされ、かつ、上記フラッグ発生器によって発生され
   る各フィールドに対する上記フラッグが読取られるよう
   に、上記メモリ、上記リファレンス・レジスタ、上記フ
   ィールド・フォーマット・レジスタ、上記フィールド比
   較レジスタおよび」こ記フラッグ発生器に応答するよう
   に結合されたコントローラと、を含む特殊目的プロセッ
   サ。 （６１Ｗ数の比較アレーの各々がデータ・ペース一部分
   をサーチすることができ且つ上記複数の比較アレーの各
   々が同一である複数の比較アレーを含む上記メモリ、上
   記フィールド・フォーマット・レジスタ、上記算術的比
   較器、上記フィールド比較レジスタおよび上記フラッグ
   発生器における複数の記録を有するデータ・ペースをサ
   ーチするための特殊目的ノロセッサ。 （７）　　上記（５）または（６）記載の複数の記録を
   有するデータ・ペースをサーチするための特殊目的プロ
   セッサであって、上記コントローラは、更に、上記複数
   のアドレス可能位置のうちの１つを選択的にアドレスす
   るための上記メモリに応答するように結合された手段と
   、 上記選択的にアドレスする手段および上記メモリに応答
   するように結合されたリンク手段であって、上記複数の
   アドレス可能位置のうちの態別の１つに蓄積される上記
   複数の記録のうちの１つにお目るフィールドの中味に基
   づく上記複数のアドレス可能位置のうちの１つを、上記
   選択的にアドレスする手段をし２てアドレスせしめるリ
   ンク手段と、 を含む！ｈ殊目的プロセッサ。 （８）　　一般目的プロセッサ、サーチされるべき複数
   の記録を有するデータ・ペースを含むメモリ、専用メモ
   リを有する高速サーチを遂行する特殊目的プロセッサを
   含む計算機システムにおいて、サーチされるべき上記複
   数の記録を有する上記データ・ペースでもって上記％殊
   目的ゾロセッサの上記専用メモリをローディングするこ
   と、上記一般目的プロセッサによって定められるサーチ
   規準を上記特殊目的ノロセッサに与えること、 上記特殊目的プロセッサ内で上記サーチを遂行すること
   、 上記サーチの結果を上記一般目的ゾロセツサに知らせる
   こと、 を含むサーチを遂行するための方法。 （９）　　上記遂行ステップは、更に、上記複数の記録
   のうちの前の１つのリンク・フィールドを使用する上記
   データ・ペースの上記複数の記録のうちの１つをアドレ
   スすることを含む上記（８）記載のサーチを遂行する方
   法。 （１１）　　上記リンク・フィールドが、上記ステップ
   を与えることによって上記特殊目的プロセッサに対して
   上記一般目的フ０ロセツサによって定められる上記（９
   ）記載のサーチな遂行する方法。