JPS58501605A - 遅い装置を用いたｉ／ｏサブシステムのための周辺制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 遅い装置を用いたＩ１０サブシステム のための周辺制御装置 １１隻１１ この発明は、Ｉ１０システムに用いられていて、主ホストコンピュータと複数の 端末装置との藺のデータ転送動作を制御するための周辺制御ｌｌ＠置に閤する。

この出願は、アメリカ合衆国連続番号が第０５２．８２１号であり、１９７９年 ６月２７日に出願され、発明者がプリアン・ケイ・フォーブス（Ｂｒｌａｎ　Ｋ 、　Ｆｏｒｂｅｓ　）およびロバート・ディー・カティラー（Ｒｏｂｅｒｔ　Ｄ 、　Ｃａｔｌｌｌｅｒ　）であり、「標準のまたは遅いメモリで動作するマイク ロプロセッサシステム（Ｍ　１ｃｒｏｐｒｏｃｅｓｓｏｒ　３　ｙｓｔｅｍ　Ｑ 　ｐｅｒａｔｉｎｇ　Ｗｉｔｈ　Ｎｏｒｓａｌ　ｏｒ　８１Ｇ１　Ｍｅｓｏｒｌ ｅｓ　）　Ｊと題されたものの部分継続出願である。

のクロスリファレンス この出願は、以下のように出願された以下の特許出願に僕達している。

「命令の繰返しを容易にするマイクロプロセッサシステム（ｐＪｊ　１ｃｒｏｐ ｒｏｃｅｓｓｏｒ　９　ｙｓｔｃｖ　Ｆ　ａｃｌｌｌｔａｔｌｎｇ　Ｒａｐｅｔ ｉｔｌ。

ｎｏず　Ｉ　ｎ５ｔｒｕｏｔｌｏｎｓ　）　Ｊと■され、発明者がロバートのデ ィーΦ力ティラー（Ｒｏｂｅｒｔ　Ｄ　、　ＣａｔｌＩＩｅｒ　）お１びプリア ン・ケイ・フォーブス（８ｒｉａｎ　Ｋ、　Ｆｏｒｂｅｓ　）であり、１９７９ 年６月２７日に出願され、゛アメリカ合衆国連続番号が第０５２．６８７＠であ る特許出願。

「ソースアドレス選択を有するマイクロプロセッサシステム（Ｍ　１ｃｒｏｐｒ ｏｃｅｓｓｏｒ　Ｓｙｓｔｅｇ＋　ｗｉｔｈ　３ｏｕｒｃｅ　Ａｄｄｒｅｓｓ３ 　ｅｌｅｃｔｉｏｎ）　Ｊと題され、発明者がロバート・ディー・カテイラー（ Ｒｏｂｅｒｔ　Ｄ、　Ｃａｔｌｌｌｅｒ　）およびブリアン拳ケイー７２−ブス （Ｂｒｉａｎ　Ｋ、　Ｆｏｒｂｅｓ　）であり、１９７９年６月２７日に出願さ れ、アメリカ合衆国連続番号が第０５２．４７７号である特許出願。

「ワードおよびバイトハンドリングを有するマイクロプロセッサ（Ｍ　１ｃｒｏ ｐｒｏｃｅｓｓｏｒ　Ｈａｖｉｎｏ　Ｗｏｒｄ　ａｎｄ　Ｂｙｔｅ　Ｈａｎｄｌ ｌｎｏ　）　Ｊと題され、発明者がロバート・ディー・カティラー（Ｒｏｂｅｒ ｔ　Ｄ、　Ｑａｔｌｌｌｅｒ　）およびプリアン・ケイ−７１−ブス（Ｂｒｉａ ｎ　Ｋ、　Ｆｏｒｂｅｓ　）であり、１９７９年６月２７日に出願され、アメリ カ合衆国連続番号が第０５２．４７８＠である特許出願。

［汎用人力−出力マイクロプロセッサを用いるデータ転送のためのディジタ７Ｌ ／　シス７ム（Ｄ　１ａｌｔａｌ　Ｓ　ｙｓｔｅａ　ｆｏｒＤａｔａ　Ｔｒａｎ ｓｆｅｒ　Ｌｌｓｉｎａ　ＬＪｎｉｖｅｒｓａｌ　Ｉｎｐｕｔ−ＯｕｔｐｕｔＭ ｌｃｒｏｐｒｏｃｅｓｓｏｒ　）　Ｊと題され、発明者がロバート・ディー・カ ティラー（Ｒｏｂｅｒｔ　Ｄ、　Ｃａｔｌｌｌｅｒ　）およびプリアン・ケイ・ フォーブス（Ｂｒｌａｎ　Ｋ、　Ｆｏｒｂｅｓ　）　テａす、１９７９年６月２ ７日に出願され、アメリカ合衆国連続番号が第０５２．３３６号である特許出願 。

「専門化された命令フォーマットを有するマイクロプロセッサシステム（Ｍｉｃ ｒｏｐｒｏｃｅｓｓｏｒ　Ｓｙｓｔｅｍ　ｗｉｔｈ　５ｐｅｃ１ａｌｌｚｅｄ　 Ｉ　ｎ５ｔｒｕｏｔｉｏｎ　Ｆ　Ｇｒｅａｔ、　）　Ｊと題され、発明者がプリ アン・ケイ−７１−ブス（Ｂｒｔａｎ　Ｋ、　Ｆｏｒｂｅｓ　）およびロバート ・ディー・カテイラー（Ｒｏｂｅｒｔ　Ｄ、　Ｃａｔｌｌｌｅｒ　）であり、１ ９７９年６月２７日に出願され、アメリカ合衆国連続番号が第０５２．３５０号 である特許出願。

この発明の譲り受け人のある先行特許は、ここに用いられている１１０システム の負型の背景と理解を形成し、以下に掲げられている特許はここに参考として含 まれる。

［入力−出力サブシステムのためのインテリジェント人力／出力インターフェー ス制御装置（Ｉ　ｎｔｅｌｌｌｇｅｎｔ　ｌ　ｎｐｕｔｌｏｕｔｐｕｔ　１ｎｔ ｅｒｆａｃｅ　Ｃｏｎｔｒｏｌ　Ｕｎｌｔ　ｆｏｒ　Ｉｎｐｕｔ　−０ｕｔＤｕ ｔ　５ｔｌｂｓｙＳｔｆｌ−）　４題され、ダーウエン・シエイ・クーツ（Ｄａ ｒｗｅｎ　Ｊ　、　Ｃｏｏｋ　）およびドナルド・ミラー１２世（Ｄ　ｏｎａｌ ｄ　Ｍ　１ｌｌｅｒｓ　Ｉ　＞に与えられたアメリカ合衆国特許第４．１６２． ５２０号。この特許は、Ｉ１０データ転送の取扱いのためのデータリンク処理装 置と呼ばれる装置を記述している。

「ディジタルデータ処理システムのための入力−出力サブシステム（Ｉ　ｎｔ） Ｕｔ　−０ｕｔｐｕｔ　５ｕｂｓｙｓｔｃｖ　ｆｏｒ　Ｄ　１ｏＩｔａｌＤａｔ ａ　ＰｒｏｃｅｓｓＩｎｏ　ＳＶａｔｅｍ　）　Ｊと題され、ダーウエンφシエ イ・クーツ（Ｄａｒｖｅｎ　Ｊ　、　Ｃｏｏｋ　）およびドナルド・ミラー１２ 世（［）　ｏｎａｌｄ　Ｍ　ｌ１ｌｅｒｓ　ｌ　）に与えられたアメリカ合衆国 特許第４，１８９．７６１９゜この特許は、Ｉ１０サブシステムを形成するため にベースモジュールユニットに組織された周辺制御装置を記述する。

［磁気テープデータ転送システムのためのデータリンク処Ｉ！装置（Ｄａｔａ　 Ｌ　ｉｎｋ　ｐｒｏｃｅｓｓｏｒ　ｆｏｒ　Ｍａｇｎｅｔｌｃ　７　ａｐｅ　Ｄ ａｔａ　ＴｒａｎｓずＨＢｙｓｔｅｍ　）　Ｊと賜され、二−ス・ダブリ１’ボ ーン（Ｋｅｎｎｅｔｈ　Ｗ、　３ａｕｎ　）およびシミー・ジー・ソーンダース （Ｊ　１ｍａｙ　（３，３ａｕｎｄｅｒｓ　）に与えられたアメリカ合衆国特許 第４．２８０．１９３＠。この特許は、コモンフロントエンドと呼ばれる標準化 さｔ’したカードおよびＰＤＢまた゛は周辺依存型ボードと呼ばれる特定化され たカードからなる周辺制御＠獣を記述する。

壓１１１ マイクロプロセッサおよびマイクロプロセッサシステムは、一般的なコンピュー タ技術から確立されたアーキテクチャ上の数式および相互関係に一般的に従うも のと理解されているであろう。しかしながら、大規模の集積された技術を使用す るマイクロプロセッサは、集積回路チップの使用により小さなパッケージに組込 むことができ、かつ一般的に、中央処理装置、メモリ人力−出力回路および様々 な他の制御およびサポート回路を用いるパターンになるであろう。

マイクロプロセッサのアーキテクチャが、実行されるべきプログラム命令コード を検索するためにアドレスされるべきメモリの成る部分を選択するのに用いられ るプログラムカウンタを一般的に使用するであろうということは典型的なことで ある。

中央のあるいはメインのホストプロセッサが、外部の周辺装置の面倒をみかつ制 御する一群の周辺制御装置をサポートするいくつかの遠く離れて配置された「ベ ースモジュール」とともに動作するシステムの使用においては、かなりの量の回 路が効果的なベースでデータ転送能力を与えるために、かつまた各タイプの周辺 装置の特定の要求を満たすために要求されている。

従来、ベースモジュール中におかれていた各周辺制御装置は、各周辺制御装置に 回路の重い負担を導いている各周辺端末装置の特定の要求を扱うための多くの処 １！Ｍ置および制御回路を負担していた。

の簡　な　約 各周辺制御装置のための高価な回路の負担を緩和するため、汎用的なあるいは構 造的に標準的なマイクロプロセッサが開発され、それは周辺制御装置における使 用のために処理機能の多様性を提供するであろうし、その結果周辺制御装置は、 それが面倒をみる特定のタイプの周辺装置を扱うための制限された量の応用依存 型ロジックおよび回路のみを必要とするであろう、このように、汎用処理装置あ るいはここで「汎用Ｉ１０ステートマシン」と呼ばれているものはすべてのタイ プの周辺制御１輪装置対して標準ユニットとして働くことができ、その結果周辺 ゛制御装置の各々は、回路網中の特定の周辺装置に対する応用に要求される最小 の最の回路とプログラムを持つことのみを必要とするであろう。

したがって、これらの応用において汎用Ｉ１０ステートマシンを一般的な目的の マイクロプロセッサとして用いることにより、価格０回路の量、スペース要求お よび構造的配置のシステムを減することが可能となり、したがってより経済的な かつより効率的な構造的なシステムが確立され得る。したがって、述べられた汎 用Ｉ１０ステージマシンの出現で、ベースモジュール中の任意のタイプの周辺制 御装置の一部分として働くことができ任意の様々の周辺端末装置を扱うことので きる一般化されたタイプのマイクロプロセッサが発明された。この−膜化されか つ単純化されたタイプの（（ａ）アドレス命令およびデータおよび（ｂ）操作デ ータ志向性の）マイクロプロセッサは、その動作を非常に迅速に実行し、かつ動 作のための個々のバイトを「バイト」志向性の周辺装置で取扱うように設計され ており、かつまた「ワード志向性の」周辺端末に使用するために完全なワード（ ここでのワードは２つの８ビツトバイトでありＡＢと符号化されている）で処理 および転送動作を実行することができ、かつ完全なワードを受取ったり送ったり することができる。

周辺志向性の応用依存型ロジックモジュールとともに働く汎用マイクロプロセッ サは、各周辺装置に対して他のコントローラを要求する代わりに複数の周辺装置 を扱うことができる一般化されたタイプの周辺制御ｌｌ＠置の開発を許容してい る。応用依存型モジュールが一群の選択された周辺装置を満たすためにプログラ ムされている閣は、各々の周辺制御＠獣に対しては、マイクロプロセッサのハー ドウェアおよびプログラミングは標準かつ一定のままであるけれども、データ転 送および制御の特色において大きな多様性を果たすことができるばかりでなく回 路および価格において大きな経済性をも提供することが可能である。

データを興なったタイプの様々の周辺＠習に転送するために多くの命令と制御信 号が要求されるディジタルシステムにおいては、一般的に、特別に仕立てられか つ設計された周辺制御装置が設けられ、そしてそれは１つの特定のタイプの周辺 装置へおよびからのデータ転送を扱うように特別に適用させられている。特定の タイプの周辺装置に対して要求される応用依存型ロジックプログラムのタイプに おいてのみ相違しているすべてのタイプの周辺制御装置に対して均一のマイクロ プロセッサを提供することにより、スペースとコストの大きな経済性が実現され 得るということがわかっている。したがって、応用依存型モジュールとともに働 く汎用マイクロプロセッサの組合せは、前もって一連の周辺制御装置を要求する データ転送機能のために働く周辺制御＠筺を形成することができる。

この発明の周辺制御装置の処ＩＩ！装置は、ホストコンピュータからのＩ１０デ ータ転送命令の受取りにより、命令を発生しかつ応用依存型ロジックモジュール の使用により周辺端末への／からのデータ転送動作を実行し、そしてその応用依 存型ロジックモジュールは、周辺端末制御のために外部メモリに命令を供給し、 かつそれは遅い装置がアドレスされたときにＩ！議する制御ロジックを有する。

制御ロジックは、その俵、前記汎用プロセッサを減速させかつ遅いメモリと遅い 周辺端末とへのデータ転送の比率を調整するためＷＡＩＴ信号を開始することが できる。

リニアマイクロシーケンサ回路は、マイクロプロセッサにおいてデコーダコント ローラとして動作する。マイクロシーケンサは、「クリア」信号により開始され た後に状態カウンタにより連続的に歩進させられるマイクロ命令ＦＲＯＭを含む 。マイクロ命令ＦＲＯＭはまた、命令レジスタおよびフラグレジスタからの信号 を受ける。マイクロ命令ＦＲＯＭは、その後、マイクロプロセッサシステムの動 作のためにコントロールターム信号を供給する。

の　単な　明 第１図は、周辺装置と通信する周辺制御装置をサポートする複数のベースモジュ ールを有する主ホストシステムコンピュータの使用を説明する全体的なブロック 図である。

第２図は、周辺制御装置のブロック図であり、汎用人カー出力マイクロプロセッ サステートマシンＱ要素およびその応用依存型ロジックモジュールへの通信輸を 示す。第２図は、第２Ａ図および第２Ｂ図として示される２つの部分に細別され ており、第２Ａ図を第２Ｂ図の左側に（および第２Ｂ図を第２Ａ図の右側に）並 べることにより２つの図面間の接続の連続性が得られる。第２Ｃ図は、それのり ニアシーケンサ回路を有するデコーダ・コントローラの概略図である。第２０− １図は、状態カウントを示す。第２Ｄ図は、選択されたアキュムレータレジスタ のアドレス指定およびそれらと演算論理装置およびＩ１０パスとの関係を示す。

第２Ｅ図は、１クロック期園においていかにしてソースおよび行先アドレスがア クセスされるかを示す。第２Ｆ図は、繰返しカウンタと繰返しモードフリップ７ ０ツブとの間の関係を示す概略図である。

第３図は、Ｕ■０ステートマシンの成るメモリアドレス指定の特徴、特に［バイ トスワップ（ｂｙｔｅ　−ｓｗａｐ）　Ｊピットとして指定される専用ピットの 使用を示す概略図である。

第４Ａ図は、入出力ベースモジュールの透視図であり、分配制御カード、周辺制 御装置（ライン制御プロセッサ）カードおよび前面からホストコンピュータおよ び周辺装置への成る接続のような王な要素を示す。第４Ｂ図は、４つの前面コネ クタへの回路接続を示す概略図である。第４Ｂ図は第４Ｂ−１図が第２の前面コ ネクタを示すのに対し第１の前面コネクタを示すように方向付けられている。配 置方向に向って第４Ｂ−１図は、２つの前面コネクタ閤に見られる接続の連続性 を与えるために１４８図の下方に並べることができる。第４Ｂ−２図は、前面コ ネクタＮ０．３への接続を示し、かつ第４Ｂ−３図は、前面コネクタＮ０゜４へ の接続を示す。

第５図は、ＵＩＯステートマシンの出力制御レジスタのクロック制御を示すタイ ミング図である。

第６図は、いかにしてプログラムメモリがイネーブルされるかを示す回路図であ る。

第７図は、クリアラインに対するタイミング図である。

第８図は、ＷＡ　Ｉ　Ｔラインタイミングを示すタイミング図である。

第９図は、非繰返しＧＥＴ／ＰＵＴ機能に対するタイミングを示すタイミング図 である。

第１０図は、繰返しＧＥＴ／ＰＵＴ機能に対するタイミング図を示す。

第１１因は、外部のメモリからのメモリデータバス上のデータの読出のための相 互に関連したタイミング特徴を示す図である。

第１２図は、クロック、メモリアドレス信号およびＩ１０バス上のメモリ書込デ ータ間のタイミング関係を示すタイミング図である。

第１３図は、停止繰返し機能信号とクロックとの関係を示すタイミング図である 。

第１４図は、パリティエラー信号とクロックおよびメモリアドレス信号との閤の 関係を示すタイミング図である。

ましい　例の 第１図を参照して、そこには典型的なバロースホストコンピュータシステムのシ ステムブロック図が見られ、そしてそれは、ホスト依存型ボートモジュール１０ ４とともに動作する一連の主メモリモジュール１ｏ１．メモリ制御モジュール１ ０２およびデータプロセッサモジュール１０３を基本的に有する中央処Ｉｌ装置 キャビネット１００を有する。ホスト依存型ボートモジュールは、ＭＬＩまたは メツセージレベルインターフェースと名付けられた一連の通信ケーブル１０５を 供給する。これらのメツセージレベルインターフェースは、汎用入力／出力ベー スモジュールキャビネットと名付けられたベースモジュールキャビネット１０６ （または複数のそのようなキャビネット）へ通信線を供給する。ベースモジュー ルキャビネットは、複数の汎用人力／出力（ＵＩＯ）ベースモジュール１０７を サポートするように組立てられている。これらのＵＩＯベースモジュールの各々 は、特定のタイプの周辺装置に対して通信。

制御およびデータ転送ラインを供給する。

ホスト依存型ボートモジュールは、複数のＵＩＯベースモジュールキャビネット に対するメツセージレベルインターフェースを持つことができるということに注 意すべきである。そして同様に、各ＬＪＩＯベースモジュールキャビネットは、 第１因の最初に述べたホストシステムに加えて、他のホストシステム２００（主 メモリおよびプロセッサ）へのメツセージレベルインターフェース通信−を有し てぃでもよい。

ここで述べられるシステムの好ましい実施例においては、ベースモジュールキャ ビネットが１ないし４個のＵＩＯベースモジュールをサポートすることができる ということがわかるであろう。以前は、ｕｒｏベースモジュールは、「ライン制 御プロセッサ」として知られている８個までの周辺制御装置を含んでおり、かつ ライン制御プロセッサの各々は、特定のタイプの周辺装置１０９を用いてデータ 転送および制御に専用されていた。６興なった周辺部に対するこの複数の独立し た周辺制御装置は、今は、単一の汎用マイクロプロセッサおよび複数の周辺端末 を扱うための単一の周辺制御ｌ１ＶＲ置を構成する応用依存型ロジックモジュー ルに置換えられている。

システムの他の規約は、ＵＩＯペースモジュール中に挿入され得るライン拡張モ ジュール（ＬＥＭ）と名付けられた装置を考慮に入れるであろうし、その結果、 単一のメツセージレベルインターフェースは８個までのＵＩＯベースモジュール と通信するために拡張され得る。

中央処理装置キャビネット１００により表わされているようなホストシステムは 、もしベースモジュールがＬＥＭあるいはライン、拡張モジュールとして知られ ている＠瞳を備えているならば、各メツセージレベルインターフェース（ＭＬＩ ）に対する６４個までの周辺制御装置（ライン制御プロセッサ）と通信すること ができる。

第１図に見られるように、ホストシステム１００は、８個のメツセージレベルイ ンターフェース（ＭＬ　Ｉ　）を有することができ、したがって５１２個までの 周辺制御＠蒙（ライン制御プロセッサ）と通信することができる。

周辺制御装置あるいはライン制御プロセッサ（ＬＣＰ）は、周辺端末と主ホスト システムあるいは複数のホストシステムとの閣のデータ転送および制御に専用さ れている制御装置である。

ライン制御プロセッサとして知られている周辺制御装置は、それらのシステム相 互関係およびそれらの内部動作において、いくつかの先に出願された特許出願お よび発行された特許中に述べられている。これらは以下のアメリカ合衆国特許を 含む。ｒＩ１０サブシステムのためのモジュラブロック装置（Ｍｏｄｕｌａｒ　 ３１ｏｃｋ　Ｕｎｉｔ　ｆｏｒ　Ｉｌｏ　５ｕｂｓｙｓｔｃｖ）　Ｊと題され、 発明者がクーツエン・ジエイ・クーツ（［）ａｒｗｅｎ　Ｊ　、　Ｃｏｏｋ　） およびドナルド・エイ・ミラー１２世（［）ｏｎａｌｄ　Ａ、　Ｍｉｌｌｅｒｓ 、　Ｉ　）であるアメリカ合衆国特許第４．１７４．３５２号。［入出力サブシ ステムのためのモジュラプロセッサ制御装置および中央処理装置にインターフェ ースを与えるインターフェースシステム（Ｉｎｔｅｒｆａｃｅ　５ｙｓｔｓｖ　 Ｐｒｏｖｌｄｌｎｏ　Ｉｎｔｅｒｆａｃｅｓ　ｔｏ　Ｃｅｎｔｒａｌ　ｐｒｏｃ ｅｓｓｉｎｇ　Ｕｎｌｔｓａｎｄ　Ｍｏｄｕｌａｒ　ｐｒｏｃｅｓｓｏｒ−Ｑｏ ｎｔｒｏｌｌｅｒｓ　ｆｏｒ　ａｎ　Ｉ　ｎｐｕｔ−Ｑｕｔｐｕｔ　３ｕｂｓｙ ｓｔｅｓ＋）　Ｊと題され、発明者がドナルド・エイ・ミラー１２世（１）ｏｎ ａｌｄ　ＡｌＭｉｌｌｅｒｓ、　ｌ　）であるアメリカ合衆国特許第４゜１０６ ．０９２号。［入出力サブシステムのための集積入出力インターフェース制’Ｉ ＩＩ装置（Ｉ　ｎｔｅｌｌｌｏｅｎｔ　Ｉ　ｎｐｕｔ　−０ｕｔｐｕｔ　Ｉｎｔ ｅｒｆａｃｅ　Ｃｏｎｔｒｏｌ　Ｕｎｌｔ　ｆｏｒ　Ｉｎｐｕｔ−Ｏｕｔｐｕｔ 　５ｕｂｓｙｓｔｅ■）」と題され、発明者がダーウエンφジエイ・クーツ（Ｑ ａｒｗｅｎ　Ｊ　、　Ｃｏｏｋ　）およびドナルド・エイ・ミラー１２世（Ｄｏ ｎａｌｄ　ＡｌＭｉｌｌｅｒｓ、　Ｉ　）であるアメリカ合衆国特許第４．１６ ２．５２０号。および、［ディジタルデータ処理システムのためのＩ１０サブシ ステム（Ｉｌｏ　５ｕｂｓｙｓｔｅ■ｆｏｒ　Ｄｉｏｉｔａｌ　Ｄａｔａ　Ｐｒ ｏｃｅｓｓｉｎｇ３ｙｓｔｅ■）」と題され、発明者がクーツェン・ジエイ・ク ーツ（Ｄａｒｗｅｎ　Ｊ　、　Ｃｏｏｋ　）およびドナルド・エイ・ミラー１２ 世（Ｄｏｎａｌｄ　Ａ　、　Ｍ　Ｎ１ｅｒｓ、　Ｉ　）　テあるアメリカ合衆国 特許第４．１８９．７６９号。そして、これらの特許は、ここに参考として含ま れている。

ライン制御プロセッサ（ＬＣＰ）として知られている周辺制御Ｉｌ＠置は、一般 的にカテゴリのタイプに分かれるであろう。そこには、２カードＬＣＰおよび３ カードＬＣＰがこの周辺制御装置は、ｃＦＥあるいは共通フロントエンドと名付 けられている第１のカードを有しており、そこには複数の読出専用メモリ（ＲＯ Ｍ）が供給されている。すなわち、ハードウェア向けのこれらの共通フロントエ ンドカードは、個々のケースにおいてＲＯＭが手元の応用あるいはそれが使用さ れる周辺装置に適する異なったプログラムを保持するようにされているのを除い て、同一の構成および性質を有する。したがって、ハードウェア向けのすべての フロントエンドカードは、興なったプログラム材料が個々のＲＯＭ中に挿入され るという事実で異なっているのみであることを除いては物理的に同一であること がわかるであろう。２カードＬ　ＣＰ中の第２のカードは、ＰＤＣあるいは周辺 依存型カードである。このカードけ、それが通信する特定のタイプの周辺装置に 適合するように独自に組立てられかつ適合させられている。それは、「応用依存 型ロジックモジュール」と名付けられるであろう。

３カードＬＣＰ ここで再び、第１のカードは、ＲＯＭ内の異なったプログラミングを除いては物 理的に同一のＣＦＥあるいは共通フロントエンドカードであり、このプログラム は要求された応用に従って変えられる。第２のカードは、異なった周辺装置の要 求に適合するようにされているＣＤＣあるいは共通データカードである。しかし ながら、それは、磁気テープ、せん孔カードテープ、ディスクバックおよびコン ソール制御のような項目のグループに対しては同一であろう。

３カードＬＣＰの第３のカードは、ＰＤＣあるいは周辺依存型カードと名付けら れている。この力・−ドは、独自のものでありかつ１つの特定のタイプの周辺装 置を扱うように設計されている。

第４Ａ図において、典型的なＩ１０ベースモジュール１０７のより詳細な透視図 が見られる。複数のこれらのベースモジュールは、第１図のベースモジュールキ ャビネットにより収容され面倒がみられている。

ベースモジュール１０７は、ハウジングを提供し、それによって、システムへの 自動接続のために、後面コネクタと接続するために集積回路を保持しているプリ ント回路カードが摺動トラック上に挿入される。周辺制御装置Ｆ（あるいはライ ン制御プロセッサ）１０８は、前述したように、２つのプリント同年あるいは３ つのプリント回路カードを必要とする。ベースモジュールは、そのハウジング中 に、８個までのそのような周辺制御装置を支持する。ベースモジュールとホスト システムとの通信は、分配カード１１０により制御される。前述したライン拡張 モジュール、共通フロントエンドカードあるいは共通データカードのような他の 専門化された処理プリント回路カードが挿入され得る。

また、第２の分配制御カードなどが接続のために前記ベースモジュール１０７中 に挿入され得る。

前面は、プリント回路カード間のジャンパケーブル接続１１１（第４Ａ図）を許 容し、かつまたホストコンピュータへのメツセージレベルインターフェース１０ ５あるいはベースモジュールから周辺装置１０９のような外部装置への接続を許 容するリボンケーブル１０９ｃのような接続ケ−プルをも許容する。

インターフェースパネル１０６は、解体および再接続を容易にするため、１０４ ｃ　ｃ　、１０９ｃ　ｃのようなケーブルコネクタを提供するためにベースモジ ュールキャビネット１２０上に与えられる。

ライン制御プロセッサに関する前述した特許の参考中に記載されているけれども 、各ベースモジュールユニットは、分配制御カード１１０（第４Ａ図）が与えら れており、それは主ホストシステムからのメツセージレベルインターフェースを そのベースモジュール中の選択的にアドレスされるライン制御プロセッサ（周辺 制御装置）に接続する。さらに、ベースモジュールは、共同でベースモジュール 中の８個までのライン制御プロセッサの全体のグループを面倒みるように働く共 通伝送カードおよび共通メンテナンスカードを有する。

ＵＩＯペースモジュールはまた、ライン拡張モジュールあるいはＬＥＭをサポー トする。この特徴は、他の分配制御カードを付加することによりＩＪＩＯベース モジュールの使用を拡張し、そしてその分配制御カードはそのベースモジュール を、既に第１の分配制御カードに接続されたものに加えてざらに他の主ホストシ ステムに接続することを許容する。このように、主ホストシステムからの通信は 、２以上のＵＩＯベースモジュールおよびそれらの付随のライン制御プロセッサ をカバーするために拡張され得る。同様に、２以上のホストシステムは、ＵＩＯ ベースモジュールあるいは複数のそのようなベースモジュールに通信するように され得る。

２つの主ホストコンピュータに接続された１つのＵＩＯベースモジュールを必要 とするときは、ＢＣＧあるいはベース制御カードと呼ばれる制御カードが使用さ れる。ベース制御カードは、２つの基本的なＩ！ｌ能ＩＦＬ果たす。それは、（ ａ）複数のホストコンピュータが１つのベースモジュールをアクセスしようとす るときインターロックを与えることであり、その結果ライン制御プロセッサは認 定されていないホストコンピュータによる使用からロックされることができ、か つ（ｂ）ベース識別（ＩＤ）数およびメンテナンス制御のような分類された特徴 を与えることである。ＢＣＣは、多数のホストがベースに接続されているときは 委任されていない。しかしながらそれは有益である。しかしながら、ベース制御 回路はまた、単一のホストコンピュータがＵＩＯベースモジュールに接続されて いるときにのみ使用され得る。このように、ＢＣＧは独立てありかつ付加的なモ ジュールであり、ライン拡張モジュールＬＥＭも同様である。

このように、第１図を参照して、ホストコンピュータがＵＩＯベースモジュール に接続されるとき、ベースモジュールは、それに接続されている各ホストコンピ ュータに対して、少なくとも１つの分配カード１１０（第４Ａ図）を有していな ければならないということを述べる。さて、Ｕ１０ベースモジュールが、多数の ホストコンピュータに接続されるとき、ベースモジュールにはＰＳＭあるいは径 路選択モジュールとして知られているユニットが与えられることが必要である。

径路選択モジュールは、Ｕ■０ベースモジュール中の多数の分配カードへのおよ びからの通信を調整する制御ユニットである。

ライン制御プロセッサの開発においては、先に引用した特許および引用例におい て示されているように、任意の与えられたタイプの周辺装置あるいは様々の周辺 装置へ適応させるのに要求されるロジックの量のため、高価でかつスペースを消 費するロジック回路を開発する必要があり、そしてそれはプリント回路カードに 関して大量のハードウェアおよびスペース要求を必要とし、そのため特定のライ ン制御プロセッサを完成させるのにしばしば４個ないし５個の余分ｊロジックカ ードが必要とされることがわかった。

そのうち、これらの開発の価格およびスペース要求はひどり畠りなり、ライン制 御プロセッサについて要求される様々の機能を扱うためのより良い手段が要求さ れた。

このような状況において、任意の樺々の周辺端末＠瞳のためのすべての基本ロジ ックを扱うことができ、かつ最小の量の構成要素で組立てられることができ単一 のプリント回路カード上に配置され得るマイクロプロセッサ制御装置が開発され た。この装置は、汎用人力／出力ステートマシンあるいはＵＩＯ−３Ｍと名付け られた。このように、ＵｌＯステートマシンは、典型的に１１２チップ回路板上 に組立てられることができ、かつＬＣＰベースモジュール（今ＵＩＯベースモジ ュールと呼ばれている）によりサポートされるスライドインカードラック内に配 置され得る。

ＵＩＯステートマシンは、その前面を通して任意の応用依存型ロジックと容易に インターフェースすることができ、かつ、電力接続およびタロツク接続を除いて 、いかなる接続もＬＣＰあるいはＬＪＩＯベース俵面に作られる必要がない。汎 用Ｉ１０ステートマシンは、基本的には、トランジスタタイプロジック（ＴＴＬ ）において実施される。

汎用■／′Ｏステートマシンの一般的な概観ＬＩＩＯ−８Ｍは、以下のものを含 む一般的な目的の演算子の有益なグループを実施するようにされている。

演算演算子 論理演算子 読出／ｌ込メ干り演算子 Ｐ　ＵＴ　／　Ｇ　Ｅ　Ｔ演算子 プログラムスタック演算子（ブランチ、コールおよびりの周辺制御装置の概略図 が示されている。周辺制御装置は、ＬＩＩＯステートマシン１および組合わき、 れた応用依存型ロジックモジュール６０Ｌからなり、応用依存型口ジックモジュ ール６０Ｌは、外部メモリ９０．制御ロジック６６およびホストシステム１０お よび（アダプタ１０９ｃを経由して）周辺部１０９に接続する外部レジスタ６０ を提供する。

１２図を参照して、ＵＩＯステートマシン１は、命令実行ロジック２．メモリア ドレスロジック３．データ操作ロジック４および内部プログラムメモリ５０が与 えられているのがわかる。

第２図において、応用依存型ロジックモジュール６０Ｌは、バス１０．１１．１ ２および１６により、ステートマシン１に接続されている。ロジックモジュール ６０　ｔは、外部メモリ９０プラスパスロジツク６６′およびインターフェース 制御ロジック６６を提供し、インターフェース制御ロジック６６は、「遅い」要 素のアドレスを検出するためのアドレスデコーダ６６、Ｌｄおよびホストシステ ム１０および１０９のような周辺端末へのバス接続を有する外部レジスタ６０を 含む。

第２Ａ図および第２Ｂ図において、そこにはＵＩＯステートマシンの全体的なブ ロック図が見られる。図面の下部の入力／出カラインは、すべて前面ラインであ り、そしてそれは、ＬＩＩＯステートマシン自身が任意の応用型ロジックあるい け特定の周辺装置の特別の要求から独立であることが望まれているけれども、周 辺の応用依存型制御（ＰＤＣ）ロジックへつながりＩいる。

第２Ａ図および第２Ｂ図のステートマシンブロック図を参照して、そこには応用 依存型ロジック６０Ｌにつながっている一連の相互連結ライン１６．１７＋　、 １７２．１Ｂ。

１０．１９．１１．１２および２０が見られるであろう。

これらのラインは、外部メモリデータ出力バス１２．１１０およびメモリ書込パ リティライン１８．メモリアドレスバス１６．メモリ書込イネーブル１９（およ び第２図に載せられている他の機能）、直接メモリアクセス（ＤＭＡ）要求ライ ン１１（および第２図上の他の機能）さらに主Ｉ１０バス１０のように名称が付 けられている。ライン１５は、プログラムＦＲＯＭ５０からの命令出力バスであ る。

プログラムカウンタ４１は、それはスタックメモリ４５からおよび１０ｆを介し てＩ１０バス１０からの入力ラインを有するが、入力信号をプログラムＦＲＯＭ ５０　（内部メモリ５０）に供給する出力ラインを提供する。メモリ参照レジス タ４０　（ＭＲＲ）は、その入力信号をＩ１０バス１０を経由してアキュムレー タレジスタ３０．メモリオペランド３１およびセーブＭＲＲ４７（メモリ参照レ ジスタセーブ）から受取る。繰返しカウンタ４２もまた、Ｉ１０バスを経由して アキュムレータレジスタ３ｏおよびメモリオペランド３１からの信号に対する入 力ラインを受取る。

スタックメモリ４５は、スタックポインタ４６により制御されるが、プログラム カウンタ４１へ゛の出力ラインを提供する。繰返しカウンタ４２は、Ｉ１０バス １ｏおよびライン１０ヂを介してフィードバックし、かつアキュムレータレジス タ３０にフィードバックする出力を提供する。

付加されかつＩ１０バス１０からの入力を受取るのは、項目３７として示されて いる制御レジスタ１．項目３８として示されている制御レジスタ２およびパリテ ィレジスタ３９である。制御レジスタ３７および３８は、応用制御レジスタライ ン１７．および１７２への信号のバッファリングを提供する。パリティジェネレ ータ３９は、出力ライン１８（Ｉ１０バス１０の一部分）を有しかつ「Ｉｌｏお よびメモリ書込」パリティを提供する。

ＲＡＭ外部メモリ９０からのメモリ出力データバス１２は、メモリオペランドレ ジスタ３１につながっており、そのメモリオペランドレジスタ３１の出力は、Ａ ＬＬＪ３２および外部メモリ９０ヘメモリ読出パリテイを供給する出力ライン２ ０を有するパリティチェック回路２１につながっている。データバス１２もまた 、命令デコーダ・コントローラ２３の入力につながっている出力ラインを有する 命令レジスタ２２への入力を提供する。命令デコーダ・コントローラ２３内に位 置されているのは、外部フラグレジスタ２３ｅ１割込マスク２３＋および状態カ ウンタ２３．である。

アキュムレータレジスタ３０は、実際は、２組の８レジスタを備えており、１組 は３０．４：（前票アキュムレータレジスタ）として示されかつ他の組は３０Ｉ 、（背景）とじて示されている。１６レジスタの各々は、命令デコーダ・コント ローラ２３からのアドレスライン２３工によりアドレスされかつ選択される。

Ｉ１０バス１０は、演算論理装置３２の８入力への出力を有するアキュムレータ レジスタ３０ヘチヤネルを提供する。演算論理装置３２への他の入力Ａは、入力 を外部メモリからメモリ出力バス１２を経由しであるいは内部メモリからバス１ ５を経由して受取るメモリオペランドレジスタ３１から来る。

演算論理装置３２　（ＡＬＵ）は、「前景」フラグレジタ３５への１組の出力お よび「背景」フラグレジスタ３６への他の組の出力を有する。これらのフラグレ ジスタ３５および３６は、命令デコーダ・コントローラ２３に供給される出力を 形成する。それらは、正常な動作のための「前景モード」条件および割込あるい は緊急動作のための「背景モード」条件を合図するのに用いられる。

演算論理装置３２のＦ出力は、バス１０．を介してシフトロジック回路３３およ びバイトスワップ回路３４につながっている。これらの回路３３および３４の出 力はＩ１０パス１０につながっている。

ニー　的な ＰＵＴ　ＯＰ（演算子）は、Ｉ１０バス１０からの１６ピツトワード（ＡＢと表 わされた２パイ、ト）を、ＧＥＴ−ＰＵＴアドレスライン１９を経由してアドレ スされる特別なレジスタである選択された応用依存型レジスタ６０（外部レジス タ）に書込む。ＰＵＴ演算子は、−３２個の応用依存型レジスタの＾の任意のも のをアドレスすることができる。ＧＥＴ演算子は、選択された応用依存型レジス タ６０からの１６ピツトワードを、ＵＩＯ−８Ｍについてのアキュムレータレジ スタ３０中にあるいはＩ１０バス１０を通してＲＡＭメモリ９０中に読出す。Ｇ ＥＴ演算子はまた、３２個の応用依存型レジスタ６０（外部レジスタ）のうちの 選択されたものをアドレスすることができる。

ＬＪ　Ｉ　０−８Ｍは、メモリ参照レジスタ（ＭＲＲ）４０を制御するために、 （ソフトウェアからの）数Ｎを繰返しカウンタ４２中にロードすることにより成 る演算子（ＰＵＴ。

ＧＥＴおよび論理演算子）を繰返す能力を有しており、そのメモリ参照レジスタ （ＭＲＲ）４０は「繰返された」演算子において用いられるべきデータブロック の開始アドレスがロードされた後にカウンタとして使用される。この動作のより 詳細な議論は、第２Ｆ図に関連して、以下に行なう。

１７’Ｏバス１０から直接的に生じることができる時間よりも長い時間の園ｒＰ ＵＴデータ」を保持するために、Ｕｌｏ−８Ｍ中におかれている２つの８ピツト レジスタ（制御レジスタ３７および３８）がある、これらのレジスタ３７および ３８のストローブは、応用依存型ロジック６０Ｌ（第２図）の制御の下にある。

（バス１１上の）ｒＷＡＩＴライン」は、外部の「低速メモリ」がアドレスされ るとき、「低速メモリ」は、読出あるいは書込が妥当になる時間がどんなに長く 要求されても、Ｕ　１０−８Ｍを特機するよう強制することができるように、Ｌ ＩＩＯ−８Ｍ中に組入れられている。このことは、信号を命令デコーダ・コント ローラ２３に送る第２図中のバス１１に見られる。このラインはまた、機械を停 止させるのに用いることができる。バス１１上のクロックイネーブルライン（Ｃ ＬＫＥＮＢ）は、応用依存型ロジック６０、が単一パルス動作および直接メモリ アクセス（ＤＭＡ）動作の間ステートマシンクロックを制御するように含まれて いる。この信号に対するタイミングは、バス１１上のＷＡＩＴ信号と同一である 。

第２図のステートマシン図中に見られるように、ＵＩＯ−８Ｍは、各メモリの取 出しに基づいて奇数パリティのための回路２１を経由してチェックすることがで きる。外部メモリ９０からのすべてのメモリ取出しは、バス１２として示されか つ命令レジスタ２２およびメモリオペランドレジスタ３１につながっているメモ リ出力データバスに瑛われる。すべてのメモリ書込は、ライン１８上の奇数パリ ティとともにＩ１０バス１０上に出ていく。ＬＩＩＯ−８Ｍは、６４にワードま で拡張され得るＦＲＯＭ５０中にユーザが定義した命令プログラムの８にワード ・を、含む。

第３図を参照して、メモリアドレスは２つのソース、即ちプログラムカウンタ４ １およびメモリ参照レジスタ（ＭＲＲ）４０から生ずることができる。ＬＩＩＯ −８Ｍは、条件付けおよび無条件のブランチ、コールおよびリターンを行なう能 力を提供する。「コール」は、スタックメモリ４５から１６レベルまでホスト（ ｎｅｓｔ）され得る。メモリ参照レジスタ４０は、アドレスを記憶し、かつ（命 令ワードにおいて特定された成る回数で）ＲＡＭデータメモリ９０をアドレスす るのに使用され、ＲＡＭデータメモリ９０は、応用依存型ロジックモジュール６ ０　Ｌにつながっている周辺装置に利用可能なプログラムを提供する。この外部 メモリ９０はまた、ホストコンピュータと周辺端末装置との間に転送されている データを記憶するように働（。メモリ９０および５０は２つのバイト幅（１６ピ ツト＋パリテイ）で組織されているけれども、転送のためのデータはしばしば単 一バイトの形で要求され、カードリーダのような端末に関する限りでは、メモリ 参照レジスタ（ＭＲＲ）４０は、高位１５ビツトのみがメモリ９０をアドレスす るのに使用されるように指定される。低位ピット（ＢＹＴＥＳＷＰ）は、「外部 データメモリ読出」で７キユムレータレジスタ３０中に記憶する前にあるいは「 データメモリ書込」で外部ＲＡＭデータメモリ９０に書込む前に２つのバイトデ ータをバイトスワップするかどうかを決定するためにバイト志向性の読出／書込 演算子により用いられる。この特別の特徴は、ＵＩＯ−８Ｍがバイト志向性のデ ータを容易に取扱うことを許容し、そこにおいて、「データメモリ書込」で「低 位」バイト位置から正しいバイト位置に自動的に書でアキュムレータレジスタ３ ０の「低位」バイト位置に自動的に書込まれる。アキュムレータレジスタ３ｏの 「高位」バイト位置は、いくらかでも存在していれば、書込まれた最後のバイト を含まなければならない。

表■において、そこにはＵＩＯステートマシン演算子のための命令フォーマット が示されている。外部メモリ出力データバス１２あるいは内部メモリ命令バス１ ５は、ｏ−１６と示された１７ビツトを供給する。バスピット０−７（低位）は ｒＢＪバイトを構成し、一方バスピット８−１５はｒＡＪバイト（高位）を構成 する。

轟−−Ｌ ＬＪＩＯステートマシン演算子のための命令フォーマット 命令バス１５および フィールド　メモリデータバス フィールド　１虹ニー−１２上のバスピット奇数パリティ　Ｐ　１６ 基本機能　Ｆｌ　１５ ＦＯ１４ 機能変形　ｖ４　１３ 先行規制子　０３　８ （またはＭｉｓｃ、制御Ｉ）Ｄ２　７ ソ・−スアキュムレータ　３２　４ 命令のオペランドのた めのメモリアドレス　Ｍｌ ソース メモリ参照レジスタ へのコピーＡＬＬＩ出力　ＣＯ バスピット１５−８−“Ａ”バイト バスピット　７−０−“Ｂ”バイト ＦフィールドＶフィールドｐフィールドＳフィールドＡｔｖイト　βバイト 表１かられかるように、成るフィールドは、奇数パリティのためのＰフィールド 、基本機能フィールドＦ　１　、　、Ｆ　ＯおよびＶ４−ＶＯだけの機能表形フ ィールドのように仕分けされる。行先規制子フィールドは、Ｄ３−Ｄｏと表わさ れ、ソースアキュムレータフィールドはＳ２．８１．Ｓ。

と表わされる。メモリアドレスソースの選択が命令のオペランドの取出しに用い られるようにするフィールドは、Ｍと表わされ、一方、演算論理装置出力をメモ リ参照レジスタ４０にコピーするための機能フィールドは、フィールドＣで表わ される。

奇数パリティピットは、奇数の１が１７ピツトの命令（またはオペランド）の全 体にわたって存在するようにセットされる。基本機能フィールドＦ１．ＦＯは、 表１において、Ｆｌ、ＦＯの様々の２進数字の組合せが示されたような成る機能 を与えるように記載されている。

轟−一り 蔓邊ｎ ＰＩ　ＦＯＬＬ ０　０　アキュムレータあるいは外部ＲＯＭメモリ（ＧＥＴ）への外部レジスタ の内容 ０　１　外部レジスタ（ＰＵＴ）へのアキュムレータあるいは外部ＲＡＭメモリ の内容 １　０　ＡＬＬＩ演算子 １　１　プログラムスタック演算子（ブランチ、コール、リターン） たとえば、ＧＥＴ機能は、外部レジスタ６ｏの内容のアキュムレータ３０あるい はＲＡＭメモリ９ｏへの転送を与える。ディジタルピット０．１は、アキュムレ ータ３ｏ中のアドレスされたレジスタ（あるいは外部ＲＡＭメモリ９０のアドレ スされた部分）の内容の外部レジスタ６ｏへの転送を与える。これはＰＵＴ機能 と呼ばれている。Ｆフィールドビット１．０は、演算論理装置演算子の実行を与 え、一方、ピット１．１は、ブランチ、コール、リターンのようなプログラムス タック（４５）演算子の機能を与える。

表■は、機能変形フィールドＶ４−ＶＯおよびそれの機能フィールドＦ１．ＦＯ との関係を示す。

轟−」Ｌ １１１口Ｌ ＦＩ　ＦＯＶ’４Ｖ３Ｖ２ＶＩＶ０　７（−Ａ／”　１１ｏ　ｏ　［Ｒ（Ｎ）　 ］　外部レジスタアドレス（ＧＥＴ） ０　１　［Ｒ（Ｎ）　］　外部レジスタアドレス（ＰＵＴ） １　０　［ＡＬＵ　ＯＰ　］　ＡＬＵ演算子コード１　１　［（ＯＰ）（ＴＥＳ Ｔ）］プログラムスタック演算子コードおよび 条件テスト規制子 （フラグレジスタか らの条件） （Ｉ　Ｃａ１ｌ　＆ ＩＲｅｔは無条件のの 演算子） ＯＰ＝ＯＯＩＲｅｔ Ｑｐ−０１コール Ｑ　ｐ　−１０ブランチ Ｑｐ−１１リターンまたは 　Ｃａ１ｌ テスト−０００無条件 テスト−００１ＡＬＵ−０ テスト−０１０ＡＬＵ　ＭＳＢ −〇 テスト−０１１ＡＬＵキヤリー １ テスト−１００ＡＬＵ　ＬＳＢ −〇 テスト−１０１外部フラグ１−１ テスト−１１０外部フラグ２−１ テスト−１１１外部フラグ３−１ 注ニブログラムスタック演算子 は、行先規制子に依存して条件 テストが真あるいは真でないか で実行できる。ＩＲｅｔおよび ｌ　Ｃａｌ＋は、無条件に実行する。

たとえば、Ｆピット０．０は、外部レジスタアドレスからのＧＥＴ動作を特定し 、一方Ｆピット０，１は、特定されたアドレスの外部レジスタへのＰＬＪＴ動作 を特定する。

表■は、行先規制子フィールドＤ３．Ｄ２．Ｄｉ、Ｄ。

を示す。

底−」Ｌ 制　（またはＭ　Ｉ　ＳＧ、御） ０００１　空白９行先なし一フラグレジスタのみ（ＡＬＵ演算子のみ）を最新の ものに するのに用いられる ｏｘｘｏ　書込ＲＡＭメモ！Ｊ　（ＧＥＴＪ５よびＡＬＵ演算子） １　［Ａ　（Ｄ）　］　行先アキュムレータＡ（Ｄ）（ＧＥＴおよびＡＬＵ演算 子）はソースアキュ ムレータＡ（Ｓ）と同じであり得る （ｉｔ）　ＰＬＪＴおよびプログラムスタック演　子５ＸＦＦＳ−０メモリから のオペランドソース（ＰＵＴｅよび よびプログラムスタック 演算子） Ｓ−１ソースアキュムレータＡ （Ｓ）からのオペランド ソース（ＰＵＴおよび プログラムスタック演算 子） ＦＦ−００応用依存型ストローブ Ｎｏ、１　（ＰＵＴ演算子） ＦＦ−０１条件テストが真で実行す る応用依存型ストローブ Ｎｏ、２　＜ＰＵＴ演算子） （プログラムスタック演 算子） ＦＦ−１０条件テストが真でないと きに実行する応用依存型 ストローブＮ０．３ （ＰＵＴ演算子）（プロ グラムスタック演算子） ＦＦ−１１ロード繰返しカウントレ ジスタ（繰返しレジスタ ４２）（ＰＵＴ演算子） Ｘ−気にかけない このＤ３−Ｄｏフィールドは、（ｉ）ＧＥＴおよびＡＬＵ演算子および（ｉｉ） ＰＬＩＴおよびプログラムスタック演算子に細別される。（ｉ　）の場合、特定 された行先はなくてもよく、あるいは雑多な制御フィールドのみがフラグレジス タを最新のものにするのに使用されてもよく、あるいは行先がＲＡＭメモリ９０ であってもよい。

（ｉｆ）の１合、行先フィールドのために、オペランドソースはＲＡＭメモリ９ ０から生じてもよく、あるいはオペランドソースはソースアキュムレータ３０か ら生じてもよく、あるいは行先は轢返しカウンタ４２へのロードであつでもよい 。

ソースアキュムレータフィールド８２．Ｓｌ、Ｓｏは以下の表Ｖに示されている 。

表−」し ソースアキュムレータＡ（Ｓ）フィール゛［Ａ　＜８’）　］　ンソーアキュム レータＡ（Ｓ）からのオペランド［は行先アキュムレータＡ（Ｄ）と同じであり 得る〕 （ｉｉ）　Ｇ　Ｅ　Ｔ ｓ−ｘｘｏ　応用レジスタ６０がソースである５−ｘｘｉ　繰返しカウンタ４２ がソースである（ｉｉｉ　）プロ　ラムスタック演算子Ｖ−１１ＣＣＣ＆５−Ｘ ＸＯ’）ター＞演算子Ｖ−１１ＸＸＸ＆５−ＸＸＩ　＜割込Ａ−ｆ：ウエアによ り強制 された＞ｌＣａ１ｌ 演算子 ８２．８１．Ｓｏ　（表Ｖ）と特定されたソースアキュムレータフィールドは、 （１）ソースアキュムレータＡ（Ｓ）’からのオペランドが行先アキュムレータ Ａ　（Ｄ）と同じであり得るところのＰＵＴ演算演算子いはΔＬＵに適合でき、 または（１１）そこにおいてＧＥＴ演算子は、ソースが外部応用レジスタ６０ま たはソースが繰返しカウンタ４２であるように機能することができ、またはそこ において（ｌｉｉ　）プログラムスタック演算子は、リターン演算子あるいはｌ Ｃａ１ｌ　１１に算子を与え得る。

Ｍフィールド　制子：命令のオペランドのためのメモリアドレスソースの　択 Ｍフィールド規制子は（始めに表１において述へたように）、２つの２道状態、 すなわち０または１の１つとして生じ得る。ＭがＯのとき、この命令のためのオ ペランドは、この命令の１アドレス先に位置され（ＰＣ＋１．プログラムカウン タ＋１）、またはそこにはオペランドはない。もし命令がメモリオペランドを必 要としないならば、ＰＣ＋１はオペランドには使用されず、次の「命令」は、Ｐ Ｃ＋１にあり得る（どんなスペースもオペランドに許容されない）。オペランド を使用しない演算子は以下のようにリストされる。

１、　すべてｒ　Ｇ　Ｅ　’Ｔ−Ｊ演算子２、Ｄ３−１を有するｒＰｕｌＪ演粋 子３、Ｄ３−１を有するｒｃＡＬＬＪまたはｒＢＲＡＮｃＨＪ ４、　ＩＣＡＬＬ、ＲＥＴＵＲＮ、ＩＲＥＴＵＲＮ。

ＲＯＴＲ，５ＨＦＬ、５ＨＦＲ，ＣＭＡ。

０ＮＥＳ、ＺＥＲＯ，５ＷＡＣ，、ＷＲＴＷ。

ＷＲＴＢ、ＤＲＴＬ、Ｅ　１．Ｄ　ＩおよびＲ８ＴＫ演算子（これらの演算子は 続いて以下に議論する。）ＭフィールドビットがｒｌＪのとき、この命令のため のオペランドはメモリ参照レジスタ４０　（ＭＲＲ）によりアドレスされ、さも ないと、この命令のためのメモリオへランドはない。

Ｃフィールド：ＡＬＵ出力のメモリ　照レジスタ４０へのコピー 始めに表１に示したＣフィールドは、１ビツトあるいは０ビツトとして読出され 得る。１ピツトの状態においては、これは、マシーンがＡＬＵ出力をメモリ参照 レジスタ４０にコピーしないであろうことを意味する。しかしながら、もしビッ トがｒＯＪの場合、ＡＬＵ出力はメモリ参照レジスタ４０にコピーされるであろ う。Ｃビットは、ＧＥＴ。

ＲＤＢ、ＲＤＢＷ、ＲＢＷＲ，５ＷＡＣおよびＷＲＴＢ以外のすべての命令でＯ にセットされ得る。これらの演算子は、続いて以下に議論する。

フラグレジスタ ２つのフラグレジスタは、少なくとも１つのフラグレジスタが２つの動作中モー ドの各々に対して充分に利用可能であるように与えられる。したがって、フラグ レジスタ３５は、正常動作条件の下で使用される「前置モード」フラグであり、 一方レジスタ３６は中断あるいは他の異常条件の闇に使用される「背景モード」 フラ、グである。第２図に見られるように、フラグレジスタ３５．３６は、演算 論理装置３２からの出力を受取り、かつ命令デコーダ・コントローラ２３へ入力 を与える出力ラインを提供する。フラグレジスタは、すべてのＡＬＵ演算演算子 れは演算演算子。

論理演算子およびロード／記憶／移動演算子を含む）の終りにおいて最新にもの にされる。行先場所に記憶する前にＡＬＵ３２出力を［バイトスワップｊする演 算子で、ＡｍＬＩ３２からの情報の２バイトの全部は、スワップされた後である ことを基準として最新のものにされる。（書込バイトの前に読取られた）ＲＥＢ Ｗ演算子および（書込バイトが反転される前に読取られた）ＲＢＷＲ演算子の特 定の場合においては、全メモリワードはＬＩＩＯステートマシン中に読取られ、 読取られた２つのバイトのうちの１つのみが７キユムレータレジスタ３０中に書 込まれる（アキュムレータ行先レジスタの低位バイトは礎化されないままである 。

）。フラグレジスタ（３０，３６）は、ＲＡＭメモリ９０から読取られた全ワー ドを基準として最新のものにされる。

第２図に示したように、アキュムレータレジスタ３０は、実際は、８レジスタの ２つの異なった組を携成する。アキュムレータレジスタの１つの組３０（は、正 常動作条件（前景モード）のためのものであり、一方８アキュムレータレジスタ の他の組３０．３は、中断の閏のよう・な異常な状１１（背景モード）のための ものである。

１１へ１１に 繰返しカウンタ４２の使用は、命令繰返しの特徴を与え、そこでは繰返されるべ きＰＵＴあるいはＧＥＴ演算子によりフォローされるべき繰返しカウンタ４２を ロードするために、ＰＬＪＴ演算子の使用により、ＰＵＴあるいはＧＥＴ演算子 は２５６回まで繰返され得る。（ソフトウェアからの）０から２５５までの任意 の値Ｎは、繰返しカウンタ４２中にロードされかつＮ＋１動作が実行される（１ から２５６）。繰返されたＰＵＴデータのためのアドレスソースあるいは繰返さ れたＧＥＴデータのためのアドレス行先は、ＭＲＲ４０中に見出され、かつこれ らのアドレスはプログラムカウンタ４１　（ＰＣ＋１）からではなくメモリ参照 レジスタ４０から始まる。！！い換えれば、繰返されたＰＵＴあるいはＧＥＴに おいてＭピッＩ−は「１」にセン１〜される。

各ＰＬＩＴまたはＧＥＴ演算子の後、次のＰＵ＋またはＧＥＴの準備のためにハ ードウェアはＭＲＲ４０を−ｔンクリメン卜する。繰返されるとき、ＰＵＴまた はＧＥＴが「低速メモリ」をアドレスする以外は、各個々のＰＵＴまたはＧＥＴ は１クロツク期間で実行し、この場合繰返されたＰＵＴの始まりにおいであるい は繰返されたＧＥＴの終りにおいて１つの余分なりロック期間があるであろう。

繰返されたＰＬＩＴまたはＧＥＴの使用は、コードの詰込みを非常に増大させる のに役立ち、一方またＲＡＭメモリ９０へのまたほからのクロック転送のスピー ドを非常に増大させるのに役立つ。

任意の論理演算子（ＡＮＤ、ＣＭＡ、ＣＭＭ、ＯＲ，ＸＯＲ，０ＮＥＳ、ＺＥＲ Ｏ，ＡＤＤＣ，５ＵＢＣなどの以下に述べるようなもの）は、繰返されるべき論 理演算子によりフォローされるべき繰返しカウンタ４２をロードするためにＰＵ Ｔ演算子の使用により２５６回まで繰返され得る。０から２５５までの任意の値 Ｎは、繰返しカウンタ４２中にロードされ、かつＮ＋１動作が（１から２５６ま で）行なわれる。繰返された演算子が期待されたように働くためには、ソースア キュムレータ３０は行先アキュムレータ３０に等しくなければならない。オペラ ンドデータのためのアドレスソースは、繰返されたＰＬＪＴまたはＧＥＴに関す る限りでは、メモリ参照レジス４０（ＭＲＲ）から始まらなければならない。繰 返しシーケンスの各演算子が実行された優は、ハードウェアは次の演算子のため の準備のためにＭＲＲ４０をインクリメントする。繰返されたとき、各個々の論 理演算子は、オペランドが「低速メモリ」中におかれなければ、１クロツク期閣 において実行する。

繰返された論理演算子がコードの詰込みおよび実行速度を増大させることができ る１つの特別なケースは、外部メモリ９０中におかれたデータブロック上に縦パ リティを発生させる目的のために、繰、返された「排他的なＯＲＪを使用するこ とである。

繰返しカウンタ４２をロードするＰＬＪＴ演算子は、ＰＵＴデータのｒＢＪバイ ト（低位８ビツトχ中のＮ値を有さなければならない。ｒＡＪバイト（高位８ビ ツト）は「気にかけない」である。

応用依存型ロジック６０　Ｌは、第２Ｆ図に関連して後で議論するように、動作 の全数が起こっていない場合でも命令の繰返しを停止させる能力を有する。

その能力は、メモリオペランドソースアドレス（０に等しいＭビット）に用いら れるＰＣ（プログラムカウンタ４１）で繰返し動作を行なうことに存する。この 場合、ＰＣ４１は、ＭＲＲ４０の代わりに（演算子がメモリオペランドを使用す るという条件で）繰返し動作の間にインクリメントする。繰返された動作の間に ＰＣ４１を使用することは、単一の繰返された演算子を随伴する多重ワードリテ ラルの使用を許容する。「リテラル」フィールドの大きさは、正確に、繰返しカ ウント値により特定されたワードの数＋１ワードでなければならない。ＨＬＴＲ ＥＰ／　インターフェースライン（繰返しの停止）は、すべての繰返し動作がＰ Ｃ４１をオペランドデータのためのアドレスソースとして使用している間は「＾ 」にとどまらなければならない。

命令実行スピードに関しては、Ｕ　ｌｏ−８Ｍのための基本クロック速度は、８ ＭＨ２（１２５ナノセ力ンドクロツク期Ｉｔ）である。プログラムスタック演算 子を除いて、すべての演算子は、ＵＩＯ−８Ｍアキュムレータ３０からＲＡＭメ モリ９０へ書込む演算子（３クロツクが要求される）を除いて２クロツク期閤で 実行し、あるいはオペランドが「低速メモリ」　（３以上のクロックを必要とす る）から取出されたりあるいはそこに記憶されたりするようにさせる。

プログラムスタック演算子は、もし条件が真のとき（ブランチまたはコールが「 実行された」とき）実行するのに３クロツク期閤を必要とし、かつもし条件が誤 りのとき（ブランチまたはコールが「実行されなかった」とき）２クロツク期間 を必要とするのみである。Ｎｏ−０Ｐは２クロツク期間で実行する。□ｐ　１Ｒ ｅｔｕｒｎは３クロツク期間で実行し、一方ロードおよび記憶アキュムレータは ４クロツク期間で実行する。

Ｊ意の与えられた命令の実行は、前述した実行サイクルの他に「命令取出」を必 要とする。しかしながら、ＵＩＯ−８Ｍの場合、次の命令のための命令取出は、 現在の命令の最後の実行サイクルの間に実行される。それゆえ、「命令取出」は タイミングからマスクされる。

Ｎｏ−０Ｐ Ｎｏ−ＯＰは、「無条件」に従事する条件テストフィールドおよび「条件テスト が真でないことで実行」　（決してブランチしない）に従事する行先規制子を有 する（ブランチのような）任意のプログラムスタック演算子から成る。

Ｎｏ−０Ｐが１つのまたは２つのメモリ位置を占めるか否かは、オペランド〈決 してブランチしないアドレス）が、命令（ＰＣ＋１）の隣りに位置しているか否 か、あるいは、メモリ参照レジスタ４０によりアドレス、されるか否か、あるい はアキュムレータ３０から生ずるか否かの如何による。

フラグレジスタ３５．３６は、Ｎｏ−０Ｐでは最新のものにされないであろう。

クリアシーケンスは、「零にする」動作である。「クリア」がｔＪ　Ｉ　０−３ Ｍに発せられると、プログラムカウンタ４１、繰返しカウンタ４２およびスタッ クポインタ４６は零にリセットされ、そして命令は取り出される。［パワーアッ プクリア」が発せられた後は、アキュムレータ３０は予測されることができない 。しかしながら、パワーアップされている園にもし「クリア」が発せられると、 アキュムレータレジスタ３０は「クリア」直前のそれらの状態を維持するであろ う。「クリア」が真である圓、少なくとも２クロツクが発せられなければならな い。「クリア」が偽になった後、第１の命令の実行が開始する前に１つのクロッ クが要求される。

制御レジスタ 第２図中に見られるように、ＬＪＩＯ−８Ｍ中には２つの出力制御レジスタ３７ および３８がある。これらは、「ＰＵＴデータ」を、■１０バス１０から直接的 に正常に生じることができるよりも長い時間の閤保持するために、応用依存型ロ ジック６０Ｌにより使用され得る。出力制御レジスタ３７および３８の両者は、 ８ピツト幅であり、かつ■１０バス１０の低位８ピツト（「Ｂ」バイト）につな がっているデータ入力を有する。これらの出り制御レジスタの両者は、応用依存 型ロジック６０．によりクロックされなければならない。第５図は、出力制御レ ジスタ３７および３８をクロックするための好ましい方法を示す。第５図中の３ 人力ＮＡＮＤゲート７４は、３人カライン信号を有する。すなわち、ＰＬＪＴ　 ５ＴＲＯＢＥ／　信号、外部レジスタ（第２図の６０）のためのアドレス信号お よびクロック信号である。これらの信号は第５図において互いに関係付けられて いる。

前縁により一度クロックされると、これらのレジスタの出力は１７ナノセカンド あるいはそれ以下で安定する。

ｒＰＵＴデータ」はＬＩ　Ｉ　０−３Ｍに受取られたＣＬＯＣＫの前縁から１０ ナノセカンド過ぎだけの間しか保証されないので、ショットキーＴＴＬ　ＮＡＮ Ｄ！ｉｉ置７４が制装レジスタクロックジェネレータに使用されており、そして 、それらのクロックの前縁から少なくとも２ナノセカンド過ぎまでのデータ保持 時間をその出力制御レジスタ鈷必要とする。

メモリのアドレス指定および拡張 好ましい実施例においてかつメモリの拡張なしの場合、Ｕ　ｌｏ−８Ｍは、プロ グラムメモリ５０（第２図）の０ないし６４にワードおよびＲＡＭ９０中のデー タメモリの０ないし３２にワードを直接的にアドレスする能力を有する。

メモリのさらに他の拡張を容易にするｋめ、ページング技術あるいは他のものを 使用するようなことによって、ＵＩｏ−８Ｍ中のプログラムＦ　ＲＯＭ　５．０ のイネーブル化は、応用依存型ロジック６０Ｌ中の拡張されたメモリにより制御 され得る。

第６図は、前面外部信号の使用を通して、いかにしてそのような拡張されたメモ リがＵＩＯ−８ＭプログラムＰＲＯＭ５０のイネーブル化を制御することができ るかを示す。

もし拡張されたメモリがこの信号を「高」レベルに駆動すると、ＵＩＯ−８Ｍプ ログラムＦＲＯＭ５０はディスエーブルされる。もし応用依存型ロジック６ｏＬ が拡張されたメモリに対する要求を有していなければ、それは単にこのラインを 論理「低」に結合する。第６図において、５人力ＮＯＲゲート７５は、ＰＲＯＭ ５０をディスエーブルするパリティディスエーブル信号（高）を供給するために 、プログラムカウンタ４１からの入力を有する。

Ｕ　１０−８Ｍ７０グラムＦＲＯＭ５０は、興なったサイズのＦＲＯＭを使用す ることにより、８Ｋから６４にワードまで拡張され得る。ＰＲＯＭ５０のチップ 選択およびアドレス指定機能は、回路変更なしに自動的に調節される。

ジャンパ装置が、使用されているプログラムメモリのサイズのためのパリティビ ット出力をイネーブルするのに使用される。第６図を参照して、以下に示すＦＲ ＯＭの各パワードサイズのために、以下の表■に従うてジャンパが取付けられ得 る。

立−ｊＬ ８Ｋ　ＦＲＯＭ−Ａ１５をＭＡＤＲ１５へＡ１４をＭＡＤＲ１４へ Ａ１３をＭＡＤＲ１３へ １６Ｋ　ＦＲＯＭ−Ａ１５をＭＡＤＲ１５へＡ１４をＭＡＤＲ１４へ Ａ１３をＧＮＤへ ３２Ｋ　ＦＲＯＭ−Ａ１５をＭＡＤＲ１５へＡ１４をＧＮＤへ Ａ１３をＧＮＤへ ６４Ｋ　ＦＲＯＭ−Ａ１５をＧＮＤへ Ａ１４をＧＮＤへ Ａ１３をＧＮＤへ ＬＪＩＯ−３Ｍは、ＬＩＩＯベースモジュールの後面からそれのクロック信号を 受取る。クロック信号を受取るために、Ｕ　ｌｏ−８Ｍ＆ｔ、内部ＵＩＯ−８Ｍ りＤｙり（ｃ′ＬｏｃＫ）を発生させるために、好ましくは、ショットキータイ プのインバータにつながれたショットキータイプの７リツプ７０ツブを使用する 。すべてのタイミング鎚この内部クロックに関連しており、この内部クロックは 好ましくは、侵面でのクロックから４ナノセカンドの最小遅延および１３ナノセ カンドの最大遅延を有する。応用ロジック６ｏＬおよびＵＩＯ−３Ｍ閣の最小ク ロックスキュー（ｓｋｅｗ）を確かなものにするために、応用ロジック６０　Ｌ は好ましくは、クロックを受取りかつ分配するために同一タイプの装置を使用す るようにされる。

以下のバラグラフは、ＵＩＯＳＭおよび応用依存型ロジック６０ｃｆｌｆｌのイ ンターフェースのための詳細なタイミングおよび説明を示す。

第７図を参照して、それは「クリアラインタイミング」と名付けられているが、 ＵＩＯ−８〜１を初期化するためには、少なくとも丸２クロック期間の間ＣＬＥ ＡＲラインは「真」　（活動的な低）でなければならないことがわかるであろう 。

ＬＩｆＯ−８Ｍ中に実施されている他の特徴はＷＡ　Ｉ　Ｔ（特ｌりライン（Ｗ ＡＩＴ／）である。これは、「低速メモリ」がアドレスされたとき、「読出」ま たは「書込」が妥当であるためにいかに長く要求されても、低速メモリがＵＩＯ −３Ｍを待機させることができるように使用される。

このラインはまた、要求された時間の任意の長さの閲マシンを停止させるのに使 用され得る。ＷＡ　Ｉ　Ｔ／　ラインのためのタイミング要求は、第８図に示さ れている。このライン紘Ｕ　ｌｏ−３Ｍ自身の１つのラインを含んで、多数のソ ースを有するけれども、それは１つのオープンコレクタ（ＴＴＬｉｉ置）により 駆動されなければならない。

第８図を参照して、ステートマシンプロセッサは、ベースモジュールの後面から 引出されたクロック信号を有する。

このクロックは、ディスエーブルされていないときは、そのクロック速度でＩ１ ０バスから外部装置へのデータ転送を実行する。しかしこの速度は、「遅い」外 部装置のためには早すぎるのでそれはマイクロプロセッサの高速度レートを受取 ることができないであろう。

応用依存型ロジックモジュール６０Ｌ　（第２Ａ図−第２Ｂ図）は、外部メモリ ／外部レジスタ手段に向けられる任意のアドレスをｗｔＩＩする（内部アドレス デコーダ（第２図）を有する）制御ロジック６６を有する。これらのタイプのア ドレスは、メモリ参照レジスタ４０または命令レジスタ２２から起こる。外部装 置（外部メモリ／外部レジスタ手段）に向けられたアドレスのｇ謙で、制御ロジ ック６６は、クロックを１以上のクロックサイクルの圓「ディスエーブルコする マイクロプロセッサシステムへのＷＡ　Ｉ　”ｌｉ号を開始するであろう。この ように、Ｉ１０バスから転送されるべきデータは、クロック信号が再開するまで 保持されるであろう。外部装置の「運ざ」に依存して、ＷＡＩＴ信号は、１．２ ．・・・、Ｘクロックサイクルの閤ディスエーブルするように、したがってＩ１ ０バス１０から外部装置へのデータ転送を遅延するようにプログラムまたはセッ トされ特る。

ざらに、もし外部装置が使用中（準備完了でない）ならば、制御ロジック６６は 、これを検出するように接続され、かつざらに外部＠胃が「準備完了」　（使用 中でない）になるまでよりも長＜ＷＡＩＴ信号を維持することができる。

制御ロジック６６によりＷＡ　Ｉ　Ｔ信号が遮断されたとき、マイクロプロセッ サシステム中のクロック信号は再開されかつ再びデータ転送が果たされる。

ＣＬＯＣＫ　（クロック）イネーブル（ＣＬＯＣＫＥＮＢ）ラインは、単一パル スでの使用のためにあるいは直接メモリアクセス（ＤＭＡ）機能のためにＵＩＯ −８Ｍに与えられる。ここでのタイミングは、第８図のＷＡ　Ｉ　Ｔ／　と同一 である。

ＧＥＴ／ＰＵＴタイミン 非繰返しのＧＥＴおよびＰＵＴのためのタイミング関係は第９図に示されている 。ＷＡ　Ｉ　Ｔラインは、「遅い」書込メモリの場合、メモリ書込時間を増大さ せるためにＧＥＴに使用され得る。ＷＡＩＴラインをＧＥＴに使用するための他 の応用は、ｒＧＥＴ　ＤＡＴＡＪを駆動するためかつＧＥＴイネーブル信号を受 取った後、準備時間に応するため、応用依存型ロジック６０　Ｌの、ために利用 可能な時間の量を増大させることである。

ＰＬＪＴ演算子の場合、ＷＡＩＴラインの効果は、ＵＩＯ−８Ｍはこの時間の閤 は停止させられているであろう番プれども、ｒＰＬＩＴ　ＤＡＴＡＪがＩ１０バ ス１０にある時間の期間を増大させることである。ＰＵＴストローブのタイミン グは、ＰＵＴ　ＤＡＴＡに関連してではなくＣＬＯＣＫ信号に関連してのみ保証 され得るということもまた注意されるべきである。そのように、ＰＵＴストロー ブのいずれの縁もＰＵＴデータを応用依存型レジスタ６０に直接的にクロックす ることには使用されない。

［繰返されたＪ　ＧＥＴ中のデータのアキュムレータ３０中のアドレスされたレ ジスタへの第１の転送は不当であろう。（第１の後の）すべてのデータ転送は妥 当であろう。

同一のアキュムレータレジスタ３０は、各繰返しＧＥＴ動作のために「行先」と してアドレスされる。

もしＭ−１（表■参照）ならば、メモリ参照レジスタ４０は、外部ＲＡＭメモリ ９０はＧＥＴ演算子により使用されないけれども、各繰返しＧＥＴ動作の闇イン クリメントされるであろう。

繰返されたＧＥＴと繰返されたＰＵＴとのタイミング関係は第１０図に示されて いる。特に、このタイミングチャートはさらに、繰返されたｒＧＥＴデータ」が 変更可能であるとき、かつ繰返されたｒＰＬＪＴデータ」もまた変化するときを 示す。

ＵＩＯ−８Ｍ中のメモリ「読出」のためのタイミング関係は第１１図中に示され ている。ＷＡ　Ｉ　Ｔラインは、「低速アクセス」メモリがＵ　ｌｏ−８Ｍの準 、備時間要求に応することを許容するためにアドレス冑定化の後にいかにして１ つの（またはそれ以上の）余分のクロック期間が挿入され得るかを示すために、 メモリ読出のうちの１つに利用されている。

ＵＩＯ−８Ｍのためのメモリ「書込」タイミングに関して、これらのメモリ書込 は第１２図中に示されている。メモリ書込を行なうことができるＵＩＯ−３Ｍ命 令は、ＷＲＴＷ（書込ワード）、ＷＲＴＢ（書込バイト）かっまたＧＥＴである 。ＷＡＩＴライン１１は、「低速」書込メモリに適当な書込時間を許容するため にアドレス安定化の後にいかにして１つの（またはそれ以上の）余分なりロック 期間が挿入され得るかを示すために、メモリ書込のうちの１つに利用されている 。

［された　命令の　止 繰返された命令についての動作の全数は完了されていないだろうけれども、繰返 された命令自身は応用依存型ロジック６０Ｌにより停止され得る。応用依存型ロ ジックは信号ＨＬＴＲＥＰ／（活動的な低）を作り、そしてそれは繰返しを停止 させるＵ　Ｉ　０−８Ｍへの信号である。第１３図において、そこにはこの信号 のタイミングが示されている。

もし応用依存型ロジック６０　Ｌが繰返された命令を停止させるための要求を有 していなければ、応用依存型′ロジックは単にＨＬＴＲＥＰ／　信号を未結合の ままに残しておくことができる。

ＨＬＴＲＥＰＩ１号が偽になるとき、現在の処理動作が完了されかつ次の命令の 取出が「高コクロック変換で開始される。ＨＬＴＲＥＰ／　ラインは、メモリオ ペランド（Ｍピット−Ｏ）をアドレスするために、プログラムカウンタ（ＰＣ） ４１を用いて繰返し動作の閤「高」にとどまっていなければならない。

パリティエラーライン すべてのメモリ取出で、Ｕ　ｌｏ−３Ｍは奇数パリティをチェックしかつその結 果を応用依存型ロジック６０　Ｌに合図する。もし正しくないパリティが検出さ れると、ＵＩＯ−８Ｍは、そのエラーを応用依存型ロジック６０　Ｌに合図する 以外はどんな行動もとらない。このパリティエラーラインＰＡＲＥＲＲ／　のタ イミングは第１４図中に示されている。

第３図およびメモリ参照レジスタ４０　（ＭＲＲ）を参照して、そこにはメモリ 参照レジスタ４ｏのアドレスビット１５を制御するために外部メモリマツピング ロジックにより使用されるラインがある。このラインは、ＭＲＲ１５と名付けら れており、かっこのラインの状態は、メモリ参照レジスタ４０のローディングが ＬＪＩＯ−８Ｍ命令により要求されたときはいつでもビット１５でＭＲＲ４０に ロードされる。このラインの状態は、それが公然とロードされることを確かにす るため、クロックの高度な変換に先立つ少なくとも３０ナノセカンドの閤安定で なければならない。

このラインは、メモリマツピングが使用されてないときは、７−ス（低圧側）に 結合されている。

バス１１にはＩＲＱ／　と名付けられたラインがありそのラインは「割込要求ラ イン」である。このラインは、ＵＩＯ−８Ｍの割込を要求するため、好ましくは オープンコレクタにより「低」に駆動される。Ｕ　ｌｏ−８Ｍは、もし、割込マ スクがリセットされ（割込マスクピットのリセットのためにＥｌ命令が実行され （表Ｘ１ｒ−Ｆ））れば、割込要求を！ＩＩ！するのみであり、かつ繰返しモー ド（Ｔｏの終りおよびＴ１の始めでの高度のクロック変換）にないとき命令取出 は完了される。

Ｕ　ｌｏ−８Ｍは、ＩＣＡＬＬの命令の実行を行なうことにより、かつＵＩＯ− ８Ｍの「背鯛」モードを「オン」に切換えることにより、割込に応答する。Ｉ　 ＣＡ　Ｌ　Ｌ命令は、応用ロジック６０　Ｌが割込コールアドレスをＩ　／　Ｏ バス１０におくのを許容するために、承認信号（ＡＣＫＩ／）を発生する。ＩＣ ＡＬＬ命令は、ＭＲＲセーブレジスタ４７中のメモリ参照レジスタ４ｏデータを セーブし、かつそれはＰＣを（応用ロジック６０ＬによりＩ１０バス１ｏにおか れた）コールアドレスでロードする前にスタック上の古いＰＣ（プログラムカウ ンタ）値をセーブする。さらに進んだ割込は「背景」モードにおいて禁止され、 “フラグ３５およびアキュムレータ３０，７−の複製された組は、「前景」動作 環境がそこに保存されるように使゛用される。

「前景」モードへのリターンは、ＩＲＥＴ命令の実行により達成される。スタッ クメモリ４５からの最＾値は、リターンアドレスのためにプログラムカウンタＰ Ｃ４１中におかれ、かつＭＲＲセーブレジスタ４７の内容はメモリ参照レジスタ ＭＲＲ４０中におかれる。もとの前景フラグ３５および前景アキュムレータ３０ ｆは、再び□活動的にされ、かつ割込の前と同一の値を含む。クリアラインは、 ＵＩＯ−８Ｍを「前景」モード中におき、かつ割込をディスエーブルするために 割込マスクをセットする。ＩＲＱ／　ラインは、クロック信号の前縁（高度変換 ）の前の少なくとも６０ナノセカンドの閣安定でなければならない。

第３図のＤＭＡ要求ライン１１は、直接メモリアクセス（ＤＭＡ）ロジックがこ のバスを駆動することができるようにするためメモリアドレスバスライン１６上 のｕｙｏ−３Ｍアドレス出力を分離するため、応用依存型ロジック６０Ｌにより 「低」に駆動されるラインである。このラインは、ＤＭＡを使用していないとき は結合されていない状態におかれている。

制御ロジック６６からのバスイネ−フルライン（ＢｕｓＥＮ／ＬＩＮＥ）は、デ ータ、ＧＥＴＥＮＢ、ＰＬＩＴＳＴＢおよびＲＥＧＡＤＲ信号を含む１１０バス １０上の１１０バスドライバをイネーブルするため応用ロジック６０　ｔにより 「低」に駆動される。ＧＥＴＥＮＢは、ＧＥＴデータがＩ１０バス１０上へ駆動 されたことを示すのに使用される信号である。ＰＵＴＳＴＢは、ＰＵＴデータが Ｉ１０バス１０上にあることを示すのに使用される信号である。

ＲＥＧＡＤＲ信号は、ＧＥＴおよびＰＵＴのための外部レジスタアドレスライン のイネーブル化を示すのに使用される信号である。「高」のとき、このラインは すべてのｉ１０信号をディスエーブルする。このラインは、それが使用されてい ないときは「低」に拘束される。

汎用人力／出力ステートマシン　インターフェースＵ　Ｉ　０−３Ｍにインター フェースを提供する前面コネクタ（第４Ａ図、第４Ｂ−１図、第４Ｂ−２図）は 、好ましくは４個であり、そして４つの前面コネクタの各々は各前面コネクタの 両側の各々に２５ピン接続を与える。以下の表■−Ｘは、４つの前面コネクタの 各面の各ピン番号の信号名を示す。

轟−ｊ【 （コネクタＮ０．１　）　（第４Ｂ−１図参照）ピン　＄　側＊　＃　側＊ ＩＬ！Ｌｆｆｌ　量ｊ」Ｌ ｏｏ　ＭＡＤＤＲ１５ＭＡＤＤＲ１４ ０１ＭＡＤＤＲ１３ＭＡＤＤＲ１２ ０２ＭＡＤＤＲｌｌ　ＭＡＤＤＲ１０ ０３ＭＡＤＤＲＯ９ＭＡＤＤＲＯ８ ０４ＭＡＤＤＲＯ７ＧＮＤ ０５　ＭＡＤＤＲＯ６ＭＡＤＤＲＯ５ ０６ＭＡＤＤＲＯ４ＭＡＤＤＲＯ３ ０７ＭＡＤＤＲＯ２ＭＡＤＤＲＯＩ ０８　ＭＡＤＤＲＯＯＭＲＲ１５ ０９ＢＬＪＳＲＥＱ７’　ＧＥＴＳＴＢｌｏ　ＩＲＱ／　ＰＲＯＭＥＮＢ／ １１　ｌ０ＢＵＳ１５　１０ＢＵＳ１４１２　１０ＢＵＳ１３　１０ＢＵＳ１２ １３　ｌ０ＢＬｉＳ１１　１０ＢＬＩＳＩＯ１４ｌ０ＢＵＳ０９　１０ＢＵＳＯ ８ １５１０ＢＬＩＳＯ７１０ＢＵＳ０６ １６　１０ＢＵＳＯ５ｌ０ＢＵＳＯ４ １７１０ＢＬＩＳＯ３１０ＢＵＳ０２ １Ｂ　ｌ０ＢＵＳＯＩ　ｌ０８ＵＳＯＯ１９１０ＢＵＳＰ　ＡＲＲＥＧＡＤＤＲ ４２０ＲＥＧＡＤＤＲ３ＧＮＤ ２１　ＲＥＧＡＤＤＲ２ＲＥＧＡＤＤＲＩ２２　ＲＥＧＡＤＤＲＯＦＬＡＧ３／ ２３　ＦＬＡＧ２／　ＦＬＡＧ１／ ２４　ＨＡＬＴＲＥＰ／　ＡＣＫＩ／ ＊注：　コネクタの一方の側は＄と名付けられ、一方他の側は＃と名付けられる 。

五−ｊ［ （コネクタＮ０．２）（第４Ｂ−１図参照）２５　ＭＥＭＯＵＴｌ５　ＭＥＭＯ ＵＴ１４２６　ＭＥＭＯＵＴｌ　３　ＭＥＭＯＵＴｌ　２２７　ＭＥＭＯＵＴｌ ｌ　ＭＥＭＯＵＴ１０２８　ＭＥＭＯＵＴＯ９ＭＥＭＯＵＴＯ８２９Ｍ　Ｅ　Ｍ 　ＯＵ　Ｔ　Ｏ７Ｇ　Ｎ　Ｄ３０　ＭＥＭＯＬＩＴＯ６ＭＥＭＯＬＩＴＯ５３１ ＭＥＭＯＵＴＯ４ＭＥＭＯＵＴＯ３３２ＭＥＭＣ）ＵＴＯ２ＭＥＭＯＵＴＯ１３ ３ＭＥＭＯＵＴＯＯＭＥＭＯＵＴＰＡ３４　０ＣＲＥＧ１０７　０ＣＲＥＧ１０ ６３５　０ＣＲＥＧ１０５　０ＣＲＥＧＩ○４３６　０ＣＲＥＧ１０３　０ＣＲ ＥＧ１０２３７　０ＣＲＥＧ１０１　０ＣＲＥＧ１００３８　０　ＣＲＥ　Ｇ　 ２０７　０　ＣＲＥ　Ｇ　２０６３９　０ＣＲＥＧ２０５　０ＣＲＥＧ２０４４ ０　０ＣＲＥＧ２０３　０ＣＲＥＧ２０２４１　０ＣＲＥＧ２０１　０ＣＲＥＧ ２００４２　０ＣＲＥＧＩＣＫ　０ＣＲＥＧ２ＣＫ４３　ＲＡＭＲＤ／　ＰＬＪ Ｔ、５ＴＢ３／４４　ＰＵＴＳＴＢ２／　ＰＵＴＳＴＢ１／４５　０ＬＫＥＮ　 ＧＮＤ ４６　未使用ＷＡ　Ｉ　Ｔ／ ４７　未使用　ＣＬＥＡＲ／ ４８　ＲＡＭＷＥ／　未使用 ４９　ＧＥＴＥＮＢ／　ＰＡＲＥＲＲ／底−」Ｌ （コネクタＮ０．３　）　（第４Ｂ−２図参照）ビン　＄　側　＃　側 ＩＬｉ　魚ｎ　凱１ｔ− ５０ＢＵＳＥＮｌ ５１　Ｂ　Ｕ　Ｓ　Ｅ　Ｎ　１ ５２　！ＦＥＴＣＨ１ ５３１ＦＥＴｃＨ１ ５４８ＫＧ／’ＦＲＧ ５５　８ＫＧ／’ＦＲＧ 注二第４Ｂ−”ｉＲおよび４Ｂ−２図は、詰４Ａ図のコネクタ１．２．３，４ｆ より詳報に示す。

１１２図に示すマイクロプロセッサシステム要素に加えて、第４Ｂ−１９は、Ｆ ＲＯＭ出力レジスタ５０Ｖ−および繰返しモードフリップフロップ４２ヒおよび 前景・背景フリップ７０ツブ３５ｆのような命令デコーダ・コントローラの副ｌ ！素への接続を示す。ｌ１４Ｂ−２図は、マイクロプロセッザシステムへのざら に他の接続を示しかつ条件テストレジスタ２３土を含む。

轟−」Ｌ （コネクタＮｏ、４　）　（第４Ｂ−２図参照）ピン　＄−＃　側 Ｌ！Ｌ　Ｌ！ＬｆＬ　Ｌ！ＬＬ ７５　ＭＲＯＥＢ／　ＭＮＴＥＮＢ／ ７６　５Ｃ１Ｂ　５０２Ｂ ７７　３Ｃ１Ｂ　５Ｃ８ ７８５ＴＫＯＶＦ／ ７９　８Ｍ０Ｅ／　ＧＮＤ ８０　ＢＳＡＥＯＸ／　ＢＳＢＯＥＸ／８１　５ＨＡＯＥＸ　５ＨＢＯＥＸ ８２　ＭＲ８ＶＯＥＸ　ＲＣＯＥＸ ８３　Ｉ　ｌ０ＡＯＥＸ／ ８４　ＦＣＬＤ／　ＭＲＬＤ／ ８５　ＭＯＰＮＤ／　ＲＥＰＥＡＴＢ ８６　１ＮＶＯＰ　Ｃ０ＮＤ／ ８７　ＡＣＷＲＩＴＥ／　ＡＣＢＷＥ／８８　ＳＭＷＥＸ／　５ＴＫＡＯ ８９５ＴＫＡＩ　５ＴＫＡ２ ９０　５ＴＫＡ３　ＥＮＲＥＰ／ ９１　ＢＹＴＦ＞ＷＰ　Ｂ　５Ｃ８ＯＸ９２　５Ｃ８ＩＸ　ＡＬＬＪＭＤＸ ９３　ＡＬＵＳ３Ｘ　ＡＬＬＪＳ２Ｘ／９４　ＡＬｕＳＩＸ　ＡＬＬＩＳＯＸ ９５　Ｄ３Ｂ　ＧＮＤ ９６　ＦＯＢ　Ｆ１Ｂ ９７　ＡＣ’ＡＤＲＯＡＣＡＤＲＩ ９８　ＡＣＡＤＲ２５ＯＢ ９９　８１　Ｓ２ 表ＸＩは、汎用Ｉ１０ステートマシンのための前面信号名の用語集である。この 用語集は、信号名、信号が論理入力または論理出力偏口であるときに必要とされ る前面コネクタのｌ！＠、さらに、必要とされた信号の機能的説明を示す。

コネク　ｖａ雄人妙／ ２、工ＲＱ／　Ｉ　Ｆ工１．２５／３．１６　Ｕ　Ｉ　ＯＳ　Ｍを割込むの（１ １００オーム　に使用されるラインの引抜き抵抗 を含む） ３、ＰＲＯＭＥＮＢ／　１Ｆ工２．２５／１．５　応用依存型ロジック中の拡張 されたメモリは このラインを駆動する ことができ、このライ ンは、高のときは、 Ｕ　Ｉ　０８Ｍにプログラ ムＦＲＯＭをイネーブ ルするのを許容する。

り、または応用依存型 ロジックへのＰＬＩＴデ ータのためのＢＵＳラ イン。

５、工０ＢＵＳＰＡＲ１ＦＯ２５／１２．５　１　Ｑ　ＢｊＪ　Ｓ１５−　Ｉ　 ＱＢＬＪＳＯＯのための膏 数パリティライン ６、ＲＥＧＡＤＤＲ４−Ｉ　ＦＯ７５／４０　Ｇ　Ｅ　７およびＰＵＴのＲＥＧ ＡＤＤＲＯ ための外部レジスタ アドレスライン ７、ＢＵＳＲＥＱ／　１Ｆ工５．７５／９．６５このラインが低に保たれている とき、ＵＩＯ ８Ｍアドレス出力は３ 状態にある。このライ ンが真に戻るときは。

プログラムジェネレー タはアドレスバスに出 力される。

舞子により使用された 条件テストライン。

＊論理入力（Ｆｌ）または論理出力（ＦＯ）は、Ｘ／Ｌとめのクロックライン。

１Ｂ、　ｗＡ工Ｔ／２　ＦＩ　１．２５／４　Ｕ　Ｉ　ＯＳ　Ｍが１ｇ、上の（ １１００オーム　クロック期間特機するの引抜き抵　ようにさせるライン。

抗を含む） １９、ＣＬＲ／　２Ｆ１１．２５／３．１６　ＵＩＯ３Ｍカク！Ｊ７ｔ（１１０ ０オーム　るようにさせるラインの引抜き抵 抗を含む） ２０、晶型Ｅ／　２　ｐ○２５／１２．５　ＲＡ　Ｍのための書込イネーブル。

２１、ａＥＴｇＮＢ／２　ＦＯ２３／１１．２５　Ｇ　Ｅ　ＴデータがＩ１０バ ス中に入るべきであ ることを示すライン。

２２、ＰＡ肛ＲＲ／　２　ＦＯ２５／１２．５　パリティエラーが前のメモリ取 出で検出され たことを示すライン。

２３、ｃＬＫＥＮ２Ｆ工１．２５／４　１！（７）　トキＵ　Ｉ　ＯＳ　Ｍり（ １１００オーム　ロックをイネーブルすの引抜き抵　るライン。

抗を含む） ２４、ＧＥＴＳＴＢ　ｉＦｏ　２５／１２．５．　応用タイミングのためにＧＥ 丁ＥＮＢ／　と 共、に用いられたライン。

がるどき、Ｉ１０パス はディスエーブルされ る。

号は命令演算子コード か取出されたことを示 す。

２７、ＢＫＧ／ＦＲＧＡ　３　Ｆｏ　７５／４０　コレラ（７）信ｊＨ％高のと ＢＫＧ／ＦＲＧＢ き、ＬＩＩＯ８Ｍは割込 を処理している（背景 モードで実行中である）。

２８、ＭＲＯＥＢ／　４　ＦＯ７５／４０　低のとき１この信号はＭＲＲがアド レスバス に出力されていること は５つの命令デコード ＦＲＯＭＳの出力を３ 状態にする。

３１、ＳＭ○Ｅ／　４　ＦＯ２０４２３／　低のとき、この信号は８．８３ スタックメモリがＩｌ ０バスに出力されてい ることを示す。

号は、バイトスワップ ロジックのバイトＡま たはＢが次のクロック の間Ｉ１０バス上に出 力されるであろうこと 号は、シフトロジック のバイトＡまたはＢが 次のクロックの間■１ ０バス上に出力される であろうことを示す。

３４、ＭＲＳＶＯＥＸ／　４　ＦＯ４９／９．８］、　低のとき、この信号は、 ＭＲＲセーブレジスタ が次のクロックの閣Ｉ １０バス上に出力され るであろうことを示す。

３５、　ＲＣＯＥＸ／　’４　Ｆｏ　４７．７５／９．８１低のとき１この信号 は１繰返しカウンタが次の クロックの閣Ｉ１０パ ス上に出力されるであ ろうことを示す。

３６、エエ０ＡＯＥＸ／　４　Ｆｏ　４７．７５／９．８１低のとき、この信号 は、Ｉ１０バスの最上位 （Ａ）バイトが次のク ロックの閣すべてＯに 駆動されるであろうこ とを示す。

３７、　ＰＣＬＤ／　４　ＦＯ４８／８．９８　低のとき、この信号は、プログ ラムカウンタが 次のクロックにおいて Ｉ１０バスからロード されるであろうことを 示す。

３８、５ＴＫＯＶＦ／　４　ＦＯ２５／１２．５　この信号は、ＣＡＬＬの閣で このスタッファ ドレスが最大（１５） のとき、または、ＲＥ ＴＬＪＲＮの閣でスタン クアｒレスがＯのとき 低下する。

３９、ＭＲＬＤ／　４　ＦＯ３，７５／４．７５　低のとき、この信号は、ＭＲ Ｒが次のクロック においてＩ１０バスか ４６、ＲＥＰＥＡＴＢ　４　ＦＯ７５／４０　高のとき、この信号は、繰返し動 作が進行中で あることを示す。

４１、ＭＯＰＮＤ／　４　Ｆｏ　４８／８．９８　低のとき、この信号は、請出 されているメモリ データが次のクロック の闇使用されるであろ うことを示す。この信 号は、未使用読出デー タに対しては、かつメ モリ書込サイクルの− は高である。

４２、ＣＯ？ＱＤ７　４　ＦＯＬ７３．７５／　ＢＲＡＮＣＨ，ＣＡＬＬ２．４ ７ しまたはＲＥＴＵＲＮ の閣の低のとき、この 信号は選択された条件 が真であることを示す。

ステートマシンにおい て不当な条件が検出さ れたことを示す。この 項目を立上がらせる条 件は次のとおりである。

１、Ｄ３−０でＩＲＥ ＬＩＲＮ ２、ＣＡＬＬ、ＢＲＡ ＮＣＨ，ＲＥＴＬＩＲＮ。

ＩＣＡＬＬまたはＩＲ ＥＴＵＲＮ演算子で繰 返し。

３．１より大きい状態 カウントを有するＧＥ ＴまたはＰＵＴ。

４．２より大きい状態 カウントを有する０Ａ ＬＬ、ＢＲＡＮＣＨ。

ＲＥＴＬＪＲＮ、ＩＣＡ ＬＬおよびＲＥＴＵＲ Ｎ。

５、１より大きい状態 カウントを有するＬＯ ＷＤ、ＳＴＤ、Ｅ　Ｉ。

ｏｉ、Ａｏｏｃ、５ｕ ＢＣおよびＲ８ＴＫ以 外のＡＬＵ演算子。

６．１に等しくない状 態カウントで繰返し。

７、Ｄ−００００を有 する５ＴＷＤまたはＬ ＤＷＤ。

一タレジスタのｒＢＪ （低位）バイトが書込 のためにイネーブルさ れることを示す。

４５、　ＡＣＷＲＩＴＥ／　４　ＦＯ７，４９／８．４３　低のとき、この信号 は、選択されたアキュムレ ータが書込まれている ことを示す、「Ａ」 （高位）バイトは、常 に書込まれており、 「Ｂ」　（低位）バイト はＡ−ＣＢＷＥ／　信号 により制御される。

４６．５ＴＫＡＯ４Ｆｏ２２．４８／１１　プログラムスタッファＴＫＡＩ ４７、ＳＭＷＥＸ／　４　Ｆｏ　４７．７５／９．８１低のとき、この信号は、 次のクロック時にプロ グラムスタックがＩｌ ０バスから書込まれる であろうことを示す。

４Ｂ、　ＥＮＢＲＥＰ／　４　ＦＯ２４／１２　低のとき、この信号は、繰返し カウンタへのＰ ＵＴが起こっており、 かつ繰返し動作が次の クロックでスタートす るであろうことを示す。

４９、Ｂ”ＴＳｗ”Ｂ４　ＦＯ７５／４０　高のとき、この信号はバイトスワッ プピット がセットされることを 示す。

ト機能が次のクロック にあることを示す。

５Ｃ９０Ｘ　５ＣＳＩＸ　機能 ００　右へシフト １０　シフトなし ０１　左へシフト １１　左へダブル シフト ５１、　ＡＬＵＭＤＸ　４　Ｆｏ　４７．７５／９．８１　これらの信号は、ど のＡＬＵＳ３Ｘ／　４　ＦＯ４７，７５／９．８１　Ａ　Ｌ　’ｊ１．．機能が 次の、クロＡＬＵＳ２Ｘ／　４ＦＯ４７，７５／９．８１　、）ニ１．ルカヲ示 １゜ＡＬＵＳＩＸ　４ＦＯ４６，５／９．６６１　０　０　１　１　Ｆ＝Ａ １　０　１　１　０　Ｆ＝Ｂ ０　０　１　０　１　Ｆ＝７什Ｂ ０　０　０　１　１　Ｆ＝Ａ−１ ０１１００Ｆ＝７け１ ０１　０１０Ｆ″−Ａ−Ｂ １０　１１１　ζ璃σ１ １　０　０　０　０　Ｆ＝１ １　０　０　１　０　Ｆ＝Ａよち猿Ｂ １１　０１０　きＡ！ら鼾 Ａ−アキュムレータ。

Ｂ−メモリ） ５２、　Ｄ３２　４　ＦＯ７５７’二〇　これらの信号は、命令ＦＩＢ　４　Ｆ Ｏ７５／４０　レジスタビットのつと５ＯＢ４Ｆ０７５／４０Ｓ−ソース） ５３、　ＡＣＡＤＨ２４Ｆｏ　１７．４Ｂ／９．３６アキ１ムレータアドレＡＣ ＡＤＲ１４Ｆｏ　１７．４８／９．３６ス。ステートマシン内ＡＣＡＤＲ０４Ｆ ｏ　１７．４８７９．３６部りａツクが高のとき、ソースアキュムレータ アドレスはこれらの信 号上に存在する。クロ ツクが低のときは、行 先アキュムレータアド レスが存在する。

５４、工０ＢＲＣＥ／　４　ＦＯ低のとき、この信号は、Ｉ１０パスが転送 （出力）から受取り （入力）モードになる ようにさせる。この信 号は、メンテナンスの 目的のためにＩ１０バ スを制御するためにオ ーブンコレクタドライ バで前面から駆動され 得る。

号は、ＭＲＲがアドレ スバス上に出力される ことを示す。

注： 信号の以下のグループの各々のうちの１つのみが、ＩＱ１時に前面において活動 的であろう。

グループＡまたはＢが、多重プロセッサ環境にお番する使用のため、ジャンパオ プションにより選択されるであろう。

これは、メモリ／ＤＭＡロジックが２つの別個のステートマシンからの要求を認 識するのを許容する。

１、ＢＬＩＳＥＮ／Ａ ＢＵＳＥＮ／Ｂ ２、１ＦＥＴＣＨ／Ａ Ｉ　ＦＥＴＣＨ／Ｂ ３、８ＫＧ／ＦＲＧＡ ＢＫＧ／ＦＲＧＢ ４、　ＭＲＲ／、Ａ ＭＲＲ／、Ｂ 以下の表Ｘ■およびＸＩＩ−ＡからＧまでは、ＵＩＯステートマシンの演算子を 示す。

表ＸＩ［：ＵＩＯステートマシン 往」二 （ａ）　ｒＭＪビットは各演算子の下にはリストされない。それは、より早く定 義されたのと同一の意味を常に有し、かつそれが適用される命令中に実際に現わ れるからである。

（ｂ）　さらに、「Ｃ」ビットは各演算子の下にはリストされない。それは、よ り早く定義されたのと同一の意味を常に有するからである。

＜Ｃ＞　以下のフラグはＡＬＵ演算子により条件付けられる。

１、　＊ｖユＬ：＝２」と≦仁は、ＡＤＤ、５ＵＢＴ、ＩＮＣＲ，ＤＥＣＲ，Ａ ＤＤＣ，ＡＮＤ　５ＵＢＣ演算子の間に最新のものにされるのみである。

２、ＡＬＵ−０フラグは、もしＡＬＵの出力がすべてＯのときはセットされる。

３、ＭＳＢフラグは、Ｉ１０バスのビット１５が０のときはセットされる。

４、ＬＳＢ７５　Ｋ、１１０バスのビットＯが０のときはセットされる。

（ｄ）Ｘ−考慮しない −： １、ＡＤＤ−７キユムレータＡ（Ｓ）とメモリとの２進八〇〇の結果をアキュム レータＡ（Ｄ）中におよび／またはメモリ参照レジスタ（ＭＲＲ）中におき、あ るいはフラグレジスタ（空白）を単に最新のものにする。もしＡＤＤがオーバフ ローすれば、キャリーフラグは真になる。

−１０ ｖ−ｏｏｏｏ。

Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄ＞０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）２、ＤＥＣＲ−メモリー１の結果 をアキュムレータＡ　（Ｄ）中に、および／またはメモリ参照レジスタ（ＭＲＲ ）中におき、あるいはフラグレジスタ（空白）を単に最新のものにする。もしＤ ＥＣＲがアンダーフローであれば、キャリーフラグは偽になる。

−１０ Ｖ−００００１ Ｄ−１［Ａ　（Ｄ）　１　アキュムレータＡ頁Ｄ）０００１　空白 −ｘｘｘ ３、ＩＮＣＲ−メモリ＋１の結果をアキュムレータＡ　（Ｄ）中に、および／ま たはメモリ参照レジスタ（ＭＲＲ）中におき、あるいはフラグレジスタ（空白） を単に最新のものにする。もしｌＮＯＲがオーバフローすれば、キャリーフラグ は真になる。

−１０ ｖ−ｏｏｏｉ。

ｏ−１［Ａ　（Ｄ）］　アキュムレータＡ（Ｄ＞０００１　空白 −ｘｘｘ ４、ＲＯＴＬ−アキュムレータＡ　（Ｓ）上の１ビツトだけの左回転（ＭＳＢを ＬＳＢ中へ）の結果をアキュムレータＡ（Ｄ）中におき、あるいはフラグレジス タ（空白）を単に最新のものにする。キャリーフラグは影響を及ぼされない。

−１０ Ｖ−０００１１ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）　］　アキュムレータＡ　（Ｓ）５、ＲＯＴＲ−７キユムレー タＡ（Ｓ）上の１ビツトだけの右回転（ＬＳＢをＭＳＢ中へ）の結果をアキュム レータＡ　（Ｄ）中におき、またはフラグレジスタ（空白）を単に最新のものに する。

キャリーフラグは影響を及ぼされない。

−１０ Ｖ−００１００ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）６．８ＨＦＬ−アキュムレータＡ （Ｓ）上の１ビツトだけの左シフト（ＬＳＢ中にシフトされたＯ）の結果をアキ ュムレータＡ　（Ｄ）中におき、あるいはフラグ（空白）を単に最新のものにす る。キャリーフラグは影響を及ぼされない。

−１０ ｖ−ｏｏｉｏｉ Ｄ−１［Ａ（Ｄ）コ　アキュムレータＡ　（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ　（Ｓ）７．５ＨＦＨ−メモリ上の１ピ ツトだけの左シフト（ＬＳＢ中にシフトされたＯ）の結果をアキュムレータＡ　 （Ｄ）中に、および／またはメモリ参照レジスタ（ＭＲＲ）中におき、またはフ ラグレジスタ（空白）を単に最新のものにする。

キャリーフラグは影−を及ぼされない。

−１０ Ｖ−００１１０ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄ）０００１　空白 −ｘｘｘ ８．５ＨＦＲ−アキュムレータＡ（Ｓ）上の１ピツトだけの右シフト（ＭＳＢ中 にシフトされた０）の結果をアキュムレータＡ（Ｄ）またはＲＡＭ中におき、あ るいはフラグレジスタ（空白）を単に最新のものにする。キャリーフラグは影響 を及ぼされない。

−１０ Ｖ−００１１１ ｏ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）１　アキュムレータＡ　（Ｓ）９．５ＵＢＴ−メモリおよびア キュムレータＡ（Ｓ）についての２道減算（メモリーＡ　（Ｓ）　’）の結果を ７キユムレータＡ　（Ｄ）中に、および／またはメモリ参照レジスタ（ＭＲＲ） 中におき、あるいはフラグレジスタ（空白）を単に最新のものにする。もし減算 がアンダー７０−すれば、キャリーフラグは偽になる。

−１０ ｖ−ｏｉｏｏ。

Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）１０．０ＲＴＬ−７キユムレータ Ａ　（Ｓ）についての２ピツトだけの左回転の結果を７キユムレータＡ（Ｄ）ま たはＲＡＭ中におき、あるいはフラグレジスタ（空白）を単に最新のものにする 。

キャリーフラグは彰豐を及ぼされない。

Ｖ−１０１ｉ１ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ　）−二 １、ＡＮＤ−アキュムレータＡ　（Ｓ）およびメモリについての論理積の結果（ ＡＲＭ）をアキュムレータＡ　（Ｄ）中に、および／またはメモリ参照レジスタ （ＭＲＲ）中におき、またはフラグレジスタ（空白）を単に最新のものにする。

キャリーフラグは影響を及ぼされない。

−１０ Ｖ−０１００１ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ＞０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）２、ＣＭＡ−７キユムレータＡ（ Ｓ）の補数をアキュムレータＡ　（Ｄ）中に、および／またはメモリ参照レジス タ（ＭＲＲ）中におき、またはフラグレジスタ（空白）を単に最新のものにする 。

キャリーフラグは彰智を及ぼされない。

−１０ ｖ−ｏｉｏｉ。

Ｄ−１［Ａ　（Ｄ＞　１　アキュムレータＡ　（Ｄ）ＯＯｏｌ　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）３．０ＭＭ−メモリの補数をアキ ュムレータＡ（Ｄ）中に、および／またはメモリ参照レジスタ（ＭＲＲ）中にお き、またはフラグレジスタ（空白）を単に最新のものにする。キャリーフラグは 影響を及ぼされない。

−１０ Ｖ−０１０１１ Ｄ−Ｉ　ＩＡ　（Ｄ））　アキュムレータＡ　（Ｄ）０００１　空白 −ｘｘｘ ４、ＣＩＥＳ−アキュムレータ（Ｄ）および／またはメモリ参照レジスタ（ＭＲ Ｒ）をすべて１にセットし、またはフラグレジスタ（空白）を単に最新のものに する。キャリーフラグは影響を及ぼされない。

−１０ Ｖ−０１１００ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータ（Ｄ）０００１　空白 −ｘｘｘ ５、ＯＲ−７キユムレータＡ　（Ｓ）およびメモリについての論理和の結果（Ａ ＋Ｍ＞をアキュムレータＡ　（Ｄ）中に、および／またはメモリ参照レジスタ（ ＭＲＲ）中におき、またはフラグレジスタ（空白）を単に最新のものにする。

キャリーフラグは影響を及ぼされない。

−１０ Ｖ−０１１０１ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）６、ＸＯＲ−アキュムレータＡ（ Ｓ）およびメモリについての排他的否定論理和の結果（Ａ　ＥＸＯＲＭ＞をアキ ュムレータＡ（Ｄ＞中に、および／またはメモリ参照レジスタ（ＭＲＲ）中にお き、またはフラグレジスタ（空白）を単に最新のものにする。キャリーフラグは 影響を及ぼされない。

−１０ ｖ−ｏｉｉｌ。

Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）７、ＺＥＲＯ−アキュムレータＡ （Ｄ）および／またはメモリ参照レジスタ（ＭＲＲ）をすべてＯにセットし、ま たはフラグレジスタ（空白）を単に最新のものにする。キャリーフラグは影響を 及ぼされない。

Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄ）０００１　空白 −ｘｘｘ ８、ＡＤＤＣ−アキュムレータＡ（Ｓ）、メモリおよびキャリーフラグの２進加 算の結果をアキュムレータＡ　（Ｄ）中に、および／またはメモリ参照レジスタ （ＭＲＲ）中におき、またはフラグレジスタ（空白）を単に最新のものにする。

もし加算がオーバフローすれば、キャリーフラグは真になる。

−１０ Ｖ−１１１００ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）９．５ＬＩＢＧ−キャリーフラグ を減じた、メモリおよびアキュムレータＡ（Ｓ）についての２進減算（メモリー Ａ（Ｓ）−キャリー）の結果をアキュムレータＡ（Ｄ）中に、および／またはメ モリ参照レジスタ（ＭＲＲ）中におき、またはフラグレジスタ（空白）を単に最 新のものにする。もし減算がアンダーフローすれば、キャリーフラグは偽になる 。

Ｄ−１［Ａ　（Ｄ）コ　アキュムレータＡ（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）−二　ロ　−　喚 注二以下の命令は条件フラグに影響を及ぼさない。

１、ＢＲＡＮＣＨ−もし条件テストが真であれば、プログラムカウンタ（ＰＣ） は、アキュムレータＡ（Ｓ）またはメモリ中に記憶されたリテラルで曽換えられ る。

−１１ Ｖ−１００００無条件にブランチ（またはそうしない） １０００１　ＡＬＵ−０でブランチ（またはそうしない） １００１０　ＡＬｔＪ　ＭＳＢ−０でブランチ（またはそうしない） １００１１　ＡＬＵ　ＣＡＲＲＹ−１でブランチ（またはそうしな い） １０１００　ＡＬＬ、ｌ　ＬＳＢ−０でブランチ（またはそうしない） １０１０１　外部フラグ１−１でブランチ（またはそうしない） １０１１０　外部フラグ２−１でブランチ（またはそうしない） １０１１１　外部フラグ３−１でブランチ（またはそうしない） −８ＸＸＦ Ｓ−〇　メモリ中のブランチアドレ ス Ｓ−１７キユムレータＡ（Ｓ）中 のブランチアドレス Ｆ−１条件テストが真で実行 Ｆ−０条件テストが真でないこと で実行 ５−ｘｘｘ　ブランチアドレスがメモリ中にある場合 ［Ａ　（Ｓ）　］ブランチアドレスがアキュムレータＡ（Ｓ）中にある 場合 ２．０ＡＬＬ−条件テストが真の場合、プログラムカウンタ（ＰＣ）はアキュム レータＡ（Ｓ）またはメモリ中に記憶されたリテラルで置換えられ、かつ古いプ ログラムカウント（Ｍ−１のとき＋１．Ｍ−０のとき＋２）はプログラムスタッ ク中に押込められる。１６までのコールは、初期プログラム開始点から作られ得 る。

−１１ Ｖ−０１０００無条件にコール（またはそうしない）。

０１００１　ＡＬＬＪ−０でコール（またはそうしない） ０１０１０　ＡＬＬＩ　ＭＳＢ−０でコール（またはそうしない） ０１０１１　ＡＬＵ　ＣＡＲＲＹ−１ でコール（またはそうしな い） ０１１００　ＡＬＵ　ＬＳＢ−０でコール（またはそうしない） ０１１０１　外部フラグ１−１でコール（またはそうしない） ０１１１０　外部フラグ２−１でコール（またはそうしない） ０１１１１　外部フラグ３−１でコール（またはそうしない） −８ＸＸＦ Ｓ−Ｏメモリ中のコールアドレス ＄−１７キユムレータＡ（Ｓ）中 のコールアドレス Ｆ−１条件テストが真で実行 Ｆ−０条件テストが真でないこと で実行 ５−ｘｘｘ　コールアドレスがメモリ中にある場合 ［Ａ　（Ｓ）　］コールアドレスがアキュムレータＡ（Ｓ）中にある場 合 ３、ＲＥＴＵＲＮ−条件テストが真の場合、プログラムカウンタはプログラムス タック中に記憶された最後の値で置換えられる。

−１１ Ｖ−１１０００無条件にリターン（またはそうしない） １１００１　ＡＬＵ−０でリターン（またはそうしない） １１０１０　ＡＬｔＪ　ＭＳＢ−０でリターン（またはそうしない） １１０１１　ＡＬＵ　ＣＡＲＲＹ−１でリターン（またはそうしな い） １１１００　ＡＬＬＩ　ＬＳＢ−０でリターン（またはそうしない） １１１０１　外部フラグ１−１でり、ターン（またはそうしない） １１１１０　外部フラ・グ２−１でリターン（またはそうしない） １１１１１　外部フラグ３−１でリターン（またはそうしない） Ｄ−Ｉ　ＸＸ　１　条件テストが真で実行１ＸＸＯ条件テストが真でないこと で実行 ５−ｘｘ。

４、ＩＣＡＬＬ−この命令はハードウェアにより割込モードに入るようにさせら れる。背景フラグおよびアキュムレータはこの命令が実行された後は活動的であ る。ＭＲＦｒはＭＲＲセーブレジスタ中にセーブされ、その後ＰＣは（ＰＣはイ ンクリメントされ）プログラムスタック中に記憶される。Ｉ１０パス上の応用ロ ジックにより与えられたアドレスはＰＣ中にロード−１ ５、ＩＲＥＴＵＲＮ−割込モードを退去し、ＭＲＲを再記憶し、かつブローグラ ムカウンタをプログラムスタック中に記憶された最慢の値で置換える。

前景フラグおよびアキュムレータはこの命令が実行された後は活動的である。

−１１ ｖ−ｏｏｘｘｘ −１ＸＸＸ −ｘｘｘ ６．８ＣＡＬＬ−この命令は、メンテナンスの目的のため背景モードにエントリ するのを許容する。背景モードはエンターされかつｐｃ＋ｉはスタックに記憶さ れる。ＰＣ＋１での命令はその優実行される。

Ｄ−０１１１１ −ｘｘ　ｉ −二〇−１ ＬＬ以下の命令は、メモリオペラン゛ワー゛またはソースアキュムレータワー゛ を（ＡＢ）として参照し、ここで左側の文字（Ａ）は高位バイトでありかつ右側 の文字（Ｂ）は低位バイトである。これらの命令は、キャリーフラグを除くすべ てのフラグを条件付けする。

１、ＲＤＷ　−（続出ワード）は、メモリ（ＡＢ）の内容をアキュムレータＡ（ Ｄ）中にＡＢとして、および／またはメモリ参照レジスタ（ＭＲＲ）中にＡＢと しておき、またはフラグレジスタ。

（空白）を犀に最新のものにする。

−１０ Ｖ−１００００ Ｄ−Ｉ　ＥＡ　（Ｄ）］　アキュムレータＡ（Ｄ）０００１　空白 −ｘｘｘ ２、ＲＤＢ　−（読出バイト）は、メモリ（ＡＢ＞の内容を７キユムレータＡ（ Ｄ＞中に、バイトスワップピットがＯの場合はＯＡとして、またはバイトスワッ プピッド１の場合はＯＢとしてＶ−１０００１ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄ）０００１　空白 −ｘｘｘ ３、ＲＤＢＷ−（書込バイト前の読出）は、メモリ（ＡＢ）の内容をアキュムレ ータＡ（Ｄ）中に、バイトスワップピットが１の場合はＡＸとして、またはバイ トスワップピットが０の場合はＢＸとしておく。Ｘバイトは、行先アキュムレー タＡ　（Ｄ）がそのバイトのためには変化させられないということを示す。

−１０ Ｖ−１００１０ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄｏｏｏｌ　空白 −ｘｘｘ ４、ＲＢＷＲ−（確保された書込バイト前の続出）は、メモリ（ＡＢ）の内容を アキュムレータＡ　（Ｄ）中に、バイトスワップピットがＯの場合はＡＸとして 、またはバイトスワップピットが１の場合はＢＸとしておく。Ｘバイトは、行先 アキュムレータＡ（Ｄ）がそのバイトのためには変化させられないということを 示す。

−１０ Ｖ−１０１１０ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ　（Ｄ）０００１　空白 −ｘｘｘ ５．３ＷＡＣ−（スワップアキュムレータ）は、アキュムレータＡ　（Ｓ）（Ａ Ｂ）の内容をアキュムレータＡ　（Ｄ）中にＢＡとしておく。

−１０ Ｖ−１００１１ Ｄ−１ＦＡ（Ｄ）コ　アキュムレータＡ（Ｄ）０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）−１ ６、ＷＲＴＷ−（書込ワード）は、アキュムレータＡ（Ｓ）（ＡＢ）の内容を７ キユムレータＡ（Ｄ）中にＡＢとして、および／またはメモリ参照レジスタ（Ｍ ＲＲ）中に八Ｂとして、またはＲＡＭメモリ内にＡＢとしておき、またはフラグ レジスタ（空白）を単に最新のものにする。

−１０ ｖ−ｉｏｉｏ。

Ｄ−１［Ａ　（Ｄ）　１　アキュムレータＡ（Ｄ）００００　ＲＡＭメモリ ０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ（Ｓ）−１ ７、ＷＲＴＢ−（書込バイト）は、アキュムレータＡ　（Ｓ）（ＡＢ）の内容を アキュムレータＡ（Ｄ）またはＲＡＭメモリ中に、バイトスワップピットが１の 場合は八Ｂとして、またはバイトスワップピットがＯの場合はＢＡとしておく。

−１０ Ｖ−１０１０１アキュムレータＤ（Ｓ）Ｄ　−１［Ａ　（Ｄ）　］　ＲＡＭ ０００１　空白 Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ　（Ｓ）−１ ８、ＬＤＷＤ−（ロードワードは直接に）メモリの内容をＭＲＲ中におく。ＭＲ Ｒの新しい内容により指示されたメモリの内容をアキュムレータＡ（Ｄ）（ＡＢ ）中に、および／またはＭＲＲ中におき、またはフラグレジスタ（空白）を単に 最新のものにする。

−１０ Ｖ−１１０００ Ｄ−１［Ａ　（Ｄ）　１　アキュムレータＡ　（Ｄ）−ｘｘｘ ９．８ＴＷＤ−（記憶ワードは直接に）メモリの内容をＭＲＲ中におく。アキュ ムレータＡ（Ｓ）（ＡＢ）の内容を、新しいＭＲＲ値により指示されたアドレス でＲＡＭメｔり中に、および／またはＭＲＲ中におく。

−１０ Ｖ−１ｉ００１ −０００ｉ Ｓ−［Ａ　（Ｓ）］　アキュムレータＡ　（Ｓ）１０、Ｒ８ＴＫ−（続出スタッ ク）は、スタック（リターンアドレス）の最上位の内容をアキュムレータＡ（Ｄ ）中におく。

−１０ Ｖ−１１１１０ Ｄ−１［Ａ　（Ｄ）　］　アキュムレータＡ（Ｄ）０００１　空白 −ｘｘｘ −二 注：以下の命令は条件フラグに影響を及ぼさない。

１、ＧＥＴ　−外部レジスタＲ（Ｎ）または繰返しカウンタの内容をアキュムレ ータＡ（Ｄ）中にまたはＲＡＭメモリ中におく。ｒＣＪビットは命令中で１でな ければならない。ｒＭＪビットはこの命令中で１でなければならない。

−００ Ｖ−［Ｒ（Ｎ）］　外部レジスタＲ（Ｎ）Ｄ−１［Ａ　（Ｄ）　］　アキュムレ ータＡ（Ｄ）００００　ＲＡＭメモリ ０００１　空白 ５−ｘｘｏ　応用レジスタ ＸＸ１　繰返しカウンタ ２、ＰＬＪＴ−−アキュムレータＡ（Ｓ）またはメモリの内容を外部レジスタＲ （Ｎ＞中におく。３つの別々の「ストローブ」ラインもまた、応用依存型ロジッ クによる使用のため発生され得る。

アキュムレ・−夕Ａ（Ｓ）またはメモリの内容もまた、メモリ参照レジスタ（Ｍ ＲＲ）にコピーされ得る。

−０１ Ｖ−［Ｒ（Ｎ）］　外部レジスタＲ（Ｎ）−３ＦＦＦ Ｓ−０メモリからのＰＵＴ Ｓ−１アキュムレータＡ（Ｓ） からのＰＵＴ ＦＦＦ−０００ストローブ＃１の発生 ＦＦＦ−００１ストローブ＃２の発生 ＦＦＦ−０１０ストローブ＃３の発生 ＦＦＦ−０１１繰返しカウンタのロー ドおよびイネーブル ５−ＸＸＸ　メ−ＥりからＰＵＴの場 合 ［Ａ　（Ｓ）　］　アキュムレータＡ　（Ｓ）からのＰＵＴの場合 −二 注二以下の命令は条件フラグに影響を及ぼさない。

１、ＥＩ　−割込マスクピットをリセット−１０ Ｖ−１１０１０ Ｄ−０００１空白 −ｘｘｘ ２、ＤＩ　−割込マスクピットをセット−１０ Ｖ−１１０１１ Ｄ−０００１空白 −ｘｘｘ −　：　コー゛の　・　−１０ 注：機能変形フィールド■のためのこのコード要約表は次のものに関連して形成 されている。

演算演算子（表ＸＩ［−Ａ） 論理演算子（表ＸＩ−Ｂ） ロード、記憶、移動演算子（表ＸＩ［−Ｄ）ＶＶＶＶ　Ｖ４−ＯＶ４−１ ２１０ ００００　ＡＤＤ　ＲＤＷ ｏｏｏｌ　ＤＥＣＲＲＤＢ ｏｏｌｏ　ＩＮＣＲＲＤＢＷ ｏｏｌｌ　ＲＯＴＬ　５ＷＡＣ ０１００ＲＯＴＲＷＲＴＷ ｏｌｏｌ　５ＨＦＬ　ＷＲＴＢ ｏｌｌｏ　ＳＦＨＭ　ＲＢＷＲ ｏｌｌｌ　５ＨＦＲＤＲＴＬ ｌｏｏｏ　５ＵＢＴ　ＬＤＷＤ ｌｏｏｌ　ＡＮＤ　５ＴＷＤ １０１０　ＣＭＡ　Ｅｌ ｌｏｌｌ　０ＭＭ　Ｄｌ ｌｌｏｏ　０ＮＥＳ　ＡＤＤＣ ｌｌｏｌ　０Ｒ５ＵＢＧ １１１０　ＸＯＲＲ３ＴＫ １１１１　ＺＥＲＯＲｅｓｅｒｖｅｄ 逍ｍ二り 外部メモリ記憶装置ＲＡＭ９０は、外部メモリ９０．マイクロプロセッサ＠璽お よび応用依存型レジスタ６０の圀のデータの転送を処理しなければならないプロ グラムを保持するのに使用され、ここではデータは、選択された周辺端末に転送 されることができあるいは選択された周辺端末から受取られることができる。応 用依存型レジスタ６０はバッファしかつ一般的にいくつかのワードを保持するこ とができるけれども、ｉ、ｏｏｏキャラクタバッチのような文字転送の大きなバ ッチが一時的に外部ＲＡＭメモリ９０中に記憶あるいはバッファされるというこ ともまた必要である。このことは、周辺装置へのおよびかうのデータ転送はマイ クロプロセッサおよびホストコンピュータの動作の高速度と比べて非常に遅いも のだから必要である。

主ホストシステム１００は、ホストアダプタ（図示せず）を通して応用依存型レ ジスタ６０に結合するメツセージレベルインターフェースパス１０５により結合 されるということに注意されたい。さらに、第１図に見られるように、個々の周 辺装置は、外部レジスタに結合されている項目１０９みおよび１０９．Ｉ！！と して示され得る。これらの周辺装置の各々もまた、周辺端末装置を制御しかつ応 用依存型レジスタ６０を通過した命令ワードを通してマイクロプロセッサシステ ムにより命令されるアダプタユニット１０９ｃを有する。

第２Ａ図および第２Ｂ図中に見られるように、一般的な制御および調整は、シス テム中のすべての装置への接続を有する命令デコーダ・コントローラ２３により 扱われる。

しかしながら、主な相互連絡は、必要とする主要装置への制御ラインを示す図面 に示されている。

全体的なシステムの基本的な機能は、選択された周辺装置と主ホストシステムと の間のデータの転送を制御しかつ果たすことであるけれども、参考として組入れ られている先に引用した特許中に与えられているデータを考廠に入れることは有 益である。システムの動作は、第１図の主ホストシステム１００がＩ１０記述子 命令ワー１ζをメツセージレベルインターフェースライン１０５に伝達するとき に開始され、この命令は選択された応用依存型レジスタ６ｏ中におかれる。先に 引用した特許の参考中に言及されているけれども、主ホストシステムもまた「記 述子リンク」ワード信号を供給し、その信号は実行されるべきタスクを識別し、 そのためそのタスクが完成あるいは未完成のいずれかのとき、周辺制御装置は結 果記述子ワードを公式化することができ、そしてその結果記述子ワードは、それ に条件状態を実行されるべきタスクの完成あるいは未完成のいずれかとして知ら せるため、かつまた結果のワードデータが与えられたタスクに関連しているデー タがおかれる主ホストシステム中の適当なメモリ位置に運ばれるようにするため にそのタスクを識別するため、主ホストシステムに伝達され得る。

マイクロプロセッサシステムは、第２八図中のライン１１で示されている「クリ ア」信号により動作状態におかれ、そのとき、それは、プログラムカウンタの第 １のアドレスが命令ワードの取出および実行を開始するためプログラムメモリ５ ０をアドレスするのに使用されるようにするため、動作を開始する。

応用依存型レジスタ中へのＩ１０命令記述子ワードの受取りは、（バス１１のラ イン上の）割込ライン信号が命令デコーダ・コントローラ２３に送られるように し、それによってマイクロプロセッサは、■１０命令記述子の結果として、動作 を取出し１分析しかつ実行する。

応用依存型レジスタ中のＩ１０記述子を用いて、かつ活動的にされた割込信号を 用いて、マイクロプロセッサは、応用依存型レジスタ６０からこの命令データを 得るためにＧＥＴ演算子を用い、かつそれを選択されたアキュムレータレジスタ ３０中におき、そしてそこでそれは、要求された演算子およびデータが応用依存 型レジスタ６０あるいは外部メモリ９０に再び送られるようにするためかつ制御 ロジック６６がデータの転送が起こるのを許容するようにするため、演算部Ｗ！ 装置（ＡＬＵ３２）およびそれの組合わされたデータ操作回路により読出され９ 分析されかつ割込され得る。

書込動作（ホストコンピュータシステムから周辺装置への転送）を仮定すると、 主ホストシステムからのＩ１０命令記述子は、その命令中に選択された周辺装置 のアドレスを有するであろう。この周辺＠胃のアドレスもまた、マイクロプロセ ッサによりＧＥＴ動作中に取込まれかつ命令中に転送され、そしてその命令は、 所望の周辺装置１０９を選択するために制御ロジック６６および選択された応用 依存型レジスタ６０を使用することにより（アダプタを経由して）周辺装置中に おかれ得る（ＰＵＴ動作）。第２図中に見られるように、周３１）−＠１１の各 々は、その動作およびデータ転送を制御するために周辺装置と組合わされている アダプタ１０９ｏを有する。したがって、マイクロプロセッサは適当な命令コマ ンドを選択された周辺装置のアダプタユニットに送ることができ、そのため周辺 装置への入力ラインはイネーブルされることができ、かつ主ホストシステム１０ ０からの入力データ（これは応用依存型レジスタ６０中にあるいは外部メモリ９ ｏ中に一時的に記憶されるであろうけれども）を受取りかつその後データを選択 された周辺端末装置に転送するため、たとえばマイクロプロセッサにより命令は 与えられ得る。

たとえば、もし選択された。端末装置が「カードリーダ」である場合、この周辺 装置は一時に１バイトのみ扱うように向けられており、そのため、マイクロプロ セッサ命令にとって、一時に１バイトのみ選択することかつ外部メモリ中のそれ の記憶装置から周辺端末装置へ一時に１バイトのデータを転送することが必要で ある。一方、もしデータが、たとえば、ディスクタイプの周辺装置に送られてい るとき、それは一般的に２つのバイトワード（１６ピツト）を扱い、データは「 ワード」の表瑣で（記号的にＡＢで表わされて）直接的に周辺アダプタへ、した がってそれゆえ周辺ディスクへ転送され得る。

このように、成る状況においては、一時に１バイトが一時に１バイトのみを受取 ることができる周辺装置中に転送されるために、２つのバイトワードのうちから 一時に１バイトのみを選択することが必要であるということがわかる。

この場合、もし２つのバイトからなるアクセスされたワードＡＢがあるならば、 マイクロプロセッサにとって周辺装置への転送のために一時に１バイトを選択す ることが必要である。このことは、一般的に、転送のために選択されるべきバイ トとしての「低位」バイトを使用することによりなされる。このように、ワード ＡＢにお、いては、バイトＢは周辺装置への転送のために選択され、その後ワー ドバイト位！へＢはワード位＠ＢＡ中にバイトスワップされ、かつその後「低位 」バイトＡは周辺端末装置中に転送され得る。

Ｉ１０命令記述子は、結局、アキュムレータレジスタ３０のうちの選択された１ つのものまたは選択された外部レジスタ６０または外部メモリ９０において終り になる。いずれの場合にも、それは、マイクロプロセッサがそれにアクセスでき 、それを分析できかつどのさらに進んだ命令が発生されるべきかに関して適当な 信号を作ることができるようにするため、ホストコンピュータ１００から利用可 能でなければならない。

プログラムカウンタ４１は、プログラムメモリ５０からの命令を選択するのに使 用されるアドレスを保持する。このプログラムカウンタは、「パワーオン−１信 号およびクリア信号の開始でＯにリセットされる。

プログラムメモリからの命令ワードの取出の開始で、かつＩ１０命令記述子の受 取りで、命令記述子は、アキュムレータレジスタ３０のようなマイクロプロセッ サシステムの内部レジスタに転送され、そしてそこでそれは、データ操作回路＜ ＡＬＵ３２）および組合わされたシフトロジックおよびバイトスワップ回路３３ ．３４により検査されかつ分析され得る。したがって、記述子命令の意味および 意向は、そのアダプタを通しての周辺装置の選択のためかつその後の特定の周辺 端末８！２へのｊたはがらのデータの転送のため、命令に変換され得る。

たとえば、ＰＵＴ演算子は、マイクロプロセッサにより発生させられかつ応用依 存型ロジックモジュール６０　Ｌに与えられる。（周辺アダプタおよび周辺端末 装置°の）アドレスはその後提供され、かつ応用依存型ロジックモジュールは、 このアドレスに基づいて、転送されるべきデータのために適当なアダプタおよび 周辺装置を選択する。マイクロプロセッサシステムのソフトウェアは、周辺アダ プタへのＰＵＴ命令を発生させる。

マイクロプロセッサシステムが応用依存型ロジックモジュール６０　ＬへのＰＵ Ｔ演算子を発生させるとき、これは、ホストコンピュータがメツセージレベルイ ンターフェース１０５上のデータを選択された応用依存型レジスタ６０に送るよ うにシステムが動作するのを可能にし、そしてそこでそれは外部メモリ９０中に 転送されかつ記憶され得る。

マイクロプロセッサシステムは多数の一連の繰返されたＧＥＴ演算子を供給する けれども、データの各ワード（またはもし周辺ＭＩＮがバイトを受入れることの みができるのであればデータの各バイト）は、外部レジスタ６０から選択された 周辺端末へ転送される。

マイクロプロセッサは周辺端末よりもより速く動作するけれども、一般的になさ れなければならないことは、もしそこにデータの多数のワードの転送がある場合 、ワードが外部メモリ９０中に記憶されかつ取出されかつ周辺端末装置がデータ を受入れることができるより遅いスピードで選択された端末＠置に転送すること である。この点で、外部メモリ、９０は、マイクロプロセッサがその高速度で動 作するのを許容する記憶装置バッファとして働き、二゛方データは外部メモリ９ ０中に存在することができ、かつより低速度で選択された周辺装置に転送され得 る°。。

データは、周辺アダプタおよび端末輪重を制御するのに使用されるＰＬＪＴ演算 子の使用により外部メモリ９０から周辺端末へ送られる。これは言ってみれば、 ＰＵＴ演算子は、ワードが外部メモリ９０から選択された外部レジスタ６０およ びそれゆえ周辺装置に転送されるように命令する。

ＰＵＴ演算子は常にすべての「ワードＪ　（ＡＢ）を扱う。

バイト志向性の利用のためには、マイクロプロセッサは、「バイト」をメモリワ ードからＰＵＴ動作がその後実行される選択されたアキュムレータ中に分離する ために介在命令を発生する。

メモリ参照レジスタ４０の使用は、オペランドの選択のためかつ外部メモリ９０ 中に存在するプログラムの選択のため、このレジスタはアドレスのソースを提供 するということにおいて顕著である。

読出動作の状況において、選択された周辺端末装置がデータをホストシステムの メインメモリに「送る」ことが要望され、再びＩ　１０１１［１１子命令は、ホ ストコンピュータにより、応用依存型レジスタ６０中におかれ、そしてその応用 依存型レジスタ６０は、その後、マイクロプロセッサを中衛しかつそれにＩ１０ 命令をｒＧＥＴＪするようかつそれを分析し実行するようそれに要求する。これ は選択された一辺装置からの読出動作であるけれども、マイクロプロセッサはそ の後、アドレスを発生しかつ命令を転送し、そのため特別に選択された端末装置 およびそれの制御アダプタが選択され、かつその特別に選択された周辺＠胃から のデータが応用依存型レジスタ６０に転送されかつそれゆえ一時的に外部メモリ ９０中に記憶される。その後、一連のＧＥＴ演算子は、外部メモリ９０中に記憶 されたワードの外部レジスタ６０への転送、それゆえメツセージレベルインター フェース１０５を通してのホストシステム１００への転送を生じさせる。ホスト システムへの転送は、ホストシステムは完全な１６ビツトワードＡＢを受入れる ことができるので、反復性のサイクルで、全ワード（２バイト）ベース（ＡＢ） で行なわれる。

要約すれば、多数のＧＥＴ演算子は、周辺端末装置からバッファとして働く外部 メモリ９０へのデータの転送を起こさせる。その後、多数のＰＬＩＴ演算子は、 このデータを外部メモリ９０から応用レジスタ６０へ、そしてそれゆえメツセー ジレベルインターフェースを通して主ホストシステム１００へ転送するのに使用 される。周辺＠璽の各々に与えられている第１図のアダプタ１０９ｃは、命令の 受入れおよび特定の周辺装置の動作の制御に有益である。たとえば、成る時間に おいて、テープ周辺端末装置のテープ機構な巻戻しし、または印刷＠胃タイプの 端末＠置土のテープを排出′しまたは回転し、またはディスク端末装置中の成る アドレスセレクタを選択することが必要であろう。

標題「Ｃフィールド」のもとで先に議論したｒＣＪピットに関して、この特徴は 、命令の数において成る経済性を許容する。

１つのメモリ参照レジスタ（ＭＲＲ）のみがあるので、アドレスｒｓＪからアド レスｒｄＪへ「ｉ」ワードを移動させるためのループのような多数のアドレス範 囲を扱うコードのループは、ＭＲＲをソース（ｒｓ　Ｊ　）および行先（ｒ（ｌ 　Ｊ　）アドレスで交互にロードすることを含む。そのようなループはまた、各 繰返しのためにｒｓＪおよびｒｄＪアドレスをインクリメントすることを含む。

コピー（Ｃ）ビットがなければ、そのようなループは次のように見える。

〈アキュムレータＡｏ中のワードの＃を入手〉＜　Ａ　＋中のソースアドレスｒ ｓＪの入手〉＜　Ａ　！中の行先アドレスｒｄＪの入手〉Ｌ：ＷＲＴＷ　ＭＲＲ ，Ａ　％　ＭＲＲ←ンースソーレスＲＤＷ　Ａ、、Ｍ　％　Ａ、←メモリがらの 次のソースワード ＡＤＤ　Ａ１．Ａ１．１　％　次回のためソースアドレスをインクリメント ＷＲＴＷ　ＭＲＲ，Ａ、％　ＭＲＲ←行先アドレスＷＲＴＷ　Ｍ、Ａ、　％　ソ ースワードをメモリ中にＡ、から記憶 ＡＤＤ　Ａ２．Ａ２．１　％　次回のため行先アドレスをインクリメント Ａ　Ｄ　Ｄ　Ａ（）　＋　Ａ　６　＊−１％　ワードカウンタＡｏをデクリメン ト ＢＲＬ、ＮＺＥＲＯ％　（Ａｏ≠０）がなされなければ点しに戻る ループのための合計−移動されたワードごとに８命令 コピーピットを用いれば、アドレスアキュムレータのインクリメントとＭＲＲの セットとを１ステツプに結合することが可能である。そうするためには、アキュ ムレータ中において「５−ＩＪおよびｒｄ−ＩＪで開始する秘訣を採用すること であり、これは一度のみ行なわれる。

〈アキュムレータＡｏ中のワードの＃の入手〉＜　Ａ　＋中のソースアドレスｒ ｓＪの入手〉＜　Ａ　２中の行先アドレスｒｄＪの入手〉し：　ＡＤＤ　Ａ４． Ａユ、１．Ｃ％　ソースアドレスをインクリメントしかつ ＭＲＲにコピーする ＲＤＷ　Ａ、、Ｍ　％　Ａ、←メモリからの次のソースワード ＡＤＤ　Ａ、Ａ、１．Ｃ％　行先アドレスをインクリメントしかつ ＭＲＲにコピーする ＷＲＴＷ　Ｍ、ＡＩ　％　Ａ、からソースワードをメモリ中に書込 む ＡＤＤ　Ａ、、Ａ、、−１％　ワードカウンタＡｏをデクリメントす る １且−−ユニＮＺＥＲ飢　％　もしくＡＯ≠０）がなされなければ点し に戻る ループのための合計−移動されたワードごとに６命令 このように、ｒｎＪワードの移動または２ｎ−２命令の使用により（（８−６） ＊ｎ　）−２命令を省くことが可能である。１００ワードに対してはこれは１９ ８であり、現在のスピードでは、それは移動した１００ワードのために省略され た約５０マイクロセカンドに等しい。

バイト志向性の読出／書込演算子： 先に議論したけれども、ＵＩＯ−８Ｍは、メモリは２バイト幅であるワードに組 織化される番プれども、バイト志向性のデータの処理を単純化するためいくつか の演算子で実施されている。これらの特別な演算子は、外部ＲＡＭデータメモリ ９０をアクセスする第２図のメモリ参照レジスタ４０とともに働く。

バイト志向性の読出／書込演算子は、Ｕ　ｌｏ−８Ｍの「バイトスワップ」特徴 を使用し、そのため、所望のバイトは９０中のメモリ位置の「高」位置にあるに 違いないけれども、「所望の」バイトは常に、外部メモリ（９ｏ）から、行先ア キュムレータＡ　（Ｄ）の選択されたレジスタの「低位」バイト中に読取られる 。所望のバイトは、行先アキュムレータＡ（Ｄ）中におかれた後は、処理され得 る。

低位バイトが処理された後は、アキュムレータＡ　（Ｄ）の高位バイトは現在の データメモリ位置からの他のバイトで最新のものにされなければならず、かつそ の後２つのバイトはメモリ９０中に１ワードとして書込まれ、かつ各々のバイト は適当な位置に入る。このことは、たとえば、カードリーダ周辺装置が各転送動 作のためにワードの１バイトのみを供給しているときに必要とされるであろう。

バイト志向性の演算子の場合、「バイトスワップ」すべきか否かの決定は、本質 的にバイトアドレスであるメモリ参照レジスタ４０の低位バイトにより決定され る。以下の表ｘｌｌは、これらの演算子をメモリ９０中に記憶される順次バイト の取扱いに使用する場合を示す一例である。

その次の表ＸＩＶは、命令の順序および結果としてのメモリ参照レジスタ４０． アキュムレータレジスタ３０およびデータメモリ９０中の信号を示す。このよう に、表ＸｒＶ中に示された順序は、メモリ参照レジスタ４０のローディング、バ イトの読出（ＲＤＢ）、翻訳、書込バイト前の続出（ＲＤＢＷ）、書込バイト＜ ＷＲＴＢ）、メモリ参照レジスタ（ＭＲＲ４０）のインクリメント、バイトの再 読出（ＲＤＢ）、再翻訳、書込バイト前の再読出（ＲＤＢＷ）。

書込バイト（ＷＲＴＢ）、メモリ参照レジスタ４０のインクリメント、読出バイ ト（ＲＤＢ）、１１訳、書込バイト前の読出（ＲＤＢＷ）、書込バイト（ＷＲＴ Ｂ）などで始まる。

二　＼　−一　の　１ データメモリ　メモリデータ ＊　実際は、第１のＬＩＩＯ８Ｍ命令は、もしプログラムメモリとデータメモリ との間に物理的な分離がなければアドレスＯになければならない。

＊＊　ＭＳＢ−最上位バイト、ＬＳＢ−最下位バイト注：記＠ＡＢＣ；Ｄはここ では、順次処理されるべきメモリデータの連続的なバイトに言及している。

： 順序データの開始 アドレスでＭＲＲ をロード　０Ｏ ＲＤＢ　ＯＡ 処ＩＰ（翻訳）　Ｘ　Ａ’ ＲＤＢＷ　Ｂ　Ａ’ ＷＲＴＢ　Ａ’　Ｂ ＭＲＲを インクリメント−ＲＲＯＩ ＲＤＢ　ＯＢ 処理（翻訳”）　Ｘ　Ｂ’ ＲＤＢＷ　Ａ’　Ｂ’ ＷＲＴＢ　Ａ’　Ｂ’ ＭＲＲを インクリメントＭ四　１０ ＲＤＢ　ＯＣ 処理（翻訳）　Ｘ　Ｃ’ ＲＤＢＷ　Ｄ　Ｃ’ ＷＲＴＢ　Ｃ″Ｄ など ＊ＭＲＲＬＳＢ−〜ＩＲＲ最下位ビット。このビットは、メモリをアドレスしな いが、ＵＩＯ−８Ｍによりバイト志向性の演算子にバイトスワップをすべきか否 かを決定するのに使用される。

＊＊ＭＳＢｙ−最上位バイト、ＬＳＢ／−最下位バイトさらに進んだ「バイト志 向性の」演算子は、Ｕ　Ｉ　０−３Ｍ中に実施されており、かつ次の表ｘｖ中に 示されている。

この演算子は、２バイトがデータメモリ９ｏ中に順次おがれる「２バイト」デー タワードの形成を援助する。しかし、いくつかの演算子が使用されなければ、２ つの所望のバイトが単一のメモリ位蹟中にあるか否か、またはそれらが２つのメ モリ位置にまたがっているか否かはわからない。

表Ｘｖの上部は、データメモリアドレスの真および偽の信号に対応する第１のメ モリ１および第２のメモリ２中のデータの配列を示す。さらに、表Ｘｖの下部は 、メモリ参照レジスタ４０およびアキュムレータ３０中のデータに関して、順次 命令のための典型的な順序を示す。

底−二Ｕ データメモリ　メモリデータ１　メモリデータ２所望の順次データーＣＤ メモリデータ１の場合： ＭＲＲをデータ終了 ＭＲＲをデクリメント　０１ ＲＢＷＲＣＤ メモリデータ２の場合： ＭＲＲをデータ終了 ＭＲＲをデクリメント　１゜ ＲＢＷＲＣＤ ＊ＭＲＲＬＳＢ−ＭＲＲ最下位ピット。このピットは、メ・モリをアドレスせず 、ＵＩＯ８Ｍによりバイト志向性の演算子にバイトス ワツノをすべきか否かを決定するのに 使用される。

＊＊ＭＳＢ、／　−最上位バイト。Ｌ　Ｓ　Ｂ７−最下位バイト。

ｌ　ニ　マ　ロ　１ 第２Ｃ図は、それのリニアマイクロ順序付は回路を有する命令デコーダ２３の概 略ブロック図である。状態カウンタ２３．は、その入力へのクリア信号の受取り により取出動作に開始される。状態カウンタ２３ｓは、アドレスピットを１組の 内部マイクロ命令を含むＰＲＯＭ２３Ｆに供給する。Ｆ　ＲＯＭ　２３　Ｆは、 カウントイネーブルと名付けられた１つの出力ラインを提供し、そしてそれは状 態カウンタ２３．を順序付けするのに使用される。

ＰＲＯＭ２３ｒから選択された１組の命令信号出力は、パイプラインレジスタ２ ３？−に伝達される１組の制御項目であり、そのパイプラインレジスタ２３はマ イクロプロセッサのユニットおよび応用依存型ロジック６０Ｌに制御信号を供給 する。パイプラインレジスタ２３１／は、（ａ）出力制御項目信号を同期化し、 かつまた（ｂ　）ＰＲＯＭ２３ｒからの信号が適当に安定化されるようにするた め出力制御項目を（１クロツクだけ）遅延させるのに使用される。

制御信号項目の他の組は、ＰＲＯＭ２３ｒの出力ラインから直接的に供給される 。

Ｆ　ＲＯＭ　２３　Ｐ上の点線からもわかるように、交互のプラグ互換性のＰＲ ＯＭ２３．は、２３Ｐを置換えることができかつ状態カウンタ２３富からの２つ までの余分のアドレスラインにより利用される。各ライン（１ビツト）は、（も との２ピツトラインの使用に加えて）ＰＲＯＭ２３゜からの命令の交互のまたは 加えられた組をアドレスすることを許容する。

第２０ｍ１において、命令レジスタ２２は、ＰＲＯＭ２３Ｐに入力命令を供給す る。１５ピツトの（命令フィールドの）入力は、どのメモリがデータのソースと して選択されているかを蒙りにプログラムメモリ５０また幻外部メモリ９０のい ずれかから命令レジスタ２２に供給される。

命令レジスタ２２の１つのレジスタは、「Ｍ」ビットと呼ばれ（プログラムメモ リ５０から）各命令ワード中におかれるデータの１ビツトの受取りに専念する。

先に議論したように、このフィールド（Ｍ）は、データの選択のために次に使用 されるべきアドレスのソースとしてプログラムカウンタ４１またはメモリ参照レ ジスタ４０のいずれかを選択するものである。

第２Ｃ図において、条件選択マルチプレクサ２３ｍは、内部フラグレジスタ３５ ．３６および応用依存型ロジック６０Ｌ中の外部フラグ２３ｅ　からの入力を有 する。条件選択マルチプレクサ２３ｒｒｌの出力は、リニアマイクロシーケンサ のＦ　ＲＯＭ　２３　Ｆへの入力を供給するのに使用される。

動作的に、命令がデコードされているのと同時に、外部メモリ９０（またはプロ グラムメモリ５σ）中の位置からデータをアクセスするためＭビットは（セット されたとき）メモリ参照レジスタ４０からのアドレス“の選択を開始する（また はＭがセットされていないとき、プログラムカウンタを選択する）ので、同時に オペランドの取出しがあるということに注意すべきである。

第２０−１図は、状態カウンタ２３１のモードを示す概略図である。状態番号Ｏ で（クリア信号の始動で）取出し動作が開始される。それ以来、「１」状態が達 成され、命令は命令の実行を開始しても良い。

「１」状態の完了の後、シーケンサは、取出しのためｒＯＪに戻りかつ「２」状 態に進んでも良い。ここで動作ステップが生ずることができる。

このサイクルの完了の後、状態カウンタは、他の取出し動作のためまたは第２０ −１図に示すような動作の付加的な組を許容する状ＩＩ　ｒ３Ｊへの他の順序の ため、状態カウンタは「０」へ戻る。

この後、状態カウンタは取出しのため「０」　（または「４」）へ進む。

第２０−１図の残りの部分は、第２０図中の状況に言及している状態ｒ４Ｊ、ｒ ５Ｊ、ｒ６Ｊおよび「７」を示し、そこにおいて交替のより大きい命令ＦＲＯＭ ２３．は、各々がマイクロ命令ＦＲＯＭのアドレスのためである１ビツトの余分 の２つのアドレスラインで２３Ｆを１換えるのに使用されている。ここで、交替 の命令の組は、状ｌＩｏから３を使用するＰＲＯＭ２３ｒの順序付けと同様に、 アクセスされかつ順序付けられ得る。状態カラン、り２３ｓはこのよウニ、Ｆ　 ＲＯＭ　２３　Ｆ　ｔ　タハＪ：　Ｖ）大＠いＰＲＯＭ２３゜のいずれかからア ドレスしかつ命令を選択するのに使用され得る。

再び第２Ｃ図を参照して、命令レジスタ２２は、外部レジスタ６０を選択するた めに、５ピツトアドレスラインを供給するのがわかる、そこにはさらに、マルチ プレクサ３０、（これは第２Ｄ図中に再び示されている）への３ピツトの「ソー スアドレス」ラインおよび３ピツトの「行先アドレス」ラインが設けられている 。第２Ｄ図を参照して、アキュムレータレジスタ３ｏは、８メガヘルツのクロッ クによりクロックされるのがわかり、かつデコーダ・コントローラ２３から生ず る書込イネーブル（ＷＥ）入力ラインをも有する。

マルチプレクサ３０ｘ　（第２Ｄ図）は、データのソースおよびデータの行先の ため、（命令レジスタ２２がら）入力アドレスを受取る。ＭＵＸ３０．への５Ｅ ＬＥＣＴラインは、第２Ｅ図中の「読出」で見られるようにクロックの前半でソ ースアドレスが読出されるのを可能にし、がっ、「！！込」でのクロックの後半 で行先アドレスが書込まれるのを可能にする。このように、処理されるべきデー タのソース位置選定およびデータがおかれるところの行先位置選定は、１クロツ ク（１２５ナノセカンド）中ですべて迩°成される。

１２Ｄ図を参照り、ｃ、ラッチ３ｏｔＬｔ１ＡＬＵ３２へのデータの保持および 伝達のためアキュムレータレジスタ３Ｏに設けられている。ＡＬＵ３２への他の データ入力は、メモリオペランドレジスタ３１からであり、そのメモリオペラン ドレジスタ３１は（プログラムメモリ５０からの）命令パス１５および／または （外部メモリからの）メモリデータバス１２に沿ってデータおよび命令を受取る 。

Ｉ１０バス１０は、処理されたデータが７キユムレータレジスタ３０または外部 メモリ９０または（応用依存型ロジック装置ｆ６０Ｌ　）の外部レジスタ６０ヘ フイードバツクされるための径路を供給する。

第２Ｆ図を参照して、そこには繰返しカウンタ４２Ｉ５よび繰返しモードフリッ プ７０ツブ２３〆およびデコーダ・コントローラ２３の相関関係を示す概略因が 見られる。

数Ｎを繰返しカウンタ４２中にロードするＬＯＡＤ／ＰＵＴ演算子が生じるとき 、この動作もまた繰返しモードフリップフロップ２３チをセットし、そのフリッ プフロップは、その後、次の命令演算子の反復動作を続けるためデコーダ・コン トローラ２３に信号を送るのを続ける。各反復で、繰返しカウンタはデクリメン トされる。その中のカウントが「０」を読出すとき、リセット信号はターンオフ のため繰返しモードフリップ７０ツブ２３ｊに伝達され、そのフリップフロップ は反復が完了した（または停止されるべきである）ことをデコーダ・コント０− ラ２３に合図し、モしてｔそのときマイクロプロセッサはプログラムメモリ５０ から（プログラムカウンタ４１を経由して）次の命令を選択する。

第２Ｆ図において、そこには繰返しモードフリップフロップ２３ｊのリセット（ 遮断）のための他のラインが見られる。このことは、応用依存型ロジック装置６ ０　Ｌ中の制御ロジック６６からのＨＡＬＴ／ＲＥＰ信号を使用することにより なされる。このことは、制御ロジック６６がデータ転送動作中の早期終了を検出 するので起こり得る。

リニアマイクロシーケンサは、各ＦＲＯＭが成る機能を取扱うようにするため、 機能が様々のＦＲＯＭ閣で分割されるのを可能にする。マイクロ順序付は回路に おいては、スタックメモリまたは磁気アドレスレジスタに対する要求はない。マ イクロシーケンサは、多重ＩＣのための要求を低下させ、かつハードウェアを増 大させることなしにＦＲＯＭ利用の拡張を許容する。

マイクロプロセッサシステムは、単純化および時間節約を許容し、それでもって 命令は取出されかつ実行され、かつデータ転送の目的のために取出されかつ操作 されたデータは、（１）命令バイブライニングおよび（２）オペランドバイプラ イニングと呼ばれ得るものにより達成され得る。

成る重なり動作が生じるようにされ、それは命令およびオペランドの取出しのた めかつ命令の実行のため例外的に短い時間を提供する。

このように、プロセッサが１クロツク（おいて命令を取出している闇に、次のク ロックにおいて、それはＩ１０バス１０により結果のデータをｌ１０（周辺）＠ 筺中に記憶しており、またはそれは、結果のデータをたとえば外部メモリ９０中 に記憶しているであろう。結果のデータが記憶されているのと同時に、他の取出 しサイクルが起こり、その取出しサイクルは、アドレスバス１６上のメモリアド レスを使用する取出サイクルであり、かつメモリデータの出力をメモリデータバ ス１２上に供給する。

外部メモリ読出径路１２は、メモリ書込径路１ｏと独立しておかれ、かつシステ ムは、メモリからの命令の読出と同時期に結果のデータを周辺Ｉ１０装置中に記 憶することができるということを注意されたい。

基本的には２つの興なったラインまたは独立した径路があり、１つは命令のため であり１つはオペランドのためである。たとえば、命令パス１５は、命令レジス タ２２に命令を供給する。メモリオペランドレジスタ３１もまた、メモリデータ バス１２からのオペランドを受取ることができる。このように、１クロツクで、 命令パスは、命令レジスタ（および命令デコーダ・コントローラ）へ命令を供給 することができ、一方法のクロックで、オペランドは、命令の実行を容易にする ためメモリオペランドレジスタ３１に供給され得る。

ｌ１０（周辺）骸胃のアドレスは命令ワード中に含まれているので、システムは 即座にデータを１．　／　Ｏ装置中に記憶することができる。命令バイブライニ ングの１つのレベルは、（８）結果のデータを（アキュムレータ３０または外部 レジスタ６０のような）内部レジスタファイル中に記憶すること、および（ｂ） 結果を周辺装置につながっているＩ１０ボートアダプタ中に記憶することを含む 。

オペランドパイプラインは、Ｍビットを使用する。このように、プロセッサがＩ １０バスおよび既に取出されたアドレスを使用することにより結果のデータを記 憶している間の１クロツクにおいて、同時に、命令取出しサイクルがプログラム メモリ１５から生じることができ、次のクロックで、デコーディング動作がオペ ランドの取出しと同時に起こり、その取出しの後火のクロックで、結果のデータ の記憶がアドレスされた位置中に起こる。

Ｍビットは、アドレスのどのソースが使用されるかということ−それはメモリ参 照レジスタ４０が使用される（データポインタ）かまたはプログラムカウンタ４ １が使用される（命令ポインタ）かであるが−を決定するためにオペランドパイ プラインの部分として使用される。バイト志向性の続出／書込演算子に関する明 細書の第１０’Ｉ頁を参照されたい。演算論理装置３２は、メモリオペランドレ ジスタ３１からの一方の入力を有し、一方他の入力はアキュムレータレジスタ３ ０かうであるというととを注意されたい。

開示された発明の好ましい実施例が記述されかつ説明されたけれども、もちろん 、以下の請求の範囲により限定されたような発明の概念から離れることなしに変 更Ｓ様および変更がなされ豐るということが理解される。

Claims (1)

1. 【特許請求の範囲】 １．　データ転送動作−（右いて、主本ストコンピュータは、ベースモジュール 中に置載されたスライドインｌ気カードかうなる周辺−一装置を級自して複数の ａｔｔｉｕ端末八／からへ令を伝え、前記ペースモジュール猛、前記本ストコン ピュータを前記周辺制御装置に接続するためのおよび／または分離するための分 配制御カードａｍおよびクロック信号およびテスト信号を前記周辺制御ｌｌ装置 に供給するためのメンテナンスカード回路を含み、前記周辺制御装置は次のもの を備える。 （ａ）　前記主ホストコンピュータからの命令による開始の後、前記ホストコン ピュータおよび選択された周辺端末の間のデータ転送動作のためのデータ転送命 令を発止させかつ実行するために機能する汎用処ｌ！装置システム。前記汎用処 Ｗｌ装置システムは次のものを含む。 （ａｌ）　前記メンテナンスカードクロック信号によりトリガされ処理装置動作 の速 度を調節するクロック回路。 （ａ２）　応用依存型ロジックモジュールからのものでありて、低速メ宅りおよ び低 速端５に装置のために低速度でのデータ転送動作を許容するため一時的に前記 クロックＩｌｌをディスエーブルするＷＡＩＴ信号入信号イカラ イン）　選択された周辺端末へ／からのデータ転送を制御するため前記処ＩＩ！ 装置システムと相互に協力しかつ機能している応用依存型ロジックモジュール。 前記ロジックモジュールは次のものを含む。 （ｂｌ）　周辺端末のためのデータ転送プログラムを保持しかつ転送を受けてい るデ ータを一時的に記憶する外部メモリ。 （ｂｌ）　命令および転送を受けているデータを一時的に保持する外部レジスタ 手段。 前記レジスタ手段は、前記主ホストシ ステムおよび前記複数の周辺端末への バス接続を有する。 （ｂ３）　前記外部メモリ、前記外部レジスタ手段および前記汎用処Ｉｌ装置シ ステムを制御する制御ロジック手段。前記制 御ロジック手段は次のものを含む。 （ｂ３ａ）　低速外部メモリまたは低速周辺端末に向けられたアドレス信号を認 識す るアドレスデコーダ手段、前記アドレ スデコーダ手段は、クロックサイクル のセット数を前記処Ｗ装置システムの 速噴よりも遅いデータ転送の速度に雑 持するため前記処理装置クロック回路 をディスエーブルするためのＷＡ　Ｉ　Ｔ信号を発生する手段を有する。 （０）　次のものを含むバス手段。 （Ｃ１）　命令およびデータを前記汎用処理装ぽから 前記外部メモリ。 前記外部レジスタおよび 前記制御ロジック手段 に伝えるＩ１０バス。 （Ｃ２）　前記外部メモリおよび前記アドレスデコーダをアドレスするメモリア ドレ スバス。 （Ｃ３）　命令およびデータを前記外部メモリから前記汎用処Ｗ装置システムに 伝え るメモリデータ出力バス。 （Ｃ４）　前記応用依存型ロジックモジュールおよび前記汎用処理装置システム の間 の通信および制御のための制御ライン。 ２、　請求の１１１１３１１１項記載の周辺制−装蹟であって、前記汎用処Ｗ装 置システムは次のものを含む。 （ａ　）　前記Ｉ１０バスに転送のために命令を記憶する内部プログラムメモリ 。 （ｂ）　前記内部プログラムメモリまたは前記外部メモリから選択的にデータを アクセスするメモリアドレスロジック手段。 （ｌ　プログラム命令を実行する命令実行ロジック手段。前記手段は、前記内部 メモリ、前記外部メモリ、前記メモリアドレスロジック手段およびデータ操作ロ ジック手段への制御ラインを有する。 （ｄ）　１１ｍｍ１！、演算またはピットシフト動作を提供するデータ操作ロジ ック手段。前記操作ロジック手段は、前記Ｉ１０バスからのデータおよび前記命 令実行ロジック手段からの制御信号を受取る。 ３、　請求の範囲第２項記載の周辺−−装置であって、前記メモリアドレスロジ ック手段は次のものを含む。 （ａ　）　前記内部プログラムメモリをアドレスするプログラムカウンタ。 （ｂ）　前記外部メモリをアドレスするメモリ参照レジスタ。 （ｌ　前記内部プログラムメモリ中の各命令ワード中のピットフィールド（Ｍ） であって、前記プログラムカウンタまたは前記メモリ参照レジスタのいずれかを 前記内部または前記外部メモリからアクセスするためのアドレスのソースとして 選択するため前記命令実行ロジック手段に合図するピットフィールド（Ｍ）。 ４、　請求の範囲第３項記載の周辺制御＠置であって、前記データ操作ロジック 手段は次のものを含む。 （ａ　）　第１および第２の入力、およびシフトロジックｌ１ｌＩおよびバイト スワップ回路への出力を有する演算論Ｉｌ！骸Ｉｔ（ＡＬＵ）。 （ｂ）　前記内部プログラムメモリから命令を受取りかつ前記ＡＬＵの前記第１ の入力に出力を供給するオペランドレジスタ。 （Ｃ）　前記Ｉ１０バスからデータを受取り前記ＡＬＵの第２の入力に出力を供 給するアキュムレータレジスタ手段。 （ｄ）　シフト命令の実行においてワードまたはバイトのピット位胃をシフトし かつ前記１１０バスに出力を供給するシフトロジック回路。 （４１）　バイトスワップ命令が実行されるときワードの高位および低位バイト の位胃をスワップしかつ前記Ｉ１０バスに出力を供給するバイトスワップ回路。 ５、　請求のＩ囲第４項記載の周辺制御装置であって、前記命令実行ロジック手 段は次のものを含む。 （ａ）　前記内部プログラムメモリまたは前記外部メモリから命令を受取りかつ 命令デコーダ・コントローラに出力を供給する命令レジスタ。 （ｂ）　前記命令レジスタからの命令および前記応用依存型ロジックモジュール からの制御信号を受取り、かつ前記ホストコンピュータにより伝えられたデータ 転送命令を実行するため前記マイクロプロセッサシステムおよび前記応用依存型 ロジックモジュールを制御するよう機能する命令デコーダ・コントローラ。 ６、　請求の範囲第５項記載の周辺制御ｌｌ薮習でありて、前記デコーダ・コン トローラは次のものを含む。 （ａ）　予め定められた順序での実行のためにマイクロ命令を選択するリニア順 序付は手段。 前記順序付は手段は次のものを含む。 （ａｌ）　マイクロ命令を記憶しかつ出力制御信号を前記汎用処Ｍ装置システム に供 給するマイクロ命令メモリ。 （ａｌ）　命令の実行のため出力制御信号を発生させるため前記マイクロ命令メ モリ を順次アドレスする状態カウンタ。 ７、請求の範囲第５項記載の周辺制御ｌ＠胃であって、前記命令レジスタは次の ものを含む。 （ａ　）　前記外部レジスタ手段中の特定の外部レジスタを選択的にアドレスす る出力信号。 （、ｂ）　前記アキュムレータレジスタ手段の特定のレジスタをデータのンース としておよび／またはデータの行先としてアドレスする出力信号。 ８、　請求の範囲第５項記載の周辺制御装置であって、前記内部プログラムメモ リは次のものを含む。 （ａ）　外部低速メモリまたは低速外部周辺端末がアドレスされたとき前記ＷＡ 　Ｉ　Ｔ信号の期間をセットする命令。 ９、　請求の範囲第８項記載の周辺制御装置であって、前記応用依存型ロジック モジュール中の前記制御ロジックは次のものを含む。 （ａ）　前記汎用処１１！＠習システムからの命令に応答シて、前記ＷＡ　Ｉ　 Ｔ信号によりディスエーブルされるべきデコーダ・コントローラクロックサイク ルの数を決定する回路手段。 １０、　請求の範囲第５項記載の周辺制御装置であって、前記命令デコーダ・コ ントローラは次のものを含む。 （ａ）　前記ｗ４Ｉ９０シック手段からの前記ＷＡ　Ｉ　Ｔ＊＠の始動の−に前 記外部メモリ／外部レジスタ手段への／からのデータ転送の実行を停止する手段 。