JPS5881329A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JPS5881329A JPS5881329A JP56179985A JP17998581A JPS5881329A JP S5881329 A JPS5881329 A JP S5881329A JP 56179985 A JP56179985 A JP 56179985A JP 17998581 A JP17998581 A JP 17998581A JP S5881329 A JPS5881329 A JP S5881329A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パルス幅変調方式のデジタル・アナレグ変
換回路に関する。
換回路に関する。
ｔ４ルス幅変調方式のデジタル・アナレグ変換回路（以
下単にＤム変換回路と称する）は、例えばテレビジ、ン
用の電子チ、−す等に使用されるなど、近年ますます用
途の範囲が広くなうている重要な回路の一つである。こ
のＤム変換回路は、従来第１図に示すように、デジタル
・アナログ変換部（以下単に変換部と称する）１１およ
びローパスフィルタ（ＬＰＦ ） 等のフィルタ回路１
２から構成される。この変換部１１は、一定のビット数
（ｎビット）を有するデジタル入力信号りをラッチする
２ツテ回路ＪＪおよび所定の周波数ｆｃｘ （例えばＩ
ＭＨｚ ）のり四、り信号ＣＫの供給に応じてカウン
ト動作するカウンタ１４を備えている。さらに、このラ
ッチｎ路１ｊとカウンタ１４の両者の出力信号ｒ。
下単にＤム変換回路と称する）は、例えばテレビジ、ン
用の電子チ、−す等に使用されるなど、近年ますます用
途の範囲が広くなうている重要な回路の一つである。こ
のＤム変換回路は、従来第１図に示すように、デジタル
・アナログ変換部（以下単に変換部と称する）１１およ
びローパスフィルタ（ＬＰＦ ） 等のフィルタ回路１
２から構成される。この変換部１１は、一定のビット数
（ｎビット）を有するデジタル入力信号りをラッチする
２ツテ回路ＪＪおよび所定の周波数ｆｃｘ （例えばＩ
ＭＨｚ ）のり四、り信号ＣＫの供給に応じてカウン
ト動作するカウンタ１４を備えている。さらに、このラ
ッチｎ路１ｊとカウンタ１４の両者の出力信号ｒ。
営がデジタルゴンΔレータ（以下単にコンル−タと称す
る）１１に入力し、この出力信号ｒ。
る）１１に入力し、この出力信号ｒ。
備が一致し丸場合に拡コンル−タ１５から−ｉ＋ｕｔ号
・が出力される。この信号・は７リツグ７１１１ ｙ
７’ （Ｆ／Ｆ ） Ｊ Ｉ Ｏリセット端子ＲＪＣ入
力し、そＯ竜ｖト端子ＩＫはカウンタ１４から例えばカ
ウント動作の直前に出力する信号ｉが入力する。そして
ア亨ツデ７０ツブ１ｇの出力端子Ｑから変換部１１０出
力信号であるパルス信号ｐが出力して、こＯΔパルス信
号は例えば抵抗器と１ンデンナが直列に接続してなるフ
ィルタ囲路ＪＪＫ入力する。このフィルタ回路Ｉ２０、
例えば冨ンーンナ（図示せず）の端子からΔルス信号ν
に応じたアナｐダ信号ム（直流電圧）が出力する・ このようにして、デジタル信号りをアナログ信号ムに変
換して出力するＤ人変換回路を例えばテレビｙ、ン用Ｏ
電子チ、−す等に使用する鳩舎、まずチャネル等の情報
をデジタル信号りでＤム変換回路に入力する。このＤム
変換回路は、デジタル信号りをアナログ信号ムである直
流電圧等に変換して出力し、この直流電圧が例えば／ｆ
ｌ）クタ〆イオードを備え九発振回路に入力する。この
発振回路は、入力される直流電圧に応じた周波数の信号
を出力するため、結果的にチ、−すのチャネルをデジタ
ル信号りで設定できることになる。
・が出力される。この信号・は７リツグ７１１１ ｙ
７’ （Ｆ／Ｆ ） Ｊ Ｉ Ｏリセット端子ＲＪＣ入
力し、そＯ竜ｖト端子ＩＫはカウンタ１４から例えばカ
ウント動作の直前に出力する信号ｉが入力する。そして
ア亨ツデ７０ツブ１ｇの出力端子Ｑから変換部１１０出
力信号であるパルス信号ｐが出力して、こＯΔパルス信
号は例えば抵抗器と１ンデンナが直列に接続してなるフ
ィルタ囲路ＪＪＫ入力する。このフィルタ回路Ｉ２０、
例えば冨ンーンナ（図示せず）の端子からΔルス信号ν
に応じたアナｐダ信号ム（直流電圧）が出力する・ このようにして、デジタル信号りをアナログ信号ムに変
換して出力するＤ人変換回路を例えばテレビｙ、ン用Ｏ
電子チ、−す等に使用する鳩舎、まずチャネル等の情報
をデジタル信号りでＤム変換回路に入力する。このＤム
変換回路は、デジタル信号りをアナログ信号ムである直
流電圧等に変換して出力し、この直流電圧が例えば／ｆ
ｌ）クタ〆イオードを備え九発振回路に入力する。この
発振回路は、入力される直流電圧に応じた周波数の信号
を出力するため、結果的にチ、−すのチャネルをデジタ
ル信号りで設定できることになる。
とζろで、上記アナログ信号ムである直流電圧はｔ通常
変換部１１の７リツ１７Ｈ，ｆｌｇから出力されるノ々
ルス信号ｐの平均値である。すなわち、直流電圧ｖ０は
、シー−スフイル−であるフィルタ回路１２を通うて、
パルス信号ｐのである。このフィルタ回路１２は、上記
のように抵抗器（抵抗値Ｒ）およびコンテンナ（キャー
シタＣ）から表シ、Δルス信号ｐｏ直流分を通す丸めに
はパルス信号ｔの最低周波Ｊｌ ｆ＊ｗｒｌＲ分に応じ
て１０時定数の設定が大暑く影響され為、ここで、Δル
ス信号ｐｆ）ｉ／に低周波数ｆｌ！１１ユを求めると、 ／ＩｌｌｌＬｍ−ｆｃｘ／ｆｌ”
−・−（１）とな）、 ｆｅＩ：り四、り信号ＣＫの周波数 １１：デジタル入力信号りのビット数 であゐ、し九がうて、パルス信号ｐの最低周波数へムは
、ｆａｘが一定でデジタル入力信号りのｒ、）歌論が大
１（なれば、低くなり、そのためにフィルタ回路ｆｊｏ
ｌｅ時定数を大きく設定すゐ必要がある。しかしながら
、フィルタ回路１２のｍｃ時定数を大きくすると、デジ
タル入力信号りをラッテ回路１３１ｆＣ入力してフィル
タ回路１ｊから例えば上記のように電子チ、−す等Ｏ発
ａｍ路へ入力信号りを変換した直流電圧（アナ四ダ信号
ム）を入力する際、直流電圧Ｏ立ち上がｐが遅くなるな
どの過渡応答特性が悪化する欠点があゐ、ｔた、最低周
波数ｆｍｉｍを大きくしでフィルタ回路１２０ＲＣ時定
数を小さく設定する丸めに、り璽、り信号ＣＩの周波数
ｆｃｔを大きくするととが考えられるが、周波数ｆｃｘ
Ｆｉカウンタ１４の回路動作の特性に大きく影譬して
、特に周波数ｆｃｘが大患い場金★クンタ１４に要求さ
れる特性が厳しくなる。したがって、カウンタ１４を含
めたＤ直変換回路を集積回路化するなどの場合、製造の
歩留シが大きく低下する欠点が生ずる。
変換部１１の７リツ１７Ｈ，ｆｌｇから出力されるノ々
ルス信号ｐの平均値である。すなわち、直流電圧ｖ０は
、シー−スフイル−であるフィルタ回路１２を通うて、
パルス信号ｐのである。このフィルタ回路１２は、上記
のように抵抗器（抵抗値Ｒ）およびコンテンナ（キャー
シタＣ）から表シ、Δルス信号ｐｏ直流分を通す丸めに
はパルス信号ｔの最低周波Ｊｌ ｆ＊ｗｒｌＲ分に応じ
て１０時定数の設定が大暑く影響され為、ここで、Δル
ス信号ｐｆ）ｉ／に低周波数ｆｌ！１１ユを求めると、 ／ＩｌｌｌＬｍ−ｆｃｘ／ｆｌ”
−・−（１）とな）、 ｆｅＩ：り四、り信号ＣＫの周波数 １１：デジタル入力信号りのビット数 であゐ、し九がうて、パルス信号ｐの最低周波数へムは
、ｆａｘが一定でデジタル入力信号りのｒ、）歌論が大
１（なれば、低くなり、そのためにフィルタ回路ｆｊｏ
ｌｅ時定数を大きく設定すゐ必要がある。しかしながら
、フィルタ回路１２のｍｃ時定数を大きくすると、デジ
タル入力信号りをラッテ回路１３１ｆＣ入力してフィル
タ回路１ｊから例えば上記のように電子チ、−す等Ｏ発
ａｍ路へ入力信号りを変換した直流電圧（アナ四ダ信号
ム）を入力する際、直流電圧Ｏ立ち上がｐが遅くなるな
どの過渡応答特性が悪化する欠点があゐ、ｔた、最低周
波数ｆｍｉｍを大きくしでフィルタ回路１２０ＲＣ時定
数を小さく設定する丸めに、り璽、り信号ＣＩの周波数
ｆｃｔを大きくするととが考えられるが、周波数ｆｃｘ
Ｆｉカウンタ１４の回路動作の特性に大きく影譬して
、特に周波数ｆｃｘが大患い場金★クンタ１４に要求さ
れる特性が厳しくなる。したがって、カウンタ１４を含
めたＤ直変換回路を集積回路化するなどの場合、製造の
歩留シが大きく低下する欠点が生ずる。
この発明は、上記の事情を鑑みてなされたもので、ノル
ス幅変調方式のＤ直変換回路において、デジタル入力信
号のビット数に応じて出力するパルス信号の最低周波数
を大きくしてフィルタ回路の１０時定数を小さく設定で
き、過渡応答特性等を向上することができるデジタル・
アナはダ変換回路を提供することを目的とする。
ス幅変調方式のＤ直変換回路において、デジタル入力信
号のビット数に応じて出力するパルス信号の最低周波数
を大きくしてフィルタ回路の１０時定数を小さく設定で
き、過渡応答特性等を向上することができるデジタル・
アナはダ変換回路を提供することを目的とする。
以下図面を参照してこの発明の一実施例について説明す
る。第２図はこの発ＩｊｌＩの一実施例に係るデジタル
・アナログ変−回路（以下Ｄ直変換回路と称する）の構
成を示すもので、ｍＮ。
る。第２図はこの発ＩｊｌＩの一実施例に係るデジタル
・アナログ変−回路（以下Ｄ直変換回路と称する）の構
成を示すもので、ｍＮ。
トのデジタル入力信号りに対してビット数を例えば２分
割した場合のデジタル入力信号Ｄ ＊ （ｊ’ｙ ）’
） ｅ Ｄ富（ｗｒｙ ） ）がそれぞれ入力するデｙ
タル・アナログ変換部（以下単に変換部と称する）ｚｘ
＊ｅｘｔｂを設ける。なお、変換部Ｊ Ｊ ａ ｅ ｊ
Ｊ ｂ Ｏ構成は、上記第１図に示す変換＠ｘｉと同
様であるため説明は省略する。
割した場合のデジタル入力信号Ｄ ＊ （ｊ’ｙ ）’
） ｅ Ｄ富（ｗｒｙ ） ）がそれぞれ入力するデｙ
タル・アナログ変換部（以下単に変換部と称する）ｚｘ
＊ｅｘｔｂを設ける。なお、変換部Ｊ Ｊ ａ ｅ ｊ
Ｊ ｂ Ｏ構成は、上記第１図に示す変換＠ｘｉと同
様であるため説明は省略する。
そして、変換＠ｘ Ｊ ｂの７す、ｆ７讐、 ７” １
６ｂから入力信号り、を変換したΔルス信号ｐｍが入力
する抵抗分圧器２ｊを設ける。この抵抗分圧器２２は、
Δルス信号ｐｇの振幅を分圧比ｒ １／２ Ｊで分圧す
るヵさらに、この抵抗分圧器２２０出力信号ＰｓｓＩＰ
よび変換部１ノーの７９、デフ田ツｆ Ｊ ｔｔ ａか
ら出力するパルス信号ｐ１０両者がアナ田ダ加算回路２
３に入力する。このアナレグ加算回路２Ｊは、例えばオ
ペアンプからな）、パルス信号Ｐｓ＊Ｐｘの直流分を加
算する。このアナレグ加算回路２３の出力信号が四−ｄ
スフ４ルタ（ＬＰＦ ）であるフィルタ回路２４に入力
して、ζ０フィルタ回路２４はデジタル入力信号Ｄ１＊
Ｄ＊に応じたアナログ信号ムである例えば直流電圧を出
力する。
６ｂから入力信号り、を変換したΔルス信号ｐｍが入力
する抵抗分圧器２ｊを設ける。この抵抗分圧器２２は、
Δルス信号ｐｇの振幅を分圧比ｒ １／２ Ｊで分圧す
るヵさらに、この抵抗分圧器２２０出力信号ＰｓｓＩＰ
よび変換部１ノーの７９、デフ田ツｆ Ｊ ｔｔ ａか
ら出力するパルス信号ｐ１０両者がアナ田ダ加算回路２
３に入力する。このアナレグ加算回路２Ｊは、例えばオ
ペアンプからな）、パルス信号Ｐｓ＊Ｐｘの直流分を加
算する。このアナレグ加算回路２３の出力信号が四−ｄ
スフ４ルタ（ＬＰＦ ）であるフィルタ回路２４に入力
して、ζ０フィルタ回路２４はデジタル入力信号Ｄ１＊
Ｄ＊に応じたアナログ信号ムである例えば直流電圧を出
力する。
このように＃Ｉ成されるＤＡ変換回路において、ｎビッ
トのデジタル信号をアナログ信号ムである直流電圧に変
換する場合、いま仮’ｆｃｍビットをＬビ、トとｍピ、
トに分割し、Ｌビ、トが１ビ、トよシ小さいビット数と
する。したがうて、各変換部１１ｍ、１１ｂＯツ、チ回
路ＪＪａ。
トのデジタル信号をアナログ信号ムである直流電圧に変
換する場合、いま仮’ｆｃｍビットをＬビ、トとｍピ、
トに分割し、Ｌビ、トが１ビ、トよシ小さいビット数と
する。したがうて、各変換部１１ｍ、１１ｂＯツ、チ回
路ＪＪａ。
１１ｂにそれぞれｔビットのデジタル入力信号Ｄｉおよ
びｍピ、トのデジタル入力信号り、が入力し、各カウン
タ１４ｍ、１４ｂＫ周波数ｆｃｘのクロ、り信号ＣＩが
共通に入力すると、入力信号Ｄ１ｗＤｌのｒ、）数に応
じたパルス信号Ｐ１＃Ｐｌが各７リツグフ■ｙ ｆ Ｊ
＃ ａ ｅ１６ｂから出力する。なお、変換部２１ａ
。
びｍピ、トのデジタル入力信号り、が入力し、各カウン
タ１４ｍ、１４ｂＫ周波数ｆｃｘのクロ、り信号ＣＩが
共通に入力すると、入力信号Ｄ１ｗＤｌのｒ、）数に応
じたパルス信号Ｐ１＃Ｐｌが各７リツグフ■ｙ ｆ Ｊ
＃ ａ ｅ１６ｂから出力する。なお、変換部２１ａ
。
２１％の回路動作は上記第１図の変換部１１と同様であ
るため説明は省略する。このとき、Δルス信号ｐｌｙｐ
ｌの各最低周波数ｆｍｌ＊ｌ ｅｆｍｌ菖ｍを求めると
、 ｆｗａＬ凰Ｌ −／ｃｘ／ ２Ｌ−（２）ｆｍｋ＊ ｍ
−／ＣＫ／ ２！ｎ＝ ＜３）又ｎ冨Ｌ ＋ ｍ
−（４）となる、この場合、閣、ｔビ
、トの方がｎピ。
るため説明は省略する。このとき、Δルス信号ｐｌｙｐ
ｌの各最低周波数ｆｍｌ＊ｌ ｅｆｍｌ菖ｍを求めると
、 ｆｗａＬ凰Ｌ −／ｃｘ／ ２Ｌ−（２）ｆｍｋ＊ ｍ
−／ＣＫ／ ２！ｎ＝ ＜３）又ｎ冨Ｌ ＋ ｍ
−（４）となる、この場合、閣、ｔビ
、トの方がｎピ。
トよ〕小さいので、上記式（１） 、 （２）よシパル
ス信号ｐｌ 、ｐ意の最低周波数ムｌｎｊ ｅ ７ｍ
１ｎｆｎは・平ルス信号νの最低周波数／ｍ１ｍ！ｌよ
シ大きい。そして、こＯΔパルス信号ｇは抵抗分圧器２
２をれ九振幅（ｖＤ）・１ ／ ２ 、Ｌ ）のΔルス
信４ｔｐｍとして出力する。この場合、パルス信号１は
振幅がち、で、そのままアナレグ加算回路２Ｊに入力す
る。このアナログ加算回路２３は、パルス信号Ｐｘｐｐ
ｍＯ振幅（直流分）を加算した振幅を含む出力信号ａｄ
を四−Δスフィルタであるフィルタ回路１４に入力する
。
ス信号ｐｌ 、ｐ意の最低周波数ムｌｎｊ ｅ ７ｍ
１ｎｆｎは・平ルス信号νの最低周波数／ｍ１ｍ！ｌよ
シ大きい。そして、こＯΔパルス信号ｇは抵抗分圧器２
２をれ九振幅（ｖＤ）・１ ／ ２ 、Ｌ ）のΔルス
信４ｔｐｍとして出力する。この場合、パルス信号１は
振幅がち、で、そのままアナレグ加算回路２Ｊに入力す
る。このアナログ加算回路２３は、パルス信号Ｐｘｐｐ
ｍＯ振幅（直流分）を加算した振幅を含む出力信号ａｄ
を四−Δスフィルタであるフィルタ回路１４に入力する
。
このようにして、フィルタ回路２４から／４ルス信号Ｐ
１＊ｐｌの各振幅（直流分）を加算した振幅を含む出力
信号ａ４の平均値である直流電圧（アナログ出力信号ム
）すなわちｈビット（Ａ＋ｍビ、ト）のデジタル入力信
号を変換したパルス信号ｐの平均値が出方する。この場
合、出力信号ａｄが含む最低周波数成分は、ｔ＜ｍとす
れば分圧器２２から出力する／４ルス信号ｐｌｓすなわ
ちｌビ、トの変換部ＪＪｂから出力するパルス信号ｐ鵞
の最低周波数ｆ１ｍ１ｍｍ″′ｅある。この最低周波数
／ｗｉｎ ｆｆｌは、上記式（１） 、 （３）よシ上
記第１図に示すｈピットの変換部１１から出力するパル
ス信号ｐの７ｗ１ｍと比較して非常に高い周波数である
（但しクロック信号ＣＫのｆｃｘは一定）、シたがりて
、この最低周波数成分に応じて設定スるローパスフィル
タであるフィルタ回路２４の１０時定数を小さくするこ
とができる。
１＊ｐｌの各振幅（直流分）を加算した振幅を含む出力
信号ａ４の平均値である直流電圧（アナログ出力信号ム
）すなわちｈビット（Ａ＋ｍビ、ト）のデジタル入力信
号を変換したパルス信号ｐの平均値が出方する。この場
合、出力信号ａｄが含む最低周波数成分は、ｔ＜ｍとす
れば分圧器２２から出力する／４ルス信号ｐｌｓすなわ
ちｌビ、トの変換部ＪＪｂから出力するパルス信号ｐ鵞
の最低周波数ｆ１ｍ１ｍｍ″′ｅある。この最低周波数
／ｗｉｎ ｆｆｌは、上記式（１） 、 （３）よシ上
記第１図に示すｈピットの変換部１１から出力するパル
ス信号ｐの７ｗ１ｍと比較して非常に高い周波数である
（但しクロック信号ＣＫのｆｃｘは一定）、シたがりて
、この最低周波数成分に応じて設定スるローパスフィル
タであるフィルタ回路２４の１０時定数を小さくするこ
とができる。
すなわち、最低周波数／！１１！ｌＩｌの成分をフィル
タ回路２４を通して減衰する場合、分圧器２２によりて
ｒｌ／２Ｊに応じ九減衰、例えばｔが５ビ。
タ回路２４を通して減衰する場合、分圧器２２によりて
ｒｌ／２Ｊに応じ九減衰、例えばｔが５ビ。
、トであれば約３０１：ｄＢ）の減衰が行なわれるため
フィルタ回路２４での減衰量を低下することができ、そ
れによって１０時定数を小さくできるものである。
フィルタ回路２４での減衰量を低下することができ、そ
れによって１０時定数を小さくできるものである。
第３図は、上記実施例に対して分圧器２２およびツリ、
ｆ７０，７ ｆ １ ｇ ｍの各パルス信号ＰＳＩＰＩ
をそれぞれローパスフィルタであるフィルタ回路１４ｍ
ｍ１４ｂを通してアナログ演算回路２３に入力し九場合
である。このよう表場合に杜、フィルタ回路ｊ４ａ、Ｊ
４ｂからΔルス信号ｐｊａｐｌの平均値である各直流電
圧が出力して、その各直流電圧がアナログ演算回路２１
で加算されて出力する。したがって、アナログ演算回路
２Ｊからは、ｎピ、） （１＋Ｈｆツト）のデジタル入
力信号を変換した。パルス信号の平均値である直流電圧
（アナ算グ信号ム）が出力されることになる。 − とＯＤム変換回路では上記実施例と比較してフィルタ回
路１４ｍ、１４ｂの部品点数が多少増加するが、はぼ同
様の効果を得ることができる。なお、他の構成および動
作は上記実施例と同様であるため、同一符号を付して説
明は省略する。
ｆ７０，７ ｆ １ ｇ ｍの各パルス信号ＰＳＩＰＩ
をそれぞれローパスフィルタであるフィルタ回路１４ｍ
ｍ１４ｂを通してアナログ演算回路２３に入力し九場合
である。このよう表場合に杜、フィルタ回路ｊ４ａ、Ｊ
４ｂからΔルス信号ｐｊａｐｌの平均値である各直流電
圧が出力して、その各直流電圧がアナログ演算回路２１
で加算されて出力する。したがって、アナログ演算回路
２Ｊからは、ｎピ、） （１＋Ｈｆツト）のデジタル入
力信号を変換した。パルス信号の平均値である直流電圧
（アナ算グ信号ム）が出力されることになる。 − とＯＤム変換回路では上記実施例と比較してフィルタ回
路１４ｍ、１４ｂの部品点数が多少増加するが、はぼ同
様の効果を得ることができる。なお、他の構成および動
作は上記実施例と同様であるため、同一符号を付して説
明は省略する。
以上詳述したようＫこの発明によれば、／中ルス輻変調
方式のデジタル・アナログ変換回路において、デジタル
入力信号のビット数に応じて出力するパルス信号の最低
周波数成分を高くして、デジタル入力信号のビット数に
応じて変換するアナログ信号を出力するフィルタ回路の
１０時定数を小さく設定できる。したがって、例えばフ
ィルタ回路から電子チューナ等の発振回路ヘデジタール
入力信号を変換したアナログ信号である直流電圧を入力
する場合、直流電圧の立−□□□□ ち上がシを速くできるなどの過渡応答特性を大幅に向上
できるものである。
方式のデジタル・アナログ変換回路において、デジタル
入力信号のビット数に応じて出力するパルス信号の最低
周波数成分を高くして、デジタル入力信号のビット数に
応じて変換するアナログ信号を出力するフィルタ回路の
１０時定数を小さく設定できる。したがって、例えばフ
ィルタ回路から電子チューナ等の発振回路ヘデジタール
入力信号を変換したアナログ信号である直流電圧を入力
する場合、直流電圧の立−□□□□ ち上がシを速くできるなどの過渡応答特性を大幅に向上
できるものである。
第１図は従来のデジタル・アナログ変換回路の構成図、
第２図はこの発明の一実施例に係るデジタル・アナログ
変換回路の構成図、第３図はこの発明の他の実施例に係
るデジタル・アナログ変換回路の構成図である。 １２ 、 ！ ４ 、２４ ａ 、 ｊ ４ ｂ−・・
フィルタ回路、１３ 、１３ａ 、 １ ｌｂ・−９ｙ
チ回路、１４゜１４ ｍ 、 １４ ｂ−カウンタ、１
５．１！ｉｈ。 １５ ｂ−・・コンパレータ、１６．１６ｍ、１６ｂ・
・・フリッｆ７０．グ、２２・・・抵抗分圧器、２３・
・・アナログ演算回路。
第２図はこの発明の一実施例に係るデジタル・アナログ
変換回路の構成図、第３図はこの発明の他の実施例に係
るデジタル・アナログ変換回路の構成図である。 １２ 、 ！ ４ 、２４ ａ 、 ｊ ４ ｂ−・・
フィルタ回路、１３ 、１３ａ 、 １ ｌｂ・−９ｙ
チ回路、１４゜１４ ｍ 、 １４ ｂ−カウンタ、１
５．１！ｉｈ。 １５ ｂ−・・コンパレータ、１６．１６ｍ、１６ｂ・
・・フリッｆ７０．グ、２２・・・抵抗分圧器、２３・
・・アナログ演算回路。
Claims (2)
- （１） デジタル入力信号に応じたパルス信号を出力
する変換部と、この変換部のパルス信号の平均値に応じ
たアナログ信号である直流電圧を出力するフィルタ回路
とからなるパルス幅変調方式のデジタル・アナ四グ変換
回路において、所定のビット数を少カくとも２分割した
それぞれのビット数からなる第１および第２のデジタル
入力信号に応じた各パルス信号を出力する第１および第
２の変換部と、上記第１の変換部から出力する／＃ルメ
信号を上記ｊｌＥ２の変換部の入力信号である第２のデ
ジタル信号のビット数に応じた分圧比で分圧する分圧手
段と、この分圧手段の出力信号および上記第２の変換部
の出力信号であるＩ＃ルス信号の両者の振幅を加算し九
振幅を含む出力信号を出力するアナ四グ加算回路と、こ
のアナログ加算回路の出力信号の平均値に応じ九アナロ
グ信号である直流電圧を出力するフィルタ回路とを具備
してなることを特徴とすゐデジタル・アナ四ダ変換回路
。 - （２） デジタル入力信号に応じたパルス信号を出力
する変換部と、この変換部のパルス信号の平均値に応じ
たアナログ信号である直流電圧を出力するフィルタ回路
とからなるパルス幅変調方式のデジタル・アナログ変換
回路において、所定Ｏビット数を少なくとも２分割した
それぞれＯビ、ト歓からなる第１および第２のデジタル
入力信号に応じた各−ルス信号を出力する第１およびｇ
ｚｏ変換部と、上記第１０変換部から出力する／＃ルス
償号を上記第２の変換部の入力信号である第２のデジタ
ル償１８号のビット数に応じた分圧比で分圧する分圧手
段と、この分圧手段および上記第２０変換部の両者の出
力信号であるパルス信号Ｏ平均値に応じたアナログ信号
である各直流電圧を出力する第１および第２０フイルタ
回路と、この第１および第２のフィルタ回路の両者の出
力信号である各直流電圧を加算して出力するアナログ演
算回路とを具備してなることを特徴とするデジタル・ア
ナログ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179985A JPS5881329A (ja) | 1981-11-10 | 1981-11-10 | デジタル・アナログ変換回路 |
| DE19823236108 DE3236108A1 (de) | 1981-11-10 | 1982-09-29 | Digital/analog-wandlerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179985A JPS5881329A (ja) | 1981-11-10 | 1981-11-10 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5881329A true JPS5881329A (ja) | 1983-05-16 |
Family
ID=16075433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179985A Pending JPS5881329A (ja) | 1981-11-10 | 1981-11-10 | デジタル・アナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5881329A (ja) |
| DE (1) | DE3236108A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272030U (ja) * | 1988-11-22 | 1990-06-01 | ||
| JPH042221A (ja) * | 1990-04-19 | 1992-01-07 | Inter Nitsukusu Kk | ２ビットｄ／ａコンバータ |
-
1981
- 1981-11-10 JP JP56179985A patent/JPS5881329A/ja active Pending
-
1982
- 1982-09-29 DE DE19823236108 patent/DE3236108A1/de not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272030U (ja) * | 1988-11-22 | 1990-06-01 | ||
| JPH042221A (ja) * | 1990-04-19 | 1992-01-07 | Inter Nitsukusu Kk | ２ビットｄ／ａコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3236108A1 (de) | 1983-05-26 |
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