JPS5870635A - 同調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は周波数を制御信号により制御できる発振器と、
同調データ信号源と、同調データ信号源により決まる周
波数と、発振器の周波数との間の差のディジタル値を求
めるディジタル差決定回路と、このディジダル差を制御
信号に変換するディジタル−アナログ変換器とを具え、
ディジタル−アナログ変換器−がディジタル差に依存す
る周期的に生起するパルスパターンを発生し、それから
平滑回路により制御信号を得る変調回路を具える周仮数
シンセサイザを内蔵する同調回路に関するものである。

”　　Ｖａｌｖｏ　ＥｎｔＷｉＣｋｌｕｎｇＳｍｉｔｔ
ｅｉｌｕｎｇｅｎ　７０　　”（１９７７年１１月）第
８８〜８５頁には上述したタイプの同調回路が開示され
ているが、そこでは周期的に生起するパルスパターンが
持続時間が周波数差に依存する周期的に生起するパルス
になっている。しかし、周波数差がいくつかのピッ）か
ら成るディジタル量で測られ、このビット数が十分大き
くて、発振器が調整された状態にある時は、同調データ
からのずれを十分小さくしなければならない場合には、
各期間のパルス持続時間を非常に短かくするか又は期間
の持続時間を長くとらねばならない。而して第１の手法
は回路の動作速度、従って集積回路技術により制約を受
け、第２の手法は同調プロセス中に許せるものと考えら
るべき待ち時間の持続時間により制約される。

本発崩の目的は過度に高速な集積回路を必要とせず、十
分短い待ち時間ですむようにするにある。

この目的を達成するため本発明によれば、冒頭に記載し
たタイプの同調回路において、変調回路に、差の値が予
しめ定められた最小値より大きい時差の上位のビットに
よりパルスパターンを平均パルス持続時間変゛調だけを
行なう回路と、差の値が予しめ定められた最小値より小
さい時差の下位のビットにより全パルスパターンを振幅
変調だけする回路とを設けたことを特徴とする。

この手法によれば平均パルス持続時間変調で制御信号に
変換すべき周波数差のビット数が大きく　−なくてすみ
、パルスの持続時間を同一にすれば、Ｄ／Ａ変換器内の
回路の動作速度を高くしないですむ。

このような本発明は周波数シンセサイザ回路では変換さ
るべきディジタル敏と制御信号との間の比例関係に小さ
な不規則性があっても許されるという事実を認識した上
でなされたものである。

注意すべきことはパルス持続時間変調と振幅変調とを組
み合せた同調回路は「エレクトロニクス」１９７６年４
月１日号の第８６〜９０頁から既知なことである。しか
し、こ−にのっている回路では振幅変調は全パルスパタ
ーン上で行なわれるのではなく、その極く一部でだけ行
なわれている。

しかし、これでは一体化できない付加的平滑回路を用い
てパルス持続時間変調から振幅変調に中間段階で変換す
ることが必要となる。またこの場合。

の同調回路は電圧シンセサイザ回路であって、これは変
換すべきディジタル量と変換された信号との間に完璧な
比例関係があることを必要とする。

図面につき実施例を挙げて本発明の詳細な説明する。　
　− 第１図において受信信号は無線周波増幅器兼ミクサ部８
の入力端子１に入力し、発振器９の出力端子７から得ら
れる発振信号を入力端子５に入力する。この結果無線周
波増幅器兼ミクサ部３の出力端子１１に中間周波信号が
得られるＱこの中間周波信号は中間周波信号処理回路１
３で更に処理される。　　　− 発振器９の出力端子７はまたＡＮＤゲート１５の入力端
子に接続する。ＡＮＤゲート１５のもう一つの入力端子
にはパルス発生器１９の出力端子１フから周期的に生起
するパルスが入り、これに応じてＡＮＤゲート１５が導
通し、発振信号を測定カウンタ２８の計数信号入力端子
２１にｉｍｌｌＱｍ号驚入力させる。

パルス発生器１９の出力端子１７にパルスが生起する前
に、パルス発生器１９の出力端子２５にパルスが現われ
、このパルスが測定カウンタ２３の書き込み信号入力端
子２７に加えられ、同調データ信号源として働らく制御
回路２９から受は取った同調データを測定カウンタ２８
に書き込ませる。この結果ＡＮＤゲー）１５が導通しは
じめる度毎に測定カウンタ２８は同調データに対応する
計数位置をとる。

ＡＮＤゲー）１５が導通している期間の終りにおいて測
定カウンタ２８は同調データにより決まる周波数と、計
数信号入力端子２１から人ってくる発振器信号の周波数
との周波数差に対応する位置をとっている。この差が正
であれば、即ち測定カウンタ２８の零位置を通っていな
い時は測定カウンタ２８の符号信号出力端子８１に０信
号が現われ、差が負の時、即ち測定カウンタ２８の零位
置を通り終っている時は１信号が現われる。

Ａ　Ｎ　Ｄゲー）１５が導通している各導通期間の終り
において、測定カウンタ２８の出力端子群３３は同調デ
ータにより決まる周波数と発振器周波数との間の差の値
を表すディジタル信号の組を示す。ＡＮＤゲート１５と
測定カウンタ２８とは差決定回路８５を形成する。

出力端子群８３は排他的論理和ゲートの組８７に接続し
、また排他的論理和ゲートの組３７には測定カウンタ２
３の符号信号出力端子８１を接続する。この排他的論理
和ゲートの組８７の排他的論理和ゲートは入力される信
号に応答して実質的にＭｉｌ記周記数波数差対値に対す
る信号の組を出力する。周波数が負の値の時生ずる絶対
値についての一致からの非常に僅かなずれは、所望とあ
らば、測定カウンタ８３の出力端子８１に出る符号信号
によりゲート回路を動作させることにより補正すること
ができる。このゲート回路は測定カウンタ２３の入力端
子２１に付加的計数パルスを与えることができる。

この絶対値は本例では１４ビット信号の組であって、こ
れらは排他的論理和ゲート８フの出力端子に現れ、その
うちの上位の１１ビツトが変調カウンタ４１の入力端子
群８９に加えられる。ＡＮＤゲート１５が導通している
各期間が終った後、変調カウンタ４１は書き込み信号入
力端子４２にパルス発生器１９の出力端子４４から送ら
れてくる書き込みパルスを受は取る。変調カウンタ４１
の出力端子群４８は一１検出器４５に接続する。入力端
子４２に書き込み信号が生起して前記上位の１１ビツト
を変調カウンタ４１に書き込む時、−１検出器４５は変
調カウンタ４１の位置が−１がらずれていることを検出
し、−１検出器４５の出力端子４７からＡＮＤゲート４
９が開いていることに応答して１信号を出力する。ＡＮ
Ｄゲート４９はパルス発生器１９の出力端子５１から受
は取った計数パルスを変調カウンタ４１の計数信号入力
端子５８に伝える。このＡＮＤゲート４９は下降計数カ
ウンタ４１が−１の位置に達し、−１検出器４５がその
出力端子４７に０信号を出力する時は閉峡される。

この結果持続時間τが前記周波数差の上位の１１ビツト
に依存する周期的に生起するパルスが一１検出器４５の
出力端子４７に生ずる。これは・の端数でない部分であ
る関数に従う。

−１検出器４５の出力端子４７に周期的に生起するパル
スは電流源回路５７の入力端子５５に印加される。

排他的論理和ゲート群８７の全ての出力端子はコーディ
ング回路６１の入力端子群５９に接続する。コーディン
グ回路６１の８ビット信号用出力端子詳６８は振幅メモ
リ６７の入力端子群６５に接続する。振幅メモリ６７は
書き込み信号入力端子６９を有するが、これはノぐルス
発生器１９の出力端子４４に接続されている。この振幅
メモリ６７は変調カウンタ４１と同時に書き込まれる。

これはまた符号メモリ７１についてもあてはまる。

符号メモリ７１の入力端子７８は測定カウンタ２８の符
号信号出力端子８１に接続され、書き込み信号入力端子
７５がパルス発生器１９の出力端子４４に接続されてい
る。この結果周波数差Δｆの関数としての稙工が第８図
の特性曲線８７９で表わされる８ビット信号の組が、電
流発生器５７の入力端子５５に加わるパルスと一緒に、
電流発生器５７の入力端子群７９に加えられる。この入
力端子群７９は振幅メモリ６７の出力端子群フ７に接続
しておく。

符号信号メモリ７１の出力端子８８から出力された符号
信号は電流発生器５７の入力端子８１に加えられる。

電流発生器５７の出力端子８５には周期的に生起する電
流パルスが現われるが、この電流パルスの持続時間τは
周波数差の上位ビットにより決まり、振幅Ｉは入力端子
群７９に加えられる８ビツトにより決まる。従って周波
数差の関数としての振幅と持続時間の積重τは第３図の
特性曲線３８５に従って変化する。

第３図に示すように、電流発生器５７の出力端子８５に
現われるパルスパターンは最大値８以下の値に対しては
周波数差の下位の８ビツトで決まる振幅変調だけを有し
、最小値８２以上では周波数差の上位の１１ビツトで決
まる持続時間変調だけを有する。これらの最大値と最小
値の間に位置する周波数差に対しては振幅とパルス持続
時間が周波数差の下位と上位のピッＦで決まる。

電流発生Ｎ５７の出力端子８５から出る電流パルスはコ
ンデンサ８７を充放電させ、このコンデンサ８７から取
り出される制御信号が発振器９の制御イキ号入力端子８
９に印加され、その発振周波数を決める。この制御信号
は発振器の周波数と同調データとの間の差が零になるよ
うに発振器９の周波数を制御する。

変調カウンタ３Ｂ、ＡＮＤゲート４９、−１検出器４５
、電流発生器５７．コーディング回路６１、振幅メモリ
５７及び符号メモリ７１と組んで排他的論理和ゲート群
３７は変調回路９０を形成するが、この変調回路９０の
コーディング回路６１と電流発生器５７とを具える部分
を第２図にブロック図の形で示す。

第２図において第１図の要素と対応する要素には同一符
号を付した。

コーディング回路６１の入力端子群５９は１４個の入力
端子ａ　、　１）　、　Ｏ、ｄ　＋　ｅ　、ｒ　ｆ　＋
　ｇ　＋　ｈ　１１＋　］　ｓ　ｋ　＋　１　＋　ｍ＋
　ｎを有するが、ソノ桁ハａからｎに向って下がる。

コーデイ・ング回路６１は８個の出力端子９１゜９８．
９５を有するが、これらの出力端子に現われる信号は夫
々スイッチ９７，９９及び１０１を動作させる。

一方ではこれらのスイッチ９７．９９及び１０１はスイ
ッチ１０８と直列に接続されている。そしてこのスイッ
チ１０８は電流発生器５７の入力端子５５から入ってく
るパルス持続時間信号により動作させられる。他方では
スイッチ９７，９９及び１０１は夫々電流源対（１０５
，１０７）。

（１０９，１１１）及び（１１３，１１５）と直列に接
続されている。そしてこれらの電流源は夫々＋４１．−
４Ｉ、＋２Ｉ、−２１、及び＋ＩＩ。

−ＩＩを切り替えスイッチ１１７に与える。この切り賛
えスイッチ１１７は入力端子８１から入ってくる符号信
号により動作させられ、他側では出力端子８５に接続さ
れている。図面を簡明ならしめるため振幅メモリ回路と
符号メモリ回路とは図示していないが、符号１１９で代
表させている。

これらのメモリ回路は第１図に示したように接続線４４
上の信号で制御される。

第３図の特性曲線３７９で表わされているような振幅変
調を得るためにコーディング回路６１の出力端子９１に
スイッチング信号Ｓ０を発生させ、出力端子９８にスイ
ッチング信号Ｓ、を発生させ、出力端子９５にスイッチ
ング信号Ｓ、を発生させるが、これらのスイッチング信
号は下記の論理式で宇高される。

Ｓ□　−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ＋ｈ＋ｉ）＋ｊ
＋に＋１Ｓ２−　（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ＋ｈ＋
ｉ）＋ｊ＋ｋｌ＋に／ｕＩＳ　　　−（ａ＋ｂ＋ｃ＋ｄ
＋ｅ＋ｆ４−ｇ＋ｈ＋ｉ）＋ｊ／に／ｎ＋ｉ’ｋｍ＋ｊ
１これらの式でダッシュは反転を意味する。

Ｓｌにおいて、項（ａ十り＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ＋ｈ＋
ｉ　）はＯＲゲート１２１で与えられ、＋ｊはＯＲゲー
ト１２３で与えられ、十に＋１はＯＲアゲ−１，２５で
与えられる。

Ｓ、ニおイテ、項（ａ−４−ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ十
ｈ＋ｉ　）は同じ＜ＯＲゲート１２１で与えられ、項＋
ｊ　＋　ｋ　ｌ　＋　ｋ／ｍは２個（７）ＡＮＤゲート
１ｚフ、１２９及びＯＲゲート１８１で与えられる。

Ｓ、において、項（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ＋ｈ＋
ｉ　）は矢張りＯＲゲート１２１で与えられ、項＋ｊｌ
ｋ′ｎ＋ｊ′ｋｍ＋ｊ１は８個のＡＮＤゲート１８８．
１８５，１３７及びＯＲゲート１８９により与えられる
。

第８図の特性曲線８８５に見るように、周波数差が大き
くなるにつれ工τ値の段差も大きくなり、周波数差がも
つと大きなところでも生ずるが、これは周波数シンセサ
イザ回路のＤ／Ａ変換で許されることである。蓋し、制
御回路の挙動はＤ／Ａ変換器の出力信号の現実の値と関
係ないからである。

上述した実施例では１期間当り唯１個のパルスの持続時
間における変調を平均パルス持続時間に対して用いてい
るが、明らかに所望とあらば１期間当りのパルスの数を
変調により変えることもできるっ 加えて振幅変調だけ若しくは平均パルス持続時間変調だ
け又はそれらの組み合わせについてのビットの数は自由
に選択することができる。上述した実施例は殊に有利で
あることが判明した。所望とあらば、ΔｆｍａＸ−Δｆ
ｍｉｎ　＆：選んでコーディング回路６１を省くことも
できるが、パルス持続時間変調と振幅変調の組み合せが
行なわれる範囲が変わ墨場合はそれに合わせる必要があ
る。この設計は真理値表の助けを借りれば簡単に実現で
きる。

以ヒ受信機内にある同調回路につき説明したが、本発明
に係る同調回路は例えば送、信機や測定器で１１ｊいる
のにも適していることは明らかである。

【図面の簡単な説明】

第１図は本発明に係る同調回路を内蔵する受信第２図は
本発明同調回路の変調回路部の一例のブロック図、 第３図は第２図に示した回路で得られるいくつかの特性
曲線図である。 ４１・・・変調カウンタ、４５・・・−ｉ　検出ｉ、５
５・・・電流源回路５７の人力端子、６１・・・コーデ
ィング回路、６７・・・振幅メモリ、７９・・・電流源
回路の入力端子詳゛、９ｏ・・・変調回路。

Claims (1)

1. 【特許請求の範囲】 １　周波数を制御信号により制御できる発振器と、同調
   データ信号源−と、同調データ信号源により決まる周波
   数と、発振器の周波数との間の差のディジタル値を決め
   るディジタル差決定回路と、このディジタル差を制御信
   号に変換するディジタル−アナログ変換器とを具え、デ
   ィジタル−アナログ変換器がディジタル差に依存する周
   期的辷生起するパルスパターンを発生し、それから平滑
   回路により制御信号を得る変調回路を具える周波数シン
   セサイザを内蔵する同調回路において、変調回路（９０
   −）に、差の値が予じめ定められた最小値（Δｆｍｉｎ
   　）より大きい時差の上位のビットによしパルスパター
   ンを平・均パルス持絖時間変調−だけを行なう回路（４
   １，４５，５５）と、差の値が予じめ定められた最大値
   （ΔｆｍａＸ）より小さい時差の下位のビットにより全
   バル−スパターンを、振幅変調だけする回路（６１゜８
   ７．７９）とを設けたことを特徴とする同調回路。 λ　前記の差の最大値を前記の差の最小値より小さくす
   ると共に、変調回路（９０）を更に差がこの最大値（Δ
   ｆｍａＸ）と最小値（Δｆｍｉｎ）の間に位置する時平
   均パルス持続時間変調と振幅変調との組み合わせ゛を行
   なえるように構成した゛ことを特徴とする特許請求の範
   囲第′１項記載の同調回路。