SU553630A1 - Интегратор - Google Patents

Description

(54) ИНТЕГРАТОР

Относительт  величина этой ошибки

ПЕр

Ux

дц цТди

nfр

5 T-t

Ux-tnEp

UX-T

fp (1)

-fc t

где Ui - напр жение на выходе интегрирующе. го усилител  в момент сравнени  с опорным напр  жением сравнивающего устройства;

Т - врем  одного цикла интегрировани , т.е. врем , за которое напр жение на выходе интегрирующего усилител  достигает значени  Ui.

Как видно из формулы (1), при заданной относительной т;очности 5 ограничиваетс  врем  одного цикла иитегрировани , т.е. динамический диапазон входных сигналов, от уровн  которых зависит скорость интегрировани .

Физически возникновение ошибки Ди объ сн етс  тем, что один из интегрирующих усилителей после формировани  сравнивающим устройством импульса сравнени  уже перестал интегрировать, а второй еще не начал.

Целью изобретени   вл етс  повышение :{очкости интегрировани .

Поставленна  цель достигаетс  тем, что предложенньш интегратор дополнительно содержит логический элемент И-ИЛИ, дополнительные переключатель , блок сравнени , инверторы и сумматор. Первьш дополнительный инвертор, дополнительный сумматор и второй дополнительный инвертор соединены последовательно. Выход второго дополнительного инвертора соединен с первым входом дополнительного блока сравнени , второй вход которого соединен с выходом п того и шестого переключателей, а выход - с вторым входом блока управлени , выход которого через логический элемент И-ИЛИ соединен с управл ющими входами первого, второго, третьего и четвертого переключателей . Вход интегратора подключен ко входу первого дополнительного инвертора непосредственно, а к первому входу дополнительного сумматора через дополнительньш переключатель, управл ющий вход которого подключен к выходу блока определени  знака. Второй вход дополнительного сумматора соединен с первым источником опорного сигнала.

На чертеже представлена блок-схема интегратора .

Интегратор содержит первый 1 и второй 2 интегрирующие усилители, инвертор 3, блок определени  знака 4, блок сравнени  5, блок управлени  6, реверсивный счетчик 7, цифроуправл юшую прово димость 8, сумматор 9, логический элемент И-ИЛИ 10, первый дополнительный инвертор 11, Дополнительный сумматор 12, второй дополнительньш инвертор 13, дополнительный блок сравнени  14, переключатели 15-20, дополнительньш переюпочатель 21 источники опорного напр жени . 22, 23

Интегратор работает следующим образом.

При входном сигнале Ux О (интегратор 1включен) на счетчике 7 записан код 1000...0. Напр жение на выходе цифроуправл емой проводимости 8 пропорщ онально произведению значени  этого кода (так же как и дл  значени  любого другого кода на ее входе) на значение опорного напр жени  цифроуправл емой проводимости 8, Напр жение с выхода цифроуправл емой проводимости 8 поступает на сумматор 9, к которому дл  компенсации ненулевого начального значени  подключен второй источник опорного напр жени  .

Предположим, что, начина  с начального момента времени, входное напр жение DX интегрируетс  усилителем 1 или усилителем 2, (что не имеет прин ципиального .значени ). При этом на управл ющих входахпереключателей 15, 18, 16 и 17 управл ющий сшнал имеет такое значение, что сигнальные цепи переключателей 15, 18 разомкнуты, а сигнальные цепи переключателей 16, 17 замкнуты.

Блок определени  знака4 по сигналам на его входе с общей точки сигнальных цепей переключателей 17, 18 и инвертора 3 через управл ющие входа переключателей 19, 20 замыкает сигнальные цепи одного из этих переключателей таким образом , что на их общей точке ползгчаетс  напр жение одного определенного знака, т.е. формируетс  модуль входного напр жени  Ux.

Через инвертор 3, восстанавливающий фазу проинтегрированного входного сигнала, измененную на 180° усилителем 1, проинтегрировшшый входной сигнал поступает на сумматор 9, на выходе которого образуетс  алгебраическа  сумма напр жений , поданных на его вход.

Как только напр жение с общей точки сигнальных цепей переключателей 19,20 сравн етс  с первым опорным напр жением на входе блока сравнени  5, на его выходе формируетс  импульс,- возбуждающий блок управлени  6 и перевод щий счетчик 7 в ближайшее состо ние по () или по (-) счетной единице в зависимости от управл ющего сигнала с блока определени  знака 4. В соответствии с новым кодом на выходе счетчика 7 мен етс  значение напр жени  на выходе цифроуправл емой проводимости 8 и соответственно на выходе сумматора 9.

При одновременном переключении,переключателей 15, 18 на врем  переключени  прерьшаетс  интегрирование входного сигнала. Дл  исключени  этого целесообразно организовать последовательность переключений переключателей следующим образом. При интегрировании вхощого сигнала усилителем 1 переключатель 1 б должен начать переключатьс  раньше, чем переключатели 15, 17и 18. При интегрировании входного сигнала усилителем 2 переключатель 15 должен начать переключатьс  раньше, чем переключатели 16, 17 и 18.

Claims (1)

1. Оптимальный промежуток времеш, на который раньше должен начать переключатьс  соответствующий переключатель, равен t tnep, где tngp врем  переключе ш  переключател . В этом к моменту начала выключени , например, ус.илител  1 усилитель 2 включаетс  (т.е. включаютс  к выключаютс  сигнальные цепи переключателей 15 и 16) и за врем  tnep, пока разомкнетс  сигнальна  цепь переключател  17 и замкнетс  цепь переключени  переключател  18, на его выходе уже будет напр жение д и У yt лер Благодар  такой последовательности переклю кий переключателей входной сигнал DX интегрируетс  непрерьшно. Разрьт непрерьшности в общей точке сигнальных цепей переключателей 17 и 18 кажущийс , так как по окончании процесса переключени  в этой точке восстанавливаетс  истинное значение интеграла от входного напр жени , а ближайшее значение напр жени  на выходе сумматора 9 поддерживаетс  аналоговым запоминающим устройством , включающим в себ  счетчик 7 и цифроуправл емую проводимость 8. Формирование указанной последовательности переключений с заданием необходимых интервалов времени не должно зависеть от пол рности и амплитуды входного сигнала. В противном случае устройство удастс  настроить только лишь дл  одного какого-то определенного значени  входного сигнала . На выходе инвертора 11 всегда формируетс  отрицательное значение входного сигнала Ux- Дл  этого при положительном входном сигнале Ux сигнальна  цепь переключател  21 разомкнута управл ющим сигналом с блока определени  знака 4, при отрицательном входном-сигнале Ux сигнальна  цепь переключател  21 замкнута. По каналу входного сигнала Ux сумматор 12 имеет коэффициент передачи,равшш К, по каналу первого опорного напр жени  1 коэффициент передачи равен 1. Напр жение на выходе сумматора 12 равно -(и, -К УХ), на выходе инвертора 13, формирующего необходимую фазу сигнала на входе блокасравнени  14,- (Uj-KUx). Докажем, что, если опорное Jнaпp жeш e на входе блока сравнени  14 равно (Ui -KXJx) промежуток времени -t Т - Ti, где Ti - врем , зч которое напр жение на выходе усилител  1 или 2 достигает значени  (Ui - к Ux). не зависитот входного сигнала Ох. и,-ки,. .M-..t и, и Опиал с выхода блока сравнени  14 поступает на вход блока управлени  6. Блок управлени  6 по сигналам с выходов блоков qjaBHeHHH 5   14 через логический элемент И-ИЛИ 10 формирует необходимую последовательность управл ющих сигналов переключателей 15-18 с требуемыми временными характеристиками. Интервал времени t- можно регулировать в Любых пределах изменением значени  К, и в том числе сделать его равным I Использование новых элементовi логического элемента И-ИЛИ, дополнительных переключателей, блока сравнени , инверторов и сумматора, позвол ет повысить точность интегрировани  входного сигнала и увеличить динамический диапазон входных сигналов. Ъ результате понижаютс  требовани  к метрологическим характеристикам интегрирующих усилителей, переключателей, что расшир етобласть применени  интегратора. Формула изобретени  Интегратор, содержащий интегрирующие усилители , входы которых  вл ютс  входами интегратора , в цепь обратной св зи интегвирующих усилителей включены первый и второй переключатели, выходы интегрирующих усилителей через третий и четвертый переключатели соединены с сигнальным входом п того переключател  и подключены к первому входу блока определени  знака и к входу инвертора, выход которого соединен с первым входом сумматора, с вторым входом блока опреде:лени -знакаи ,с сигнальным входом щестого переключател , выходы п того и (шестого переключатеЛей соединены с первым входом блока сравнени , второй вход блока сравнени  соединен с первым источником опорного напр жени , а выход - с первым входом блока управлени  и первым входом реверсивного счетчика, выход которого подключен к управл ющему входу цифроуправл емой проводимости, выход цифроуправл емой проводимости подключен к второму входу сумматора, третий вход сумматора соединен со вторым источником опорного напр жени , выход блока определени  знака соединен с управл емыми входами п того и щестого переключателей и ер вторым входом реверсивного счетчика, выход сумматора  вл етс  выходом интегратора, отлнчающийс   тем, что, с целью повышени  ;гочности работы, он содержит логический элемент И-ИЛИ, дрполнительные переключатель, блок сравнени , инверторы и сумматор; причем первый дополнительный инвертор , дополнительный сумматор и второй допоп нительный инвертор соединень последовательно; выход второго дополнительного инвертора соедиНей с первым входом дополнительного блока сравнени , второй вход которого соединен с выходом п того и щестого переключателей, а выход-со вторым входом блока управлени , выход которого через логический элемент И-ИЛИ соединен с управл ющими входами первого, второго, третьего и четвертого переключа