(54) ИНТЕГРАТОР Изобретение относитс к области вычислительной техники и предназначено дл использовани в аналого-циф ровых устройствах различного назначени , в частности в аналого-цифровой вычислительной технике. Известен интегратор- по авт. св. 553630, содержащий первый интегри рующий усилитель, второй интегрирую щий усилитель, инвертор, блок определени знака, блок сравнени , блок управлени , реверсивный счетчик, циф ро-управл юемую проводимость, сумма тор, логический элемент И-ИЛИ, первый дополнительный инвертор, дополн тельный, сумматор, второй дополнител . ный инвертор, дополнительный блок сравнени , первый, второй, третий, четвертый, п тый, шестой переключатели , дополнительный переключатель, источники опорного напр жени . В известном интеграторе временно и температурный дрейф напр жени смещени нул и входного тока интегрирующих усилителей, старение компонентов (операционных усилителей, рез-исторов, конденсаторов) температурный гистеризис конденсаторов интегрирующих усилителей,- зависимость ;параметров компонентов от внешних условий (температура, влажность, давление , радиаци ) приводит к ошибкам интегрировани , т.к. известный интегратор используетс дл интегрировани длительных процессов,и в течение процесса интегрировани кака -либо профилактическа подстройка и подрегулировка , исключены. О111ибка интегрировани складываетс из ошибок в определении времени переключени переключателей t и ошибок в определении значени интеграла от входного сигна .ла Uj. Целью насто щего изобретени вл етс повышение точности интегрировани при воздействии дестабилизирующих факторов. Поставленна цель достигаетс тем, что в интегратор по авт .св. 553630 введены коммутатор каналов и блок пам ти напр жени ошибки, при этом один вход коммутатора каналов подключен ко входной ине, другой вход - к выходу логического элемента И-ИЛИ, а выход коммутатора каналов подключен ко второму входу первого интегрирующего усил,ител и ко второму входу второго интегрирующего усилител , первый вход блока пам ти-напр жени ошибки по кпочен к. выходам третьего и четвертого пере- ключателей , второй вход блока пам т напр жени ошибки соединен с выходо логического элемента И-ИЛИ, а выход с третьим входом дополнительного бл ка сравнени и с третьим входом бло ка сравнени . На чертеже представлена блок-схе ма интегратора. Интегратор содержит первый интегрирующий усилитель 1, второй интегрирующий усилитель 2, инвертор 3, блок определени знака 4, блок срав нени 5, блок управлени б, реверсивный счетчик 7, цифро-управл емую проводимость 8, сумматор 9, логичес кий элемент и-ИЛИ 10, первый дополнительный инвертор 11, дополнительн сумматор 12, второй дополнительный инвертор 13, дополнительный блок сравнени 14, первый, второй, третий четвертый, п тый, шестой переключатели 15, 16, 17, 18, 19, 20, дополнительный переключатель 21, источни ки опорного напр жени U , Uj 22, 2 коммутатор каналов 24,блок пам ти н пр жени ошибки 25, входную ыину 26 входного сигнала U, шину 27 выходного сигнала Uy. Интегратор работает следующим образом . . При входном сигнале Uj О на вход ной шине 26 (интегратор включен) на счетчике 7 записан код 1000...О. Напр жение на выходе цифро-управл емой проводимости 8 будет пропорциЪнально произведению значени этого кода (так же как и дл значени любого другого кода на ее входе) на значение опорного напр жени U цифро-управл емой проводимости 8. Напр жение с выхода цифро-управл емой проводимости В поступает на сумматор 9, к которому дл компенсации ненулевого начального значени подключен второй источник опорного напр жени 23. ПрёДйЬлбжим, ;чго; начина с на; чального момента времени, входное напр жение Uy интегрируетс интегрирующим усилителем 1 или усилителем 2 что не имеет принципиального значени ) . При этом на управл ющих входах переключателей 15, 18, 16 и 17 управ л ющий сигнал имеет такое значение, что сигнальные цепи переключателей 15,18 разомкнуты, а переключателей 16,17 замкнуты. Блок определени знака 4 по сигналам на его входе с общей точки сиг нальных цепей переключателей 17, 18 и инвертора 3 через управл ющие входы переключателей 19, 20 замыкает сигнгьльные цепи одного из этих переключателей таким образом, что на их общей точке получаетс напр жение одного определенного знака, т.е. фор Мируетс модуль интеграла входного .напр жени U.
b-t Через инвертор 3, восстанавливаю щий фазу проинтегрированного входного сигнала, измененную на 180 интегрирующим усилителем 1, проинтегрированный входной сигнал поступает на сумматор 9, на выходе которого образуетс алгебраическа сумма напр жений , поданных на его вход. Как только напр жение с общей точки сигнальных цепей переключателей 19, 20 сравниваетс с первым опорным напр жением 0,( источники 22 на входе блока сравнени 5, на его выходе сформируетс импульс, возбуждающий блок управлени б и перевод щий реверсивный счетчик 7 в ближайшее состо ние по {+) или по (-) к счетной единице в зависимости от управл ющегто сигнала с блока определени знака 4. В соответствии с новым кодом на выходе реверсивного счетчика 7 мен етс значение напр жени на выходе цифро-управл емой проводимости 8 и соответственно на выходе сумматора 9 (выхбдна шина 27 результирующего напр жени Uy). При одновременном переключении переключателей 15, 16, 17, 18 на врем перключени прерываетс интегрирование входного сигнала. Дл исключени этого целесообразно организовать последовательность переключений переключателей следующим образом. При интегрировании входного сигнала интегрирующим усилителем 1 переключатель 16 должен начать переключатьс раньше, чем переключатели 15, 17, 18. При интегрировании входного сигнала усилителем 2 переключатель 15 должен начать переключатьс раньше , чем переключатели 16, 17, 18. Оптимальный промежуток времени, на который раньше должен начать переключатьс соответствующий переключатель , t , где tnep- врем переключени переключател . В этом случае к моменту начала выключени , например, усилител 1 усилитель 2 включитс (т.е. включаютс к выключаютс сигнальные цепи переключателей 15 и 16) и за врем , пока разомкнетс сигнальна цепь переключател 17 и замкнетс цепь переключател переключени 18, на его выходе уже будет напр жение 4U где t - посто нна времени интегрирующих усилителей 1,2. Благодар такой последовательности переключений переключателей входной сигнал UY, интегрируетс непрерывно . Разрыв непрерывности в общей точке сигнальных цепей переключателей 17 и 18 кажущийс , так как после окончани процесса переключени в этой точке восстанавлибаетс истииное значение интеграла от входного напр жени , а ближайшее значение напр жени на выходе сумматора 9 поддерживаетс аналоговым запоминающим устройством, включающим в себ счетчик 7.и цифро-управл емую проводимость 8. Формирование указанной последовательности переключений с заданием не обходимых интервалов времени не долж , но зависать от пол рности и амплитуды входного сигнала. В противном слу чае устройство удастс настроить лиш дл одного какого-то определенного значени входного сигнала. На выходе инвертора 11 формирует с всегда отрицательное значение входного сигнала Uy, Дл этого при положительном входном сигнале сигнальна цепь переключател 21 разомк нута управл ющим сигналом с блока оп ределени знака 4, при отрицательном входном сигнале и сигнальна цепь переключател 21 замкнута. По каналу входного сигнала U на шине 26 сумматор 12 имеет коэффициент передачи равный К, по каналу пер вого опорногонапр жени с источника 22 коэффициент передачи равен единице. Напр жение на выходе сумматора 12 равно - (U -К-Цд), на выходе инвертора 13, формирующего необходимую фазу сигнала на входе блока сравнени 14 . Докажем, что;если опорное напр жение на входе блока сравнени 14 равно и -K-Uxf то промежуток бремени t Т-Т f где Т - врем , за которое напр жение на выходе интегрирующего усилител 1, или 2 достигне значени , не зависит от вход ного сигнала U. Т - врем одного цикла интегрировани , т.е. врем , з которое напр жение на выходе интегрирующего усилител 1 или 2 изменитс от нул до и.-значени опорно го напр жени сравнени с выхода ис точника 22 на; входе сравнивающего устройства 5. t т-т Сигнал с выхода блока сравнени 1 поступает на вход блока управлени 6 Блок управлени б по сигналам с выходов блоков сравнени 5 и 14 через логический элемент и-ИЛИ 10 формирует необходимую последовательность управл ющих сигналов переключателей 15, 16, 17, 18 с требуемыми временными характеристиками. Интервал времени t можно регулировать в любых пределах изменением .значени К и в том числе сделать его равным t- , -K-t Коммутатор каналов 24 поочередно подключает щину 26 входного сигнала и по сигналам с блока управлени 6 Через логический элемент И-ИЛИ 10 к первому или второму интегрирующим усилител м 1, 2. Один из интегрирующих усилителей 1, 2 который в данном цикле интегрировани Интегрирует входной сигнал, подключаетс к шине 26, другой - отключаетс от шины 26. Конденсатор в цепи обратной св зи отключенного интегрирующего усилител 1 или 2 начинает разр жатьс через замкнутую сигнальную цепь переключа гел 15 или 16. Начальное значение Напр жени , с которого конденсатор начнет разр жатьс , известно и равно первому опорному напр жению Од источ .;ника 22 на блока сравнени 5, т.к. момент сравнени первого опорного напр жени на входе сравнивающего устройства 5 с выходным напр жением соответствующего интегрирующего усилител определ ет конец цикла интегрировани . Посто нна времени интегрирующих усилителей t также известна , поэтому известнои врем , за которое соответствующий конденсатор интегрирующего усилител должен разр дитьс до нул . Блок управлени 6 формирует указанный промежуток времени, в конце которого размыкает сигнальную цепь. соответствующего переключател 15 или 16. Соответствующий интегрирующий усилитель 1 или 2 переходит в режим хранени остаточного значени напр жени на конденсаторе, отличие которого от нулевого значени представл ет .собой напр жение ошибки, вызванное различными дестабилизирующими факторами . Напр жение ошибки переписываетс через переключатель 17 или 18 в блок пам ти напр жени ошибки 25, после чего соответствующий интегрирующий усилитель 1 или 2 готов к интегрированию входного сигнала Uy на шине 2j5. Выход блока пам тиiнапр жени , ошибки 25 подключаетс ко входам блоков сравнени 14 и 5. Пол рность и величина корректирующего напр жени .ошибки на входах блоков сравнени 14 и 5 такова, что значение напр жени огибки соответствующего интегрирующего усилител 1 или 2 Скомпенсируете . Таким образом поочередно измер ютс напр жени ошибки интегрирующих усилителей 1 или 2, которые в общем, отличаютс друг от друга, и в те циклы интегрировани , в течение которых соответствующий интегрирующий усилитель 1 или 2 интегрирует входной сигнал Uj на шине 26, происходит компенсаци соответствующего сигнсша ошибки интегрирующего усилител 1 или 2 соответствующим компенсирующим напр жением .
Пор док функционировани блока пам ти напр: жени ошибки 25 определ етс управл ющими, сигналами с блока управлени 6 через логический элемент И-ИЛИ 10.
Благодар указанной коррекции врем tfigf, не зависит от вли ни различных дестабилизирующих факторов. Попутно повышаетс точность интегрировани за счет компенсации ошибки интегрирующих усилителей 1 или 2 на входе блока сравнени 5
Использование Новых элементов - коммутатора каиалов, корректора ошибки выгодно отличает предлагаемый интегратор 3т указанного прототипа, т.к. исключаютс ошибки интегрировани , св зайные с временным и температурным дрейфом напр жени смещени нул и входного тока интегрирующих усилителей, со старением компонентов (операционных усилителей, резисторов, конденсаторов), с температурным гистеризисом конденсаторов интегрирующих усилителей , с зависимостью параМетров компонентов от внешних условий (температура, влажность, давление , радиаци ), т.е. предлагаемый интегратор самоподстраиваетс и самокалибруетс , что принципиально важно
|при интегрировании длительных процессов , дл интегрировани которых предназначен предлагаемый интегратор , когда профилактическа подстройка и подрегулировка исключены и (или) при интегрировании относительно коротких процессов, когда присутствие оператора исключаетс (атомные р еакторы, ракеты и другое специальное оборудование ) .