JPS587922A - 絶縁形デイジタル信号入力回路 - Google Patents
絶縁形デイジタル信号入力回路Info
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- JPS587922A JPS587922A JP10501281A JP10501281A JPS587922A JP S587922 A JPS587922 A JP S587922A JP 10501281 A JP10501281 A JP 10501281A JP 10501281 A JP10501281 A JP 10501281A JP S587922 A JPS587922 A JP S587922A
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- digital signal
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- output
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- voltage
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- Pending
Links
- 238000002955 isolation Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000004804 winding Methods 0.000 description 2
- 241000209035 Ilex Species 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセス入出力装置等において用いる絶縁形
ディジタル信号入力回路に関するものである。
ディジタル信号入力回路に関するものである。
プロセスの計算制御装置において、計算制御装置（ＣＰ
Ｕ ）が被制御対象のプロセスと直接、自動的に情報
を交換するための装置がプロセス入出力装置である。こ
のプロセス入出力装置においては、プロセス側の外部機
器に発生する短絡などの故障や雑音等の外乱がＣＰＵ内
部に及ばないようにするため、パルストランス絶縁回路
等を用いて入力側と出力側の間を信号以外の雑音等に関
して絶縁している。本発明は、かがるパルストランス絶
縁回路（以下、単にパルストランスと云うこともある）
を用いた絶縁形ディジタル信号大刀回路に関するもので
ある。
Ｕ ）が被制御対象のプロセスと直接、自動的に情報
を交換するための装置がプロセス入出力装置である。こ
のプロセス入出力装置においては、プロセス側の外部機
器に発生する短絡などの故障や雑音等の外乱がＣＰＵ内
部に及ばないようにするため、パルストランス絶縁回路
等を用いて入力側と出力側の間を信号以外の雑音等に関
して絶縁している。本発明は、かがるパルストランス絶
縁回路（以下、単にパルストランスと云うこともある）
を用いた絶縁形ディジタル信号大刀回路に関するもので
ある。
第１図は従来の絶縁形ディジタル信号大刀回路の一例を
示す回路図であり、第２図は第１図の回路における各部
信号の波形図である。
示す回路図であり、第２図は第１図の回路における各部
信号の波形図である。
第１図において、１．２はディジタル信号入力端子、３
はクロック入力端子、４はパルストランス、５はスイッ
チングトランジスタ、６はコンパレータ（電圧比較器）
、７，８は直流電源（Ｖ ｃ ｃ ）、９は出力端子で
ある。そのは力司１１〜■（，６は抵抗、Ｃはコンデン
サ、ＤＩ、Ｄ２はそれぞれダイオ−＝ドである。
はクロック入力端子、４はパルストランス、５はスイッ
チングトランジスタ、６はコンパレータ（電圧比較器）
、７，８は直流電源（Ｖ ｃ ｃ ）、９は出力端子で
ある。そのは力司１１〜■（，６は抵抗、Ｃはコンデン
サ、ＤＩ、Ｄ２はそれぞれダイオ−＝ドである。
第１図、第２図を参照し７て回路動作を説明する。
第１図に）ｄいて、デｒ）タル信号入力端子１，２０間
を図示せざるスイッチング手段により、ショートしたり
オープンにしたりずろのに応じ”Ｃ１第２図に示スオン
、オフのディジタル信号Ｐｓがパルストランス４の１次
側巻線に流れる。クロック入力端子３には、ディジタル
信号Ｐｓのオン、オフ周期に比較して充分ＣＣ１島い繰
り返し周波数をもつクロック信号Ｐｃが入力され、ス・
イツナングトランジスタ５を該繰り返し周期でオン、オ
フ動作させている。このときのパルストランス４の２次
（１１１出力端に現われる出力信号Ｐｈは第２図に示す
如き波形と１．［る。−（なわ１−〕、端子１．２間が
オーブンしてい４）状態（イｇ ｑ Ｊ’ｓがオフの期
間）では、トランジスタ５がクロック入力によりオンし
、パルストランス４の２次側巻線に直流１ｄ源７から電
流か流れり拶、トランジスタ５がオフに転じた場合、ハ
ルストランス４の２次側に蓄えられた電磁エネルギーは
パルストランス４０１次側を介して放散するととができ
ないの−（、パルストランス４の２次側ｒ（はね返り電
圧Ｓ（第２図参照）となって現われる。
を図示せざるスイッチング手段により、ショートしたり
オープンにしたりずろのに応じ”Ｃ１第２図に示スオン
、オフのディジタル信号Ｐｓがパルストランス４の１次
側巻線に流れる。クロック入力端子３には、ディジタル
信号Ｐｓのオン、オフ周期に比較して充分ＣＣ１島い繰
り返し周波数をもつクロック信号Ｐｃが入力され、ス・
イツナングトランジスタ５を該繰り返し周期でオン、オ
フ動作させている。このときのパルストランス４の２次
（１１１出力端に現われる出力信号Ｐｈは第２図に示す
如き波形と１．［る。−（なわ１−〕、端子１．２間が
オーブンしてい４）状態（イｇ ｑ Ｊ’ｓがオフの期
間）では、トランジスタ５がクロック入力によりオンし
、パルストランス４の２次側巻線に直流１ｄ源７から電
流か流れり拶、トランジスタ５がオフに転じた場合、ハ
ルストランス４の２次側に蓄えられた電磁エネルギーは
パルストランス４０１次側を介して放散するととができ
ないの−（、パルストランス４の２次側ｒ（はね返り電
圧Ｓ（第２図参照）となって現われる。
他方、パルストランス４０２次側出力信号Ｐｈはダイオ
一ド１）２を介し、コンデンサＣと抵抗Ｒ２，Ｒａから
なる積分回路により積分された後、出力Ｐｋとなってコ
ンパレータ６の一方の端子に入力される。
一ド１）２を介し、コンデンサＣと抵抗Ｒ２，Ｒａから
なる積分回路により積分された後、出力Ｐｋとなってコ
ンパレータ６の一方の端子に入力される。
コンパレータ６の他方の端子には、直流電源８を抵抗Ｒ
４，Ｒ５により分圧して得られる基準電圧Ｅｒが印加さ
れている。コンパレータ６では、入力信号Ｐｋと基準電
圧Ｅｒを比較し、その大小により、入力端子１，２に入
力されたディジタル信号のオン。
４，Ｒ５により分圧して得られる基準電圧Ｅｒが印加さ
れている。コンパレータ６では、入力信号Ｐｋと基準電
圧Ｅｒを比較し、その大小により、入力端子１，２に入
力されたディジタル信号のオン。
オフを表わす信号を出力端子９に出力している。
すなわち第２図において明らかなように、入力ディジタ
ル信号Ｐ８がオン（入力端子１，２０間がショート）の
期間では、トランス４の２次側出力Ｐ、ｈにはね返り電
圧Ｓが存在しないので、出力Ｐｂ鰍分して得られる出力
Ｐｋは基準電圧Ｅｒを超えず、入力ディジタル信号Ｐａ
がオフの期間では出力Ｐｈにはね返り電圧Ｓが重畳され
るため、その積分出力Ｐｋは基準電圧Ｅｒを超えるので
コンパレータ６は、入カデ・イジタル信号Ｐ８のオン、
オフ識別信号を出力することができる。
ル信号Ｐ８がオン（入力端子１，２０間がショート）の
期間では、トランス４の２次側出力Ｐ、ｈにはね返り電
圧Ｓが存在しないので、出力Ｐｂ鰍分して得られる出力
Ｐｋは基準電圧Ｅｒを超えず、入力ディジタル信号Ｐａ
がオフの期間では出力Ｐｈにはね返り電圧Ｓが重畳され
るため、その積分出力Ｐｋは基準電圧Ｅｒを超えるので
コンパレータ６は、入カデ・イジタル信号Ｐ８のオン、
オフ識別信号を出力することができる。
さて、上述のような従来の絶縁形ディジタル信号入力回
路においては、基準電圧＆の設定が困難であるという欠
点があった。このことを説明すると、一般にディジタル
装置では電源電圧（Ｖ ｃｃ ）は単一の電源から供給
されることが多い。そこでトランス４を駆動するための
電源７と基準電圧作成用電源８は共通化して一つの電源
とし、該電源から供給されるＩＭ、圧ＶＣＣを使用する
のが自然である。この場合、第２図のコンパレータ人力
波形Ｐｋにおいて人力信ＭＰａのオンからオフへの変化
に対応した出力電圧変化分■２は、電圧■ＣＣを抵抗）
Ｃ２゜に重畳して現われることになる。このためニンバ
レータ６側における基準電圧Ｅｒ（スレシホールドレベ
ル）の設定が微妙となり困難であるという問題点があっ
た。
路においては、基準電圧＆の設定が困難であるという欠
点があった。このことを説明すると、一般にディジタル
装置では電源電圧（Ｖ ｃｃ ）は単一の電源から供給
されることが多い。そこでトランス４を駆動するための
電源７と基準電圧作成用電源８は共通化して一つの電源
とし、該電源から供給されるＩＭ、圧ＶＣＣを使用する
のが自然である。この場合、第２図のコンパレータ人力
波形Ｐｋにおいて人力信ＭＰａのオンからオフへの変化
に対応した出力電圧変化分■２は、電圧■ＣＣを抵抗）
Ｃ２゜に重畳して現われることになる。このためニンバ
レータ６側における基準電圧Ｅｒ（スレシホールドレベ
ル）の設定が微妙となり困難であるという問題点があっ
た。
本発明は、上述のような従来技術の問題点を解決するた
めになされたものであり、従って本発明の目的は、ディ
ジタル入力信号の有／無判定に用いるスレシホールドレ
ベルとしての基準電圧の設定が微妙でなく、安定的に容
易に行なえるようにした絶縁形ディジタル信号入力回路
を提供することにある。
めになされたものであり、従って本発明の目的は、ディ
ジタル入力信号の有／無判定に用いるスレシホールドレ
ベルとしての基準電圧の設定が微妙でなく、安定的に容
易に行なえるようにした絶縁形ディジタル信号入力回路
を提供することにある。
この発明の構成の要点は、パルストランス絶縁回路の２
次側出力端におけるはね返り電圧の有無によりディジタ
ル入力信号のオン、オフを検出する絶縁形ディジタル信
号入力回路において、前記２次側出力端にしきい値素子
を接続し、該素子を介してはね返り電圧を取り出すよう
にした点にある。
次側出力端におけるはね返り電圧の有無によりディジタ
ル入力信号のオン、オフを検出する絶縁形ディジタル信
号入力回路において、前記２次側出力端にしきい値素子
を接続し、該素子を介してはね返り電圧を取り出すよう
にした点にある。
次に図を参照してこの発明の一実施例を説明する。
第３図は本発明の一実施例を示す回路図である。
本実施例について、従来の回路例との違いでいえば、逆
流防止用のダイオードＤ２と直列にツェナーダイオード
１０を接続し、レベル判定用のコンパレータ（ロ）路６
を省略したことである。ツェナーダイオード１０は積分
回路Ｃ抗Ｂｙ、Ｒａ、コンデンサＣ１により構成される
）の出力波形Ｐｋ′をコンパレータを介してではなく
ｉ＋Ｍ Ｉ＆、図示せざる論理素子に対して出力出来る
ような波形にする働きがある６、すなわち従来回路にｔ
６いて、第２図ＶこおいてＰｋの”’ ＋Ｖ３がすれぞ
しＶ２＝４ Ｖ 、 Ｖ３＝８ Ｖの場合は、ンエナー
′１１１圧が４・〜５Ｖのツェナーダイオード１０を第
３図に示す如く設けることにより、第４図に示すなｌ］
＜、積分回路の出力ｆｇ ”ｔ Ｐｋ’は、入力ゲイ
ジタル信号がオンのとき零ボルト、オフのどき約５Ｖ程
１１となるので、そのスレンホールドレベル（判定レベ
ル）の設定はきわめて容易になる。また出力が５ｖ程度
／ｆのでこれを図示せざる論理素子（例えばＴ’ｌ’Ｌ
、０ＭＯ８等）に直接入力させることが可能となる。
流防止用のダイオードＤ２と直列にツェナーダイオード
１０を接続し、レベル判定用のコンパレータ（ロ）路６
を省略したことである。ツェナーダイオード１０は積分
回路Ｃ抗Ｂｙ、Ｒａ、コンデンサＣ１により構成される
）の出力波形Ｐｋ′をコンパレータを介してではなく
ｉ＋Ｍ Ｉ＆、図示せざる論理素子に対して出力出来る
ような波形にする働きがある６、すなわち従来回路にｔ
６いて、第２図ＶこおいてＰｋの”’ ＋Ｖ３がすれぞ
しＶ２＝４ Ｖ 、 Ｖ３＝８ Ｖの場合は、ンエナー
′１１１圧が４・〜５Ｖのツェナーダイオード１０を第
３図に示す如く設けることにより、第４図に示すなｌ］
＜、積分回路の出力ｆｇ ”ｔ Ｐｋ’は、入力ゲイ
ジタル信号がオンのとき零ボルト、オフのどき約５Ｖ程
１１となるので、そのスレンホールドレベル（判定レベ
ル）の設定はきわめて容易になる。また出力が５ｖ程度
／ｆのでこれを図示せざる論理素子（例えばＴ’ｌ’Ｌ
、０ＭＯ８等）に直接入力させることが可能となる。
本発明によれば、ディジタル入力信号が無”（Ａ−プン
）のどきは積分回路の出力電圧をＯＶに出来るので、積
分回路の出力を直接論理素子罠人力することが可能と１
より、入力信号の有／無に対応したレベル判定が極めて
容易となった。更に回路構成もコンパし／−次回路を不
要としたので簡単とｌ〔１〕だ。
）のどきは積分回路の出力電圧をＯＶに出来るので、積
分回路の出力を直接論理素子罠人力することが可能と１
より、入力信号の有／無に対応したレベル判定が極めて
容易となった。更に回路構成もコンパし／−次回路を不
要としたので簡単とｌ〔１〕だ。
７１′ジタル回路のみならず、・ｒンビーダンスの変化
をわシ出する回路一般に本発明は適用用能であ４）。
をわシ出する回路一般に本発明は適用用能であ４）。
第１図は従来の絶縁形ディジタル信号入力回路の一例を
承す回路図、第２図はＭ１図の［回路におけろ各部・止
■号の波形図、第３図は本発明の一実施例を示−４−回
路図、第４図は第３図に、ｌｄける回路出力波形を７１
＜−す波形図、である。 符号説明 １．２・・・ディジタル信号入力端子、３・・・クロッ
ク入力端子、・１・・・パルストランス、５・・・スイ
ッチンクトランジスタ、６・・・コンパレータ、７．８
・・・直流電源、９・・・出力端子、１０・・・ツェナ
ーダイオード 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
承す回路図、第２図はＭ１図の［回路におけろ各部・止
■号の波形図、第３図は本発明の一実施例を示−４−回
路図、第４図は第３図に、ｌｄける回路出力波形を７１
＜−す波形図、である。 符号説明 １．２・・・ディジタル信号入力端子、３・・・クロッ
ク入力端子、・１・・・パルストランス、５・・・スイ
ッチンクトランジスタ、６・・・コンパレータ、７．８
・・・直流電源、９・・・出力端子、１０・・・ツェナ
ーダイオード 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- ■）パルストランス絶縁回路の２次側出力端とアースの
間をつなぐスイッチング素子をクロック入力の周期でオ
ン、オフさせておき、該絶縁回路の１次側に入力される
ディジタル信号のオン、オフを、前記２次側出力端にお
けるはね返り電圧の有無により検出する絶縁形ディジタ
ル信月入力回路において、前記２次側出力端にしきい値
素子を接続し、該素子を介し−Ｃはね返り電圧を取り出
すようにしたことを特徴とする絶縁形ディジタル信号入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10501281A JPS587922A (ja) | 1981-07-07 | 1981-07-07 | 絶縁形デイジタル信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10501281A JPS587922A (ja) | 1981-07-07 | 1981-07-07 | 絶縁形デイジタル信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587922A true JPS587922A (ja) | 1983-01-17 |
Family
ID=14396151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10501281A Pending JPS587922A (ja) | 1981-07-07 | 1981-07-07 | 絶縁形デイジタル信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587922A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029779A (ja) * | 1973-04-27 | 1975-03-25 | ||
| JPS5120572A (ja) * | 1974-08-09 | 1976-02-18 | Seiko Instr & Electronics | |
| JPS5139476U (ja) * | 1974-09-18 | 1976-03-24 | ||
| JPS5299758A (en) * | 1976-02-18 | 1977-08-22 | Hitachi Ltd | Signal reading circuit at transformer insulation point |
| JPS5530743A (en) * | 1978-08-25 | 1980-03-04 | Fuji Electric Co Ltd | Isolation type digital signal input circuit |
-
1981
- 1981-07-07 JP JP10501281A patent/JPS587922A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029779A (ja) * | 1973-04-27 | 1975-03-25 | ||
| JPS5120572A (ja) * | 1974-08-09 | 1976-02-18 | Seiko Instr & Electronics | |
| JPS5139476U (ja) * | 1974-09-18 | 1976-03-24 | ||
| JPS5299758A (en) * | 1976-02-18 | 1977-08-22 | Hitachi Ltd | Signal reading circuit at transformer insulation point |
| JPS5530743A (en) * | 1978-08-25 | 1980-03-04 | Fuji Electric Co Ltd | Isolation type digital signal input circuit |
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