JPS5873094A - ジヨセフソン素子を用いたデコ−ダ回路 - Google Patents
ジヨセフソン素子を用いたデコ−ダ回路Info
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- JPS5873094A JPS5873094A JP56173828A JP17382881A JPS5873094A JP S5873094 A JPS5873094 A JP S5873094A JP 56173828 A JP56173828 A JP 56173828A JP 17382881 A JP17382881 A JP 17382881A JP S5873094 A JPS5873094 A JP S5873094A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はジョセフソン素子（Ｊｏｓｓｐｈｓｏｎ ｄ
ｏマｉｃｅ ）を用いたデコーダ回路に関するものであ
る。
ｏマｉｃｅ ）を用いたデコーダ回路に関するものであ
る。
ジョセフソン素子とはジョセフソン効果を応用した論理
回路素子を言い、ジョセフソン効果とは厚さ３０Ｘ以下
のきわめて薄い絶縁物をはさんだ２つの超導体の間には
特別なトンネル効果があって零電位差で電流が流れるこ
とをいう。この電流値が臨界値以上になると電流は流れ
得なくなり（電圧状態に転移するという）、また上記臨
界値は磁界によって制御することができるのでジョセフ
ソン効果を応用し磁界制御又は電流注入制御により論理
回路素子を構成することができる。
回路素子を言い、ジョセフソン効果とは厚さ３０Ｘ以下
のきわめて薄い絶縁物をはさんだ２つの超導体の間には
特別なトンネル効果があって零電位差で電流が流れるこ
とをいう。この電流値が臨界値以上になると電流は流れ
得なくなり（電圧状態に転移するという）、また上記臨
界値は磁界によって制御することができるのでジョセフ
ソン効果を応用し磁界制御又は電流注入制御により論理
回路素子を構成することができる。
ｍ１図は磁界結合型のジョセフソンスイッチングゲート
の等価回路を示す一回路図で、（ｌａ）＝（ｌｂ）Ｕそ
れぞれジョセフソン接合、（２）は超電導ループ、（３
１＃ｉバイアス電流入力端子、（１）はバイアス電流出
力端子、（４）は制御電流入力端子、（５）＃ｉ信号出
力端子でありＩｂ はバイアス電流、Ｉ３ は制御電流
、■、。は信号電流をそれぞれ示している。制御電流■
が流れて々いときはジョセフソン接合（１ｍ）。
の等価回路を示す一回路図で、（ｌａ）＝（ｌｂ）Ｕそ
れぞれジョセフソン接合、（２）は超電導ループ、（３
１＃ｉバイアス電流入力端子、（１）はバイアス電流出
力端子、（４）は制御電流入力端子、（５）＃ｉ信号出
力端子でありＩｂ はバイアス電流、Ｉ３ は制御電流
、■、。は信号電流をそれぞれ示している。制御電流■
が流れて々いときはジョセフソン接合（１ｍ）。
（１ｂ）での電圧降下は零で、バイアス電流Ｉ、ａ端子
（３）から端子（１）へ流れるが、端子（４）から制御
電流■８ を流すとこの制御電流■８ によって作
られる磁界のためジョセフソン効果の電流臨界値が変化
し、ジョセフソン接合（１ｍ）、（ｌｂ）は電圧状態に
転移し、端子（５）Ｋ信号電流Ｉ、。を得ることができ
る。
（３）から端子（１）へ流れるが、端子（４）から制御
電流■８ を流すとこの制御電流■８ によって作
られる磁界のためジョセフソン効果の電流臨界値が変化
し、ジョセフソン接合（１ｍ）、（ｌｂ）は電圧状態に
転移し、端子（５）Ｋ信号電流Ｉ、。を得ることができ
る。
第２図は電流注入型のジョセフソンスイッチングゲート
の一例の等価り路を示す回路図であって、第１図と同一
符号は同−又は相当部分を示し、■は制御電流入力端子
で、この場合、端子−は超伝導ループ（２）に電接接続
される６（６）はダンピング抵抗で共振防止のため超電
導ループ（２）に並列に接続される。■、を流さないと
きはジョセフソン接合（１ｍ）、（ｌｂ）での電圧降下
は零で、バイアス電流Ｉｂけ端子（３）から端子（１）
へ流れるが、端子に）から制御電流Ｉ８ を流すと超
伝導ループ（２）を流れる電流がその臨界値を超すため
ジョセフソン接合（１ｍ）、（ｌｂ）は電圧状態に転移
し、端子（５）に信号電流Ｉｂｏを得ることができる。
の一例の等価り路を示す回路図であって、第１図と同一
符号は同−又は相当部分を示し、■は制御電流入力端子
で、この場合、端子−は超伝導ループ（２）に電接接続
される６（６）はダンピング抵抗で共振防止のため超電
導ループ（２）に並列に接続される。■、を流さないと
きはジョセフソン接合（１ｍ）、（ｌｂ）での電圧降下
は零で、バイアス電流Ｉｂけ端子（３）から端子（１）
へ流れるが、端子に）から制御電流Ｉ８ を流すと超
伝導ループ（２）を流れる電流がその臨界値を超すため
ジョセフソン接合（１ｍ）、（ｌｂ）は電圧状態に転移
し、端子（５）に信号電流Ｉｂｏを得ることができる。
第３図は電流注入型のジョセフソンスイッチングゲート
の他の例の等価回路を示す回路図であり、館２図と同一
符号は同−又は相当部分を示し、（ｌｃ）、（ｌｄ）、
（ｌｅ）、（ｉｆ） Ｉｄそれぞれジョセフソン接合、
（７）＃ｉジョセフソン接合が電圧状態に転移したとき
制御電流！、が端子（５）へ流れないようにするだめの
抵抗である。
の他の例の等価回路を示す回路図であり、館２図と同一
符号は同−又は相当部分を示し、（ｌｃ）、（ｌｄ）、
（ｌｅ）、（ｉｆ） Ｉｄそれぞれジョセフソン接合、
（７）＃ｉジョセフソン接合が電圧状態に転移したとき
制御電流！、が端子（５）へ流れないようにするだめの
抵抗である。
電流注入型ゲートの利点は動作マージンが大きいこと、
スイッチング速度の速いこと、製造プロセスの簡単なこ
と等にあり、また館３図に示す回路では超伝導ループ（
２）のインダクタンスが表〈ても動作可能なようにした
もので、より一層の小形化高速化が可能なようになって
いるｆ、またジョセフソン接合（ｌｅ）、（ｉｔ）の臨
界電流値をジョセフソン接合（ｌｅ）、（ｌｄ）の臨界
電流値よりも大きくすることにより制御電流入力に対す
る感度を高め−ることか可能である。
スイッチング速度の速いこと、製造プロセスの簡単なこ
と等にあり、また館３図に示す回路では超伝導ループ（
２）のインダクタンスが表〈ても動作可能なようにした
もので、より一層の小形化高速化が可能なようになって
いるｆ、またジョセフソン接合（ｌｅ）、（ｉｔ）の臨
界電流値をジョセフソン接合（ｌｅ）、（ｌｄ）の臨界
電流値よりも大きくすることにより制御電流入力に対す
る感度を高め−ることか可能である。
電流注入型ゲートは以上のような利点があるためにジョ
セフソン素子を用いた論理回路として有望視されている
が、デコーダ回路に用いる場合には不利な点があるとさ
れ、従来のデコーダ回路ｔ路には磁界結合型のゲートが
用いられていた。第４図は従来のデコーダ回路を示す接
続図であり、３ビツトの２進符号Ａ−Ｂ−Ｃ（但しＡｅ
Ｂ、Ｃｔｊそれぞれ論理「１」又は「０」を表す）をデ
コードして（２”＝８）本の出力線のうちＡ−Ｂ−Ｃの
ビットパターンに対応する１本の出力線に信号電流を出
力するデコーダを示している。図中左端の数字が８であ
る符号はジョセフソン素子を用いたスイッチングゲート
を示しこの場合は第１図に示す磁界結合型の、ものとし
、インダクタンスの記号は省略してやる。この数字８に
続く第２番目の文字＆ ＃ ｂ ｅ ｅは３ビツトの２
進符号Ａ、Ｂ、Ｃのデコードにそれぞれ対応するスイッ
チングゲートを意味し、第３番目の文字＆ ＋ ｂ ｅ
ｅ ＊ ｄ ｇ ＠Ｉ ＊ ｆ ＊ｇ、ｈＦｉ符妥の
論理ｒ ｌ Ｊ 、 ｒ ＯＪに対応するスイッチング
ゲートを意味し、このようにして最上位桁のビットＡの
デコードに（８ａａ）、（８ａｂ）が、次の桁のビット
Ｂのデコードに（８ｈａ）、（８ｂｂ）、（８ｂｅ）−
（８ｂｄ）が、最下位のビットＣのデコードに（８ｅａ
）。
セフソン素子を用いた論理回路として有望視されている
が、デコーダ回路に用いる場合には不利な点があるとさ
れ、従来のデコーダ回路ｔ路には磁界結合型のゲートが
用いられていた。第４図は従来のデコーダ回路を示す接
続図であり、３ビツトの２進符号Ａ−Ｂ−Ｃ（但しＡｅ
Ｂ、Ｃｔｊそれぞれ論理「１」又は「０」を表す）をデ
コードして（２”＝８）本の出力線のうちＡ−Ｂ−Ｃの
ビットパターンに対応する１本の出力線に信号電流を出
力するデコーダを示している。図中左端の数字が８であ
る符号はジョセフソン素子を用いたスイッチングゲート
を示しこの場合は第１図に示す磁界結合型の、ものとし
、インダクタンスの記号は省略してやる。この数字８に
続く第２番目の文字＆ ＃ ｂ ｅ ｅは３ビツトの２
進符号Ａ、Ｂ、Ｃのデコードにそれぞれ対応するスイッ
チングゲートを意味し、第３番目の文字＆ ＋ ｂ ｅ
ｅ ＊ ｄ ｇ ＠Ｉ ＊ ｆ ＊ｇ、ｈＦｉ符妥の
論理ｒ ｌ Ｊ 、 ｒ ＯＪに対応するスイッチング
ゲートを意味し、このようにして最上位桁のビットＡの
デコードに（８ａａ）、（８ａｂ）が、次の桁のビット
Ｂのデコードに（８ｈａ）、（８ｂｂ）、（８ｂｅ）−
（８ｂｄ）が、最下位のビットＣのデコードに（８ｅａ
）。
（８ｃｂ）、（８ｃｃ）、（８ｅｄ）、（８ｅａ）、（
８ｃｆ）、’（８ｃｇ）−（８ｃｈ）のそれぞれのスイ
ッチングゲートが設けられる。（４）は第１図の（４）
と同じく制御電流入力端子である。
８ｃｆ）、’（８ｃｇ）−（８ｃｈ）のそれぞれのスイ
ッチングゲートが設けられる。（４）は第１図の（４）
と同じく制御電流入力端子である。
またＩｂ は第１図のＩｂ と同じくバイアス電流
を示す。Ｉム、 ＩＢ、 ＩｃはそれぞれＡ、Ｂ、Ｃの
論理が「１」であるときに流れる制御電流、ｌＸ−１１
１゜Ｉテ はそれぞれ＊ｅＢ＊Ｃの論理が「０」のと
きに流れる制御電流を示す。図に示す例で１ｊＡ＝ｒｌ
Ｊ、Ｂ＝ｒＯＪ、Ｃ＝ｒｌＪで電流Ｉ、 ＊ ｌ１ｉＩ
ｃ が流れている状況を太線で示す。この例の場合、
バイアス−流Ｉｂ ｔｉＡピッ）Ｋ対する段では（８ａ
ａ）を通過し、次にＢピッ）Ｋ対する段で蝶（８ｂｂ）
を通過し、次にＣピッ）Ｋ対する段では（８ｅｅ）を通
過して図にＡ−Ｂ−Ｃとして示す出力線に電流を流す。
を示す。Ｉム、 ＩＢ、 ＩｃはそれぞれＡ、Ｂ、Ｃの
論理が「１」であるときに流れる制御電流、ｌＸ−１１
１゜Ｉテ はそれぞれ＊ｅＢ＊Ｃの論理が「０」のと
きに流れる制御電流を示す。図に示す例で１ｊＡ＝ｒｌ
Ｊ、Ｂ＝ｒＯＪ、Ｃ＝ｒｌＪで電流Ｉ、 ＊ ｌ１ｉＩ
ｃ が流れている状況を太線で示す。この例の場合、
バイアス−流Ｉｂ ｔｉＡピッ）Ｋ対する段では（８ａ
ａ）を通過し、次にＢピッ）Ｋ対する段で蝶（８ｂｂ）
を通過し、次にＣピッ）Ｋ対する段では（８ｅｅ）を通
過して図にＡ−Ｂ−Ｃとして示す出力線に電流を流す。
第４図に示す回路の利点は電流Ｉム、 ＩＸ 、 １１
１ 。
１ 。
■； 、 ＩＣ，陥に対する端子（４）を直列に接続し
同一の電流ですべてのスイッチングゲートを制御し得る
ことである。たとえば、制御電流！。によって（８ｅｂ
）＝（８ｃｄ）−（８ｃｆ）−（８ｅｈ）の４個のゲー
トを同時圧制御することができる。
同一の電流ですべてのスイッチングゲートを制御し得る
ことである。たとえば、制御電流！。によって（８ｅｂ
）＝（８ｃｄ）−（８ｃｆ）−（８ｅｈ）の４個のゲー
トを同時圧制御することができる。
ところで、もし第４図に示すデコーダ回路を電流注入型
のスイッチングゲートを用いて構成した場合には、第２
図、第３図から明らかなように１複数のスイッチングゲ
ートの制御電流を直列に接ない。したがって１個のスイ
ッチングゲートのスイッチングに要する制御電流値を１
． とすれば、第４図の回路を電流注入型スイッチン
グゲートで構成した場合第４図のＩｅ に相当する電
流は４Ｉ。
のスイッチングゲートを用いて構成した場合には、第２
図、第３図から明らかなように１複数のスイッチングゲ
ートの制御電流を直列に接ない。したがって１個のスイ
ッチングゲートのスイッチングに要する制御電流値を１
． とすれば、第４図の回路を電流注入型スイッチン
グゲートで構成した場合第４図のＩｅ に相当する電
流は４Ｉ。
を必要とすることになる。一般に、最上位桁から数えて
第に番目あビットのデコードに＃ｉ２に個のスイッチン
グゲートを必要とし、この半数２に−１を同一制御電流
によって同時に制御するのに＃−ｔ２’−’ １．。
第に番目あビットのデコードに＃ｉ２に個のスイッチン
グゲートを必要とし、この半数２に−１を同一制御電流
によって同時に制御するのに＃−ｔ２’−’ １．。
の制御電流を必要とする。
ジョセフソン素子を用いた論理回路において、動作の高
速化を実現するためには動作電流レベルを低くすること
が必要であるのに、上述のような接続では動作電流レベ
ルが高くならざるを得す、電流注入型ゲートの利点が全
く無駄になってしまうという欠点があった。
速化を実現するためには動作電流レベルを低くすること
が必要であるのに、上述のような接続では動作電流レベ
ルが高くならざるを得す、電流注入型ゲートの利点が全
く無駄になってしまうという欠点があった。
この発明は従来のものの上記の欠点を除去するためにな
された本ので、動作電流レベルの低い電流注入型デコー
ダ回路を提供することを目的としている。この目的のた
めこの発明では、複数のスイッチングゲートをバイアス
電流入力端子とバイアス電力出力端子とによって互に縦
続してバイアス電流を直列に流し、制御電流入力端子は
２個だけが並列に接続されるような接続方法を用いてい
る。
された本ので、動作電流レベルの低い電流注入型デコー
ダ回路を提供することを目的としている。この目的のた
めこの発明では、複数のスイッチングゲートをバイアス
電流入力端子とバイアス電力出力端子とによって互に縦
続してバイアス電流を直列に流し、制御電流入力端子は
２個だけが並列に接続されるような接続方法を用いてい
る。
以下この発明の実施例を図面を用いて説明する。
第５図はこの発明の一実施例を示す接続図で１．第４図
の場合と同じく３ビツトの２進符号Ａ＠Ｂ・Ｃをデコー
ドする回路を示しＡ＝ｒ Ｉ Ｊ 、 Ｂ＝ｒＯＪ、Ｃ
＝ｒｌＪである例を太線で示している。
の場合と同じく３ビツトの２進符号Ａ＠Ｂ・Ｃをデコー
ドする回路を示しＡ＝ｒ Ｉ Ｊ 、 Ｂ＝ｒＯＪ、Ｃ
＝ｒｌＪである例を太線で示している。
第５図における（８ａａ）〜（８ｅｈ）は第４図の同一
符号に相当するスイッチングゲートであるが、第５図の
場合は第３図に示す電流注入型のスイッチングゲートを
使用し、（３） 、（１）、■、（５）は第３図の同一
符号と同一部分を示し、（９）ｔｉ低抵抗あって互に並
列に接続される２個の制御電流入力端子間の電気的結合
を避けるためである。ＩＩＩ＃′ｉ制御電流を表し、Ｉ
７１＊ Ｉ； Ｉ Ｉ、、 Ｉｊ ＠ Ｉｃｌ ■＝＃
ｉ第４図の同一符号に相当するが第５図の場合はこれが
バイアス電流ともなり又は制御電流ともなる。
符号に相当するスイッチングゲートであるが、第５図の
場合は第３図に示す電流注入型のスイッチングゲートを
使用し、（３） 、（１）、■、（５）は第３図の同一
符号と同一部分を示し、（９）ｔｉ低抵抗あって互に並
列に接続される２個の制御電流入力端子間の電気的結合
を避けるためである。ＩＩＩ＃′ｉ制御電流を表し、Ｉ
７１＊ Ｉ； Ｉ Ｉ、、 Ｉｊ ＠ Ｉｃｌ ■＝＃
ｉ第４図の同一符号に相当するが第５図の場合はこれが
バイアス電流ともなり又は制御電流ともなる。
第４図の場合と同じく、最上位桁からに番目のビット（
Ａ−Ｂ−Ｃのときに＝３はビットＣを示す）のデコード
に対しては２個のスイッチングゲートが備えられ、これ
が２に一１個の真信号入力群と２に一１個の補完信号入
力群の２群に分けられ、各群間ではバイアス電流出力端
子■とバイアス電流入力端子（３）とにより各スイッチ
ングゲートが縦続され、その縦続の第１段のスイッチン
グゲートのバイアス電流入力端子（３）から当該ビット
の論理又はその反転論理に対応してバイアス電流が注入
される。たとえばに＝３はビットＣに相当し、第５図の
スイッチングゲート（８ｃａ）、（８ｃｃ）、（８ｅｅ
）、（８ｃｇ）は真信号入力群を構成し、スイッチング
ゲート（８ｃａ）のバイアス電流入力端子（３）からバ
イアス電流！。が注入され、スイッチングゲート（８ｅ
ｂ）。
Ａ−Ｂ−Ｃのときに＝３はビットＣを示す）のデコード
に対しては２個のスイッチングゲートが備えられ、これ
が２に一１個の真信号入力群と２に一１個の補完信号入
力群の２群に分けられ、各群間ではバイアス電流出力端
子■とバイアス電流入力端子（３）とにより各スイッチ
ングゲートが縦続され、その縦続の第１段のスイッチン
グゲートのバイアス電流入力端子（３）から当該ビット
の論理又はその反転論理に対応してバイアス電流が注入
される。たとえばに＝３はビットＣに相当し、第５図の
スイッチングゲート（８ｃａ）、（８ｃｃ）、（８ｅｅ
）、（８ｃｇ）は真信号入力群を構成し、スイッチング
ゲート（８ｃａ）のバイアス電流入力端子（３）からバ
イアス電流！。が注入され、スイッチングゲート（８ｅ
ｂ）。
（８ｃｄ）、（８ｃｆ）、（８ｃｈ）は補完信号入力群
を構成り、、スイッチングゲート（８ｅｂ）のバイアス
電流入力端子（３）からバイアス電流■δ が注入され
る。
を構成り、、スイッチングゲート（８ｅｂ）のバイアス
電流入力端子（３）からバイアス電流■δ が注入され
る。
また真信号入力群中の１つのスイッチングゲート（たと
えば（８ｅａ）とする）とこれに対応する袖完信号入力
群中の１つのスイッチングゲート（九とえば（８ｅｂ）
）との制御信号入力端子■は並列接続され１段前段の
対応する信号出力端子（５）からの電流が注入される。
えば（８ｅａ）とする）とこれに対応する袖完信号入力
群中の１つのスイッチングゲート（九とえば（８ｅｂ）
）との制御信号入力端子■は並列接続され１段前段の
対応する信号出力端子（５）からの電流が注入される。
第５図に示す例では、第４図と同じく電流ＩＡ ｅＩｉ
ｅ Ｉｃが出力されかつ電流■、が出力されるので、
スイツチングゲー） （８ａｍ）の信号出力端子（５）
からの電流がスイツチングゲー） （８ｈａ）と（８ｂ
ｂ ）に注入されるが、スイッチングゲー） （ｓｂｂ
）の信号出力端子（５）から電流が出力され、これがス
イツチングゲー） （８ｅｅ）と（８ｅｄ）に注入され
る。したがって、スイッチングゲート（８ｃｃ）の信号
出力端子（５）からＡｌＩＣの、線に電流を出力する。
ｅ Ｉｃが出力されかつ電流■、が出力されるので、
スイツチングゲー） （８ａｍ）の信号出力端子（５）
からの電流がスイツチングゲー） （８ｈａ）と（８ｂ
ｂ ）に注入されるが、スイッチングゲー） （ｓｂｂ
）の信号出力端子（５）から電流が出力され、これがス
イツチングゲー） （８ｅｅ）と（８ｅｄ）に注入され
る。したがって、スイッチングゲート（８ｃｃ）の信号
出力端子（５）からＡｌＩＣの、線に電流を出力する。
第５図から明らかなようにスイッチングゲートの制御電
流入力端子−の並列接続ｔｉ２個であり、デコードすべ
きビット数が増加しても動作電流レベルを低く維持する
ことができる。
流入力端子−の並列接続ｔｉ２個であり、デコードすべ
きビット数が増加しても動作電流レベルを低く維持する
ことができる。
々お、第５図に示す例では最上位桁をデコードするスイ
ッチングゲート（８ａｍ） −（８ｍｂ） Ｋ対しても
その制御信号入力端子−を並列接続して電流！。
ッチングゲート（８ａｍ） −（８ｍｂ） Ｋ対しても
その制御信号入力端子−を並列接続して電流！。
を注入したが、この段はもともとスイッチングゲートが
２個だけであるから電流ＩＡ ＊ Ｉｉを制御電流とし
てもよい。
２個だけであるから電流ＩＡ ＊ Ｉｉを制御電流とし
てもよい。
また、第５図の実施例ではスイッチングゲートとして第
３図に示すものを用いたが、これは第２７に示すものを
用いてもよい。
３図に示すものを用いたが、これは第２７に示すものを
用いてもよい。
以上のようＫこの発明によれば電流注入型のジコセフソ
ン′素子を用いて高速、小形で、かつ製造プロセス数も
少ないデコーダ回路を得ることができる。
ン′素子を用いて高速、小形で、かつ製造プロセス数も
少ないデコーダ回路を得ることができる。
第１図は磁界結合型のジョセフソンスイッチングゲート
の一例を示す等価回路図、第２図は電流注入型のジョセ
フソンスイッチングゲートの一例を示す等価回路図、第
３図は電流注入型のジョセフソンスイッチングゲートの
他の例を示す等価回路図、ｔａ４図は従来の回路を示す
接続図、第５図はこの発明の一実施例を示す接続図であ
る。 （３）・・・バイアス電流入夫端子、（ト）・・・バイ
アス電流出力端子、■・・・制御電流入力端子％ （５
）−・・信号出力端子、（８）・・・ジョセフソンスイ
ッチングゲート、（９）・・・抵抗 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図
の一例を示す等価回路図、第２図は電流注入型のジョセ
フソンスイッチングゲートの一例を示す等価回路図、第
３図は電流注入型のジョセフソンスイッチングゲートの
他の例を示す等価回路図、ｔａ４図は従来の回路を示す
接続図、第５図はこの発明の一実施例を示す接続図であ
る。 （３）・・・バイアス電流入夫端子、（ト）・・・バイ
アス電流出力端子、■・・・制御電流入力端子％ （５
）−・・信号出力端子、（８）・・・ジョセフソンスイ
ッチングゲート、（９）・・・抵抗 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図
Claims (1)
- 【特許請求の範囲】 バイアス電流入力端子と制御電流入力端子とから同時圧
電流を注入したときに上記バイアス電流入力端子を信号
出力端子として電流を出力し、上記制御電流入力端子か
ら電流を注入しないときは上記バイアス電流入力端子か
ら注入した電流をバイアス電流出力端子から出力するジ
ョセフソン素子を用いて、ｎ（ｎは２以上の整数）ビッ
トの２進符号をデコードする、ジョセフソン素子を用い
たデコーダ回路において、 上記２進符号の最上位桁からｋ（２≦に≦ｎ）番目のビ
ットをデコードする回路は、 ２″１個のジョセフソン素子をバイアス電流出力端子と
バイアス電流入力端子とＫより互に縦続し第１段のジョ
セフソン素子のバイアス電流入力端子から当該に番目の
ビットの論理に対応してバイアス電流を注入する真信号
入力群と、 ２に一１個のジョセフソン素子をバイアス電流出力端子
とバイアス電流入力端子とにより互に縦続し第１段のジ
ョセフソン素子のバイアス電流入力端子から上記当該に
番目のビットの論理を反転した論理に対応してバイアス
電流を注入する補完信号入力群と、 上記最上位桁から（ｋ−１）番目のビットをデコードす
る２に−”個のジョセフソン効果の各信号出力端子を上
記真信号入力群中の１つのジョセフソン素子の制御電流
入力端子に接続しかつ上記補完信号入力群中の１つのジ
ョセフソン素子の制御電流入力端子に接続する段間接続
回路とを備えたことを特徴とするジョセフソン素子を用
いたデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173828A JPS5873094A (ja) | 1981-10-27 | 1981-10-27 | ジヨセフソン素子を用いたデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173828A JPS5873094A (ja) | 1981-10-27 | 1981-10-27 | ジヨセフソン素子を用いたデコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5873094A true JPS5873094A (ja) | 1983-05-02 |
Family
ID=15967903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173828A Pending JPS5873094A (ja) | 1981-10-27 | 1981-10-27 | ジヨセフソン素子を用いたデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873094A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181725A (ja) * | 1983-03-31 | 1984-10-16 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ |
| JPS59185428A (ja) * | 1983-04-05 | 1984-10-22 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ回路 |
-
1981
- 1981-10-27 JP JP56173828A patent/JPS5873094A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181725A (ja) * | 1983-03-31 | 1984-10-16 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ |
| JPH0155780B2 (ja) * | 1983-03-31 | 1989-11-27 | Kogyo Gijutsuin | |
| JPS59185428A (ja) * | 1983-04-05 | 1984-10-22 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ回路 |
| JPH0155781B2 (ja) * | 1983-04-05 | 1989-11-27 | Kogyo Gijutsuin |
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