JPS5873085A - 記憶階層制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の技術分野〕 本発明は多重レベルの記憶階層に係り、更に詳細に説明
す几ば、記憶階層の上位レベルに置かれたデータを制御
することに係る。

〔本発明の背景〕

米国特許第３５Ｓ９９３８号に記述−ｇｒｔでいる様に
、周辺システムの記憶階層は見かけ上のメモリを与える
為に長年に亘って使用さｎてきた。こノ米国特許は、要
求時ベージング・システムにキャッシュ或いはバッファ
・メモリを設けると、周辺システムの記憶機構が大容量
を有する様に見え、しかも通常のバッキング・メモリよ
り高速のアクセス能力を着する様に見え石車を教示して
いる。

又この米国特許は、バッキング・メモリが磁気テープ又
は磁気ディスクの如き持久性メモリでろるのに対し、キ
ャッシュは磁気コア・メモリの如き非持久性メモリであ
る事を教示する。技術が進歩した現在では、キャッシュ
として半導体メモリを使用する事ができる。米国特許第
３８３９７０４号は、他の形式の記憶階層を記述してい
る。記憶階層の重要な側面は、データの保全性（ｉｎｔ
ｅｇｒｉｔｙ）である。ＰＤち、中央処理ユニット（ｃ
ＰＵ）又は他のデータ処理装置の如きユーザから受取ら
ｎるデータは、正１．い状態で又はエラーが存在しうる
という指示を伴なって、供給ユニットへ戻されねばなら
ない。この点について記憶階層の分野で普通に使用さ几
ている技法は、上位レベルから下位レベル（持久性メモ
リ）へデータを移動するとともに、上位レベルにおける
デーｉを制限して他のデータを記憶することができるよ
うにする、というものである。米国特許第４０２０４６
６号は上位レヘルカラ下位レベルのバッキング・メモリ
へ変更データをコピーすることを示し、米国特許第４０
７７０５９号は予定の東件下でコピー・バックを強制す
ることを示している。このようなコピー・バック動作は
大量のデータを対象として行なわれることがあるが、こ
のような場合には使用ユニットによるデータのアクセス
が妨げられるので記憶階層の性能が全体として低下する
ことになる。

この問題は、上位レベルから下位レベルへコピー・バッ
クする必要があるのは変更データだけであることを教示
する、米国特許第３５８８゛８３９号によって部分的に
解決された。

記憶階層は種々の形式を有する。たとえば前掲の米国特
許第３５６９９３８号では、単一のキャツビュが複数の
使用ユニットヲサービスしている。

米国特許第３７３５３６０号は、性能向上のために各プ
ロセッサにそ几自体のキャッシュを設けることを示して
いる。記憶階層の性能に影響するものとしては、キャッ
シュへ予定のデータ命令くために使用されるアルゴリズ
ム及び他の制御があろうこの意味で、米国特許第５８９
８６２４号は、バッキング・メモリからキャッシュへデ
ータをフェッチするに要する時間を１．ＣＰＵで実行さ
れているプログラムに従って操作員が選択し得ることを
示している。このようにして、Ｃ，ＰＵによって必要と
されるデータだけをキャッシュ、囲ち記憶階層の上位レ
ベルに置くことが望まれるのである。

この方式は一層有用なデータが上位レベルの記憶位置に
記憶されることを許容する。こｎらのすべての動作は著
しく複雑である。従って、記憶階層の最良の管理様式を
評−するために、種々の記憶階層、用評価プログラムが
使用さｎた。米国特許第３９６４０２８号及び第４０６
８３０４号は、こしらの目標を達成するために記憶階層
の性能をモニタすることを示している。更に、データの
保全性を維持しつつ最適の性能を保証するために、種々
の型式の記憶階層において多くのことがなされねばなら
ない。記憶階層に関する多くの作業は、ＣＰＵへ接続さ
几たキャッシュとメ１ン・メ、モリとの組合せについて
行なわれた。キャッジｉとメ１ン・メモリとの組合せに
ついて得られた諸原理は、前掲の米国特許第３５６９９
３８号で最初に示唆されたように、キャッシュ付きの周
辺システムに直接的に関係している。もちろん、過去に
おいては磁気テープ及び磁気ディスクからのデータをバ
ンファするために７１ン・メモリが使用された。

囲ち、メ１ン・メモリはＣＰＵの作業メモリとして使用
さｎただけでなく、周辺デノ（イスの）；ツファとして
も使用さ牡たのである。

前述の性能モニタによって明らかになったことは、デー
タ処理全体の性能及び保全性の観点力１らすれば、使用
ユニットとノ（ツキング・メモ１）との間に設けらｔｔ
７ｔキャッシュを常時使用することは必ずしも最良の方
策ではない、ということである。

たとえば、米国特許第４０７５６８６号は特殊命令によ
ってキャッシュを選択的にオン（非）（イノく°ス）及
びオフ（バイパス）状態に切換えることを教示している
。また、バッキング・メモリは複数のセグメントｇ分割
さ几、そのうちいくつかのセグメントは逐次的な入出力
動作について７（４）ニスさｎた。またこの特許は、成
る指令についてはキャッシュを使用しないことが望まし
いことを教示している。他の米国特許第４２６８９０７
号は、データのフェッチを指宕する成る指令について指
示フラグが予定の状態ヘセットされることを教示してい
る。このような指示フラグが予定の状態へセットさ１て
いると、置換回路は後続する予定の指令に応答してキャ
ッシュをノ（１）くスし、かくて長い直列データ転送の
際にキャッシュに現に記憶さｎている多数のデータ命令
の置換を防止する。

他の米国特許第４１．８９７７０号は、オペランドにつ
いてはキャッシュをノ（１）ζスするけれども、命令に
ついてはキャッシュを使用することを教示する。

いくつかの記憶階層においては、データを記憶階層に書
込むべきときに該データをキャッシュ及びバッキング・
メモリの両方へ転送することによってデータの保全性が
確保されている。米国特許第４０４５７８１号はその一
例を開示している。

これは多くの場合有効であるが、キャッシュにおけるデ
ータ占有の割合が高くなる几め、応用形態によっては全
体的な性能が悪くなることがある。

米国特許第４１７３７８１号は、記憶階層の種々のレベ
ル間における一貫性を保証するためのテーブル制御シス
テムを開示している。記憶階層の更新に関しては、例え
ば米国特許第４１６７７８２号のようにキャッシュの更
新後にバンキング・メモリを更新するもの、米国特許第
４１５７５８６号のように記憶階層が更新されるときに
キャッシュの更新を制御するもの、米国特許第“４０８
４２６４号のようにデータがキャッシュ中に存在してい
るか又はキャッシュ中にス′ペースを割振られている場
合には常にキャッシュへのＰ込２ｋを行なうようにした
もの、などが知られている。データ保全のため、キャッ
シュ中で変更されたデータは、米国特許第４０２０４６
６号に開示されているように、バッキング・メモリなど
の下位レベルへコピー・バックさｎるのが普通である。

直接アクセス記憶装置（Ｄ’ＡＳＤ）及び電子ランダム
・アクセス・メモリ形のキャッシュを含む多重レベルの
記憶階層においては、非持久性の電子ランダム・アクセ
ス・メモリにのみ一データが存在しているとデータ保全
の点で問題があるので、持久記憶を与えるＤＡＳＤにで
きるだけ早くデータを書込むのが望ましい。

〔本発明の要約〕

本発明の目的は、ＤＡＳＤの如きバッキング・メモリ及
び非持久性のキャッシュ或いはバッファ・メモリを含む
記憶階層において、データのためのスペースがキャッシ
ュ中に割振らｎていない場合には常にバッキング・メモ
リへの書込みを行なうようにすることによって記憶階層
の性能を改善し、更にバッキング・メモリへの書込みを
促進するためにキャッシュに書込まｎるデータを制限す
ることにあるっ 本発明によれば、使用ユニツ゛トから送らｎてくる一連
の記憶階層アクセス・リクエストがモニタされ、特定の
リクエストの受取りが指示さルる。指示されたリクエス
トに応答して゛予定のデータがキャッシュから除か几、
その結果、後続する予定のアクセス・リクエストはバッ
キング・メモリにのみ記憶さ１ているデータに向けらｎ
るつ後述する実施例においては、特定のリクエストは記
憶階層への書込み、特にバッキング・メモリのみへの書
込み、順次データの書込み、キャッシュでのデータ更新
などに関するものであるっキャッシュから除去されるべ
きデータは、その原因となった書込みの型に従って選択
されるっ周辺システムにおいては、一連のアクセス・リ
クエストによる動作が完了した後にキャッシュからデー
タを除去するのが好ましいう普通、一連のアクセス・リ
クエストは指令連鎖の形で与えら几るっ 一連のアクセス・リクエストに読取りリクエストが含ま
ｎていた場合には、対応するデータをバッキング・メモ
リからキャッシュへ移しておくと（こｎ４−データ・プ
ロモーション或いは単にプロモーションという）、読＠
９ヒツト率を上げることができる。従って本発明の特定
の実施態様においては、記憶階層への書込みは主として
バッキング・メモリで直接実行さｎ１記憶階層からの読
取りは主としてキャッシュで実行さ几るっ〔実施例の説
明〕 第１Ａ図において、中央処理ユニットの如き使用ユニッ
ト１０は入出力接続部１１を介して、メモリ・デルクタ
１２ｔ−含む記憶階層に接続さルる。本実施例では、こ
の記憶階層は周辺データ記憶システムを構成しておシ、
ノ＜ツ干ング・メモリ１４及びキャッシュ１５ｅ含ｔｒ
。パンヤング・メモ１Ｊ１４（！ニー？ヤッシュ１５０
間では装置接続部１６を介してデータが転送される。使
用ユニット１０は、スイッチ１７．１８の設定状態に従
ってバツｑ７グ・／モＩＪ１４又は千ヤ゛ツシュ１５ｔ
−選択的にアクセスすることができる。たとえば、スイ
ッチ１７が図示のように設定されていると、入出力接続
部１１の出力母線２ｏが装置入力母線２１に結合されて
、データが使用ユニット１ｏが−らバッキング・メモリ
１４へ直接転送される。バッキング・メモ・す１４から
使用ユニット１ｎへの直接データ転送は、装置接続部１
３の装置出力母線２２、スイッチ１８、及び入出力接続
部１１の入力母線２３を介して行なわｎる。スイッチ１
７．１８の設定状態を変えると、出力母線２ｏはキャッ
シュ入力母線２４に接続され、入力母線２３はキャッシ
ュ出力母線２５に接続さｎるっ母線２１．２２．２４．
２５はバラ千ングφメモリ１４とキャッシュ１５の間の
データ転送にも使用されるっ好ましい実施例においては
、バッキング・メモリ１４は複数のＤＡＳＤを含み、キ
ャッシュ１５は半導体の電子ランダム・アクセス・メモ
リである。

図示の記憶階層は、バッキング・メモリ１４への直接書
込み及びキャッシュ１５がらのデータ読取シを促進する
ために、読取ヒツト／書込ミス制御装置２６の制御を受
けるっ使用ユニット１ｏがら書込み型のアクセス・リク
エストが送らｎ−ｃ＜るとキャッシュ１５のディレクト
リ５８が調べら几、キャンシ互１５中にスペースが割振
らｎてぃなければ、データはバッキング・メモリ１４に
直接書込まｎるっＤＡＳＤが使用される場合には、キャ
ッシュ１５への書込みょシもむしろＤＡＳ　Ｄへの直接
書込みを行なうのが望ましい。そうすれハ、キャッシュ
１５からバッキング・メモリ１４へのデータ再書込みが
不要になるうデータ保全の点からは、できるだけ早い機
会にデータを持久性メモリに書込むことが必要である。

読取り動作によってデータを使用ユニット１０へ供給す
る場合には、できるだけ短いアクセス時間が望ま几るっ
読取りについては、バッキング・メモリ１４にデータの
コピーを保持しておくことによってデータの保全性が確
保される。従って、読取９ヒツト／書込みミス制御装置
２６は、データ読取りリクエストがあったときにリクエ
ストされたデータをキャッシュ１５から読取ｎるように
するため、バッキング・メモリ１４にあるデータをキャ
ッシュ１５へ移す。゛ 本発明の一態様に従えば、データ書込み動作を分析して
そしに基づいてキャッシュ１５から、データを除くこと
によシ、キャッシュ１５で書込みミスが生じる可能性が
高くさｎ、従ってバッキング・メモリ１４への直接書込
みの割合が大きくなる。

この動作は、バッキング・メモリ１４が複数のＤＡＳＤ
から成っている場合に重要である。従って第１Ｂ図に示
したように、２９から始まってステップ３０で連鎖嘔れ
た一連の周辺動作が実行されている間、所与の型の全書
込み動作がステップ３１で記録（ｔａｌｌ）’　）され
る。連鎖さルた周辺動作が完了すると、記憶階層は記録
された書込み動作を調べる（ステップ３２）。詳細につ
いては後述するが、所与の型の書込み動作が記録されて
いなければ、キャッシュ１５のデータを制限す、るステ
ップ３４は実行されない。所与の型の書込み動作が実行
された後は、メモリ・ディレクタ１２かステップ３４で
、キャッシュ１５に書込まれている予定のデータのアド
レス可能性をなくすことＫよってキャッシュ１５の内容
を制限する。通常１このような予定のデータは、ステッ
プ５１で記録さｎた書込み動作に関係するものである。

キャッシュ１５で読取シヒットが生じる可能性を大きく
するため、次のステップ６６でバッキング・メモ１月４
からキャッシュ１５ヘデータが移される（データ・プロ
モーション）。

本発明におけるキャッシュ管理制御方式は、キャッシュ
読取りヒツトの可能性を小さくすることなく干ヤッシュ
＠込みヒツトの可能性を小さくし得る。バッキング・メ
モリ１４がらキャッシュ１５へ移されるのは、後続の読
取シアクセスによって参照さ几る可能性がちシ且つこの
ような参照が書込みのためにのみ行なわれるとは予想さ
れないようなデータである。かくして、キャッシュ１５
からの読取りが可能になる。実験によれば、いわゆるう
１ｒ・スル一方式を採用している記憶階層で通常行なわ
几ているバッキング・メモリからキャッシュへの非同期
データ移動を行なわなくても読取シヒット率はそれ程影
響さｎないが（改善されることもある）、書込みヒツト
率は減少される。

また、パンヤング・メモリへの書込み時にキャッシュの
更新を行なわなければ、サブシステムの内部作業負荷（
キャッシュ１５へのデータ移動）が軽減されることも明
らかである。書込みヒツト率が小さくなっても、囲ち書
込みミスの可能性が大きくなっても、記憶階層の性能が
低下することはない。書込みミスについてはチャネル・
ビジーがＤＡＳＤアクセス回転ミスの一因となるため、
書込みミスが生じた場合には書込みヒツトのときよりも
回転≧スの可能性が高い。しかしながら、こ几は、書込
みヒツトに関連する二重転送（使用ユニットからキャッ
シュへの転送、及びそれに続くキャッシュからＤＡＳＤ
への転送）が不要でろってそのために制御ユニットに起
因する回転ミスの可能性が小さくなるという門実によっ
て相殺されの回数が減シ且っ書込みミスの回数が増える
と、回転ミスの可能性は小さくなるといえる。こ江は性
能の向上を意味する。

本発明はまたデータの保全性をも向上させる。

持久性のバッキング・メモ１７１４に直接書込みを行な
うことにす慝と、使用ユニット１ｏがデータの変更を直
接制御できる。書込み誤シあるいは記録誤シはどのよう
なものであっても直ちに検出さｎル、−ｖ−ヤッシュ１
５に書込んだ後にバッキング・メモリ１４への書込みを
行なうのであれば、記録誤シが生じても、便用ユニット
１ｏはそｔ″ＬＫよるダメージに気づかない。仮シに使
用ユニット１０が何らかの形でダメージに気づいたとし
ても、誤りからの自動回復を簡単に行なう方法は現在の
ところない、従って、データ保全のためには、バッキン
グ・メモリ１４がデータを首尾よく記録してしまうまで
最終記録状況を与えるべきではない。

パラ千ング拳メモリ１４への書込みに対してライト・ス
ル一方式が文字通シに適用されると、バッキング・メモ
リ１４及びキャッシュ１５は異なったデータを有するこ
とになるが、この問題も本発明によって解決さｎる。

第２図は２台のメモリ・ディレクタ１２１ｆｅ用いた実
施例を示しており、パツキングーメモリ１４にＤＡＳＤ
が使用されている。各メモリ・ディレクタ１２は複数の
チャネル・アダプタ５０ｔＱみ、こ几らのチャネル・ア
ダプタ５０及び複数の、入出力接続部１１１”介して複
数の使用ユニット１０に接続される。各チャネル争アダ
プタ５０は、第２図においては、チャネル・アダプタを
表わす略号ｒＣＡＪに添字「Ａ」乃至ｒＨＪｔ付して区
別しである。各メモリ・デルクタ１２はチャネル・アダ
プタ５０の他にプログラムされたプロセッサ５１を含む
っ図には示していないが、プロセッサ５１は処理ユニッ
トと、メモリ・ディレクタ１２を働かせるためのプログ
ラムを記憶している制御メモリとを含む。プロセッサ５
１の構成要素として第２図に示さしているのは、周辺指
令を受取って評価するアドレス／指令評価部（ＡＣＥと
略称）５２、ＡＣＥ５２によって評価され解読された指
令に応答して使用ユニット１０とアドレス指定されたＤ
ＡＳＤ１４との間のデータ転送を制御する直接アクセス
制御部（ＤＡＣと略称）５３、及びキャッシュ１ｓｔ−
アクセスするためのキャッシュ・アクセス制御部（ＣＡ
Ｃと略称）５４であるつＡＣＥ５２０機能は、キャッシ
ュを持たないＤＡＳＤのための通常のメモリ・デルクタ
でも遂行されている。ＤｈＣ５５は、上述のようなデー
タ転送を制御する他に、ＤＡＳＤ１４自体のアクセス及
び制御のための装置指令−１ｉＤＡｓＤ１４へ送シ、更
に制御メモリ（図示せず）において書込み記録６１１に
生成する。ＤＡ　Ｃ５５及びＣＡＣ３４は、各々のＤＡ
ＳＤ１４に対して１ピツトずつ準備されているＣＤピッ
ト２０ｔ−アクセスして、キャッシュ１５及びＤＡＳＤ
１４の何れがアクセスされるかを調べるっキャッシュ・
ミスの場合は、ＣＤビット２０はＤ状態にセットされる
。メモリ・デルクタ１２とＤＡＳＤ１４との接続は、装
置アダプタ及びデータ・フローに関する周知の設計技術
に従って構成されているＤＡＳＤ回路５５を介して行な
わｎる。キャッシュ１５は、アドレス及びアクセス・リ
クエストを発生するメモリ回路５６を介してアクセスさ
れる。°キャッシュ１５は大容量のランダム・アクセス
・メモリ（以下システム・メモリという）５７の一部で
ある。キャッシュ１５のためのデルクトリ５８もシステ
ム・メモリ５７に記憶されているっデルクトリ５８は、
ＤＡＳＤ１４のアドレス構造に基づく周知のハツシング
方式を用いてアクセスさ几るウデータ処理の分野でよく
知られているように１千ヤツシユ１５に記憶さｎている
各データ単位（トラックあるいはレコード）はディレク
トリ５８中に１つのエントリを持っているう ＤＡ、５Ｄ１４はストリング配置になっている。

ＲＯち、複数のＤＡＳＤ１４が関連する制御装置６５（
ＤＣＡ乃至ＤＣＤ）を介してメモリ・デルクタ１２に接
続さ几る。各メモリ・デルクタ１２と制御装置６５との
接続はいもづる式の装置接続部１３を介して行なわれる
っもちろん、星形接続等の他の接続方式も可能である。

次に、第６図のフローチャートも参照しながら、第２図
の実施例の動作を説明するっ 第３図の最初のステップ６ｏにおける連鎖す几た周辺動
作は、ＩＢＭ社のシスチー４３７０，４３０ロシリーズ
などの計算機に接続さ几る周辺システムのための千−順
に従って遂行される。各メモリ・ディレクタ１２は、連
鎖さｎた周辺動作の間に生じた特定の書込み動作を記録
する（ステップ７１）。このような書込み動作にはいわ
ゆるフォーマット書込みが含まれる。フォーマント書込
ミハ上述の計算機で使用さｎている周辺指令、例えばホ
ーム・アドレス書込み、レコード・ゼロ書込み、カウン
ト・千−及びデータ書込みなどＫよって行なわｎる。カ
ウント・千−及びデータの書込みによるデータ更新は、
ＣＤピン）２Ｑに従ってキャッシュ１５又はＤＡＳＩ）
１４で行なゎｎる。

２番目の型の書込み動作はキャッシュ１５への書込みに
関するものである。即ち、指令連鎖中にキャッシュ１５
でデータか更新される度にその事実が記録され、その結
果、連鎖された動作が完了したときに、フォーマット書
込みを含む指令連鎖中にキャッシュ１５で更新されたデ
ータが、キャッシュ１５からＤＡＳＤ１４へ移さル、更
にキャッシュ１５のデータ記憶域のアドレス可能性をな
くすことによつｆ４ｆ”的にキャッシュ１５から消去ざ
１得るようになる。アドレス可能性をな、〈すには、デ
ィレクトリ５８中の対応するエントリを消去す几ばよい
。更に、連鎖さまた動作がどのようなものであっても、
使用ユニット１０がいわゆる順次ピント（図示せず）ｆ
ｔ供給することによって順次データを指示していた場合
には、連鎖された動作中に更新されたすべてのデータが
ＤＡＳＤ１４へ移さ几、そして千ヤツシ；Ｌ１５から消
去さ几る。更に、−ｖ−ヤツシュ１５の何れかのデータ
記憶域（複数のデータ・レコードを含み得る）で２以上
のレコードが更新されると、連鎖さｎた動作が完了した
ときに、このデータ記憶域にあるデータがＤＡＳＤ１４
へ移゛される。

μ上の動作は、書込みミスを促進する九めに、囲ちキャ
ッシュ１５１にアクセスすることな（ＤＡＳＤ１４への
直接書込みを行なわせるために、キャッシュ１５にある
データを制限するものである。

このようにして、非持久性メモリ（−？ヤッシュ）の代
りに持久性メモリ（ＤＡＳＤ）に直接書込むことにする
と、データの保全性が確保さｎる。

上で説明したデータ記憶域の定義は任意でよい。

例えば、ＤＡＳＤ１４から読取らｎたトラック・データ
のレコードを記憶し得るもの、４にバ１トの仮想ページ
の如き一定数の、データ・バ１トを記憶し得るもの、又
は他のアドレス指定可能な記憶単位でよいっ ステップ３０の連鎖さｎた動作が完了すると、分岐ルー
チン３２の実行を制御するために、ステップ７１で記録
さｒ′Ｌ、り状況ビットがメモリ・デルクタ１２によっ
て調べられる。分岐ルーチン３２は通常の分岐命令を用
いてプロセッサ５１で実行さ几る。最初のステップ７２
に対応する分岐命令は、連鎖さｎた動作のために便用ユ
ニン）１０から送らｎてきた順次ビン）ＳＥＱ及び書込
み指令ＷＲを調べる。Ｄ　Ａ　、Ｓ　Ｄへの書込みであ
れば、論理ステップ７４において、ＤＡＳＤｌ４で変更
されたデータに対応するデータがキャッシュ１５から除
かれる。前述のように、これはディレクトリ５８中の対
応するエントリを消去することによって行なわれる。デ
ータはＤＡＳＤｌ４に直接書込ｔｔ″Ｌ且つキャッシュ
１５は曹へみ指令を受、取っていないので、キャッシュ
１５からＤＡＳＤｌ　４へのデータ移動は不要である。

ステップ７３でＤＡＳＤｌ４へのフォーマット填込みＦ
ＭＴ　　ＷＲが検出された場合にも（−？キッシュ１５
は更新されていない）、ステップ７４が実行さ几るつス
テップ７２及び７３でＤＡＳＤｌ４へのＶ込みが検出さ
れなければ、ステップ８０で、フォーマット書込み指令
が受取らｒたか否か及びＣＡｏ　５４１に介してキャッ
シュ１５への書込みが行なわｎたか否かが調べらｎるっ
キャッシュ１５への書込みが行なわｎていると、パス８
５ｔ−介してステップ８４に進むっステップ８４では、
変更さまたデータ（トラック）がキャッジ５−１５から
ＤＡＳＤｌ４へ移さｎ１次いでキャッシュ１５から除去
される。

ステップ８１でキャッシュ１５への順次データの書込み
が検出さｎた場合も同様であるうまた、キャッシュ１５
に記憶さｎているトラックにおいて変更１ｔＬｆｃレコ
ードの数ＲＣＤＳが２以上であることがステップ８２で
検出さ几ると、そｎらのトラックがヤヤヅシュ１５から
除去さする。ステップ８２ｔでの判断結果がすべて否定
的（０）であ几ば、プロセッサ５１はステップ７１で記
録された順次ピッ°）ＳＥＱを調べる（ステップ８５）
。

５ＥＱ＝１で順次データが処理さｎていることを示して
いると、予想さルる次のアクセス・リクエストに備えて
、ステップ８６で次にアクセスされるはずのトランクの
内容がＩ）ＡＳＩ）１４からキャッシュ１５へ移さｎる
。ステップ８６が完了するか又はステップ８５で５ＥＱ
＝Ｏ（非順次データ）が検出さｎると、プロセッサ５１
はパス８７からルーチン３６の方へ進む。ルーチン３６
は、ＤＡＳＤｌ　４かラキャッシュ１５への他の読取シ
型のデータ・プロモーションを実行する。囲ち、データ
転送の性質が異な几ば、キャッシュ１５に保持されるべ
きデータも異なったものが要求さ牡ることかある。

本発明の別の態様に従えば、リクエストさレタ書込みを
行なうためのスペースが先ヤツシ−Ｌ１５に割振られて
おらず、従って書込みのためにノ（ツヤソゲ・メモリ１
４がアクセスされねばならない場合には、所与の指令連
鎖に関連する、）（ツヤソゲ・メモリ１４からキャッシ
ュ１５へのデータ・プロモーションは禁止さｆ′Ｌ；！
−か、又はその回数が城らさする。一般的に言うと、記
憶階層に書込まｎｆＣデータが書込み後の短期間の間に
再び参照さｎることはめったにない。このような参照が
繰返されるのは、記憶階層からのデータ読取りの場合だ
けである。書込みをリクエストさまたデータのスペース
がキャッシュ１５に割振ら几ていナケルば、即ち＠込み
ミスが生じ友場合には、データは直接パンヤング・メモ
リ１４に＠込ま几るつ書込みミスが生じても上述の如き
データ・プロモーションを行なわなけｎば、書込みヒン
ト率は減少するが、読取りヒツト率にはそル程の影響は
ない。

更に、データ・プロモーションの回数が減ると、記憶階
層の作業負荷がその分だけ軽減されるので、記憶階層の
データ・アクセス時間が短くなる。

以上の点に鑑みて、第３図゛のルーチン３６における最
初のステップ９０では、ステップ７１で書込み動作が記
録”さルていたかどうかが調べら几る。

直前の指令連鎖において書込みが行なわ扛ていなければ
、メモリ・ディレクタ１２は次のステップ９１で、参照
さｎｚ最後のトランク（ＬＴＲと略称）についてキャッ
シュ１５を調べるつ指令連鎖の完了時にキャッシュ１５
がＬＴＲの完全なコピーを持っていると、ステップ９１
からパス７５への分岐が行なわｎる。さもなければステ
ップ９４への分岐が行なわし、ＤＡＳＤｌ４にあるＬＴ
Ｒの内容がキャッシュ１５へ移さ几る（プロモーション
）。ステップ９０で書込み動作が検出さ几るト、データ
・プロモーションのための別の検査がステップ９２で実
行さ几るっステップ９２では、ＬＴＲの内容がキャッシ
ュ１５にあるか否か、及びそれかＤＡＳＤＩ４にあるＬ
ＴＲの内容と一致しているか否か（囲ち、キャッシュ１
５又はＤＡＳＤＩ　４でＬ　Ｔ、　Ｒの書込みがおった
か否か）が調べられる。ステップ９２での判断結果が肯
定的（１）’ｔ’６ｔ’Ｌババス７５の方へ出るが、さ
もなければ続いてステップ９４が実行される。ステップ
９４でＤＡＳＤＩ４にあるＬＴＲの内容がすべて千ヤツ
シュ１５へ移さｎてしまうと、本発明とは関係のない他
の目的（例えば読取り）の几めのデータ・プロモーショ
ンがステップ９５で実行されてもよい。ま友、ステップ
９１．９２からノ（スフ５への出口９６はステップ９５
への出口でおってもよい。

パス７５ば、リクエストさｆ′Ｌ九動作を終らせると共
に次の動作に備えるためのものであって、本発明には関
係しない。次の動作が連鎖さｎｆＣ周辺動作であった場
合には、第６図の各ステップが再び実行されることにな
るっ ヤヤツシュ１５にあるデータは、連鎖された周辺動作（
ステップ３０）の実行中に無効化することができる。囲
ち、ステップ３０と並行してステ効化は基本的には書込
みヒツト率を下げる事を目的とするものでろシ、従来の
様に読取りヒツト率を上げる事、即ち使用ユニット１０
によって読取ら詐る可能性の高いデータをキャッシュ１
５へ持ってくる為に不必要と思わルるデータをキャッシ
ュ１５から除去°する事を目的とするものではない。

この結果、書込みミスの生じる割合が大きくなるノテ、
記憶階層の作業負荷（キャッシュ１５への書込み及びそ
れに続くキャッシュ１５からＤＡＳＤＩ４への書込み）
が軽減さｎる。書込みミスは記憶階層の性能を低下させ
るが、記憶階層においては書込みよシも読取りの回数の
方がかなり多いから、書込みミスによる性能低下はシス
テム全体からみればほとんど無視できる。むしろ、書込
みミスを積極的に促進することによってデータの保全性
を向上させるという効果の方が重要である。

ＤＡＳＤ１４ｔアクセスする際の問題としては、ディス
ク表面上の所望のレコード領域とヘッドとが整りＵする
までの待ち時間による遅延がある。もちろん、ヤヤンシ
ュ１５ではこのような遅延はない。

従って、書込みミスによってＤＡＳＤＩ４への直接書込
みを行なうと、キャッシュ１５への書込みに比べて書込
み時間が長くなる。しかしながら、本発明に従ってＤＡ
ＳＤＩ４に直接書込んだ場合の待ち時間による遅延は、
データｔ−まずヤヤツシュ１５に書込み、続いて千ヤツ
シュ１５からｐＡＳＤ１４へ移すという立型転送におけ
る遅延よりも短い。というのは、ＤＡＳＤＩ４の特定の
シリンダのところで一旦書込み動作を開始すると、それ
に続く一連の書込み動作１ＤＡｓＤ１４の回転と同期し
て実行することができ、従って待ち時間による遅延が最
小になるからである。

【図面の簡単な説明】

第１Ａ図は本発明に従う記憶階層の一例を示すブロック
図、第１Ｂ図は第１Ａ図の記憶階層における動作の流ｎ
ｌ示すフローチャート、第２図はパンヤング・メモリに
ｐＡＳＤを用いた言己憶階層の一例を示すブロック図、
第６図は第２図のｉ己憶階層における動作の流ｆ′Ｌを
示すフローチャートであるう

Claims (1)

1. 【特許請求の範囲】 アドレス指定可能な複数の記憶域を各々有するバッキン
   グ・メモリ及びキャッシュを備えた記憶階層において下
   記（１）及び（ロ）のステップを実行することを詩徴と
   する記憶階層制御方法っ （１）　　使用ユニットから送られてくる一連のアクセ
   ス・リクエストをモニタし、所与の型の書込みが生じる
   とその旨を記録する。 （→　前記所与の型の書込みについては前記バッキング
   ・メモリにデータｆ：書込み、該書込みに関連する予定
   のデータを前記キャッシュから除去する。