JPS5872253A - 巡回符号演算方式 - Google Patents
巡回符号演算方式Info
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- JPS5872253A JPS5872253A JP56171046A JP17104681A JPS5872253A JP S5872253 A JPS5872253 A JP S5872253A JP 56171046 A JP56171046 A JP 56171046A JP 17104681 A JP17104681 A JP 17104681A JP S5872253 A JPS5872253 A JP S5872253A
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- JP
- Japan
- Prior art keywords
- parallel
- bit
- circuit
- fractional
- cyclic code
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ伝送等におけるデータビット列に対し
伝送誤り検出のために付加する巡回符号（ＣＲＣ）の生
成演算方式に関するものである。
伝送誤り検出のために付加する巡回符号（ＣＲＣ）の生
成演算方式に関するものである。
従来、ＣＲＣ演算方式には、到来する情報ビット単位に
データを入力し、シフトレジスタ（フリップフロップ）
を用いて直列に検査データの生成演算を行なう直列ＣＲ
Ｃ演算方式と、複数ビット、例えば８ビットキャラクタ
単位にデータを入力し、並列に検査データの生成演算を
行なう並列ＣｆＬＣ演算方式がある。ところが、直列Ｃ
几Ｃ演算方式では演算速度が遅く、多数のデータ伝送回
線を共通に制御する多重通信制御装置や交換機信号制御
装置においては処理能力が不足するという欠点がある。
データを入力し、シフトレジスタ（フリップフロップ）
を用いて直列に検査データの生成演算を行なう直列ＣＲ
Ｃ演算方式と、複数ビット、例えば８ビットキャラクタ
単位にデータを入力し、並列に検査データの生成演算を
行なう並列ＣｆＬＣ演算方式がある。ところが、直列Ｃ
几Ｃ演算方式では演算速度が遅く、多数のデータ伝送回
線を共通に制御する多重通信制御装置や交換機信号制御
装置においては処理能力が不足するという欠点がある。
一方、従来の並列ＣＲＣ演算方式では、演算の高速化は
図れるもの＼、情報ピット列のピット数が並列演算する
ピット数の整数倍でない場合は正しい検査データが生成
できず、任意ビット長の情報ピット列；：対して適用で
きないという欠点があった。
図れるもの＼、情報ピット列のピット数が並列演算する
ピット数の整数倍でない場合は正しい検査データが生成
できず、任意ビット長の情報ピット列；：対して適用で
きないという欠点があった。
本発明は上記従来の並列ＣＲＣ演算方式の欠点を解決す
べくなされたもので、並列演算回路として、最大並列演
算単位（ｎ）以下のすべてのビット長（１，２・・・ｎ
）に対する並列演算回路を備えることにより、任意のビ
ット長を持つ情報ピット列に対して高速の並列演算を可
能とすることを特徴とするものである。
べくなされたもので、並列演算回路として、最大並列演
算単位（ｎ）以下のすべてのビット長（１，２・・・ｎ
）に対する並列演算回路を備えることにより、任意のビ
ット長を持つ情報ピット列に対して高速の並列演算を可
能とすることを特徴とするものである。
まず、ｎ ＝８ピット単位に演算を行なう既存の並列演
算回路について簡単に述べる。この場合は情報ビット列
ｎｏ ＝ （１０００００００）、ｌｌｈ ＝ （０１
００００００）、１）２＝ （００１０００００）、１
）３＝ （０００１００００）Ｊ）４ ＝ （００００
１０００）、１）５＝（０００００１００）、１６＝
（００００００１０）、勤７＝（ｏ。
算回路について簡単に述べる。この場合は情報ビット列
ｎｏ ＝ （１０００００００）、ｌｌｈ ＝ （０１
００００００）、１）２＝ （００１０００００）、１
）３＝ （０００１００００）Ｊ）４ ＝ （００００
１０００）、１）５＝（０００００１００）、１６＝
（００００００１０）、勤７＝（ｏ。
０００００１）ｉｎ対する多項式（例えば］）２に対し
てはｆ（ｘ） ＝ｘ５）を生成多項式Ｇ （Ｘ）で割算
し、その剰余をそれぞれＲ７＋ ”６・・・ＲＯとすれ
ば、”７ ＋ ＦＬ６・・・Ｒｏの組合せにより任意の
８ビツトキヤラクタｐ＝ （ｄｏ ｄｔ ＝１７） ＝
’ｏ・Ｉ）ｏ＋ｄ１−Ｉ）ｉ ＋−＋ｄ７・Ｉ）７ （
ｄｉ ＝ Ｏ／ １、＊＝ｏ、 １．・・・７）の剰余
（検査ピット）をｄｏ−Ｒ７＋ｄ１・Ｒ６＋・・・十ｄ
７・ＲＯとして求めることができる。
てはｆ（ｘ） ＝ｘ５）を生成多項式Ｇ （Ｘ）で割算
し、その剰余をそれぞれＲ７＋ ”６・・・ＲＯとすれ
ば、”７ ＋ ＦＬ６・・・Ｒｏの組合せにより任意の
８ビツトキヤラクタｐ＝ （ｄｏ ｄｔ ＝１７） ＝
’ｏ・Ｉ）ｏ＋ｄ１−Ｉ）ｉ ＋−＋ｄ７・Ｉ）７ （
ｄｉ ＝ Ｏ／ １、＊＝ｏ、 １．・・・７）の剰余
（検査ピット）をｄｏ−Ｒ７＋ｄ１・Ｒ６＋・・・十ｄ
７・ＲＯとして求めることができる。
生成多項式として標準的に用いられているＧ （Ｘ＞＝
ｘ１６−１−ｘ１２＋ｘ５＋１（７）場合の具体的なＲ
，、（ｉ＝０、１．２．・・・７）の値を求めた表を第
１図に示す。
ｘ１６−１−ｘ１２＋ｘ５＋１（７）場合の具体的なＲ
，、（ｉ＝０、１．２．・・・７）の値を求めた表を第
１図に示す。
例えばＲ７（１）ｏに対する剰余）は几７＝ｘ＋ｘ−ｌ
−ｘ８−）−ｘ７−）−Ｘ３テあり、対応するＸ１５．
Ｘ１２゜ｘ８ ｅ ｘ７ ｗ ｘ３の各ｘｉの位置に１
＃が記されている。
−ｘ８−）−ｘ７−）−Ｘ３テあり、対応するＸ１５．
Ｘ１２゜ｘ８ ｅ ｘ７ ｗ ｘ３の各ｘｉの位置に１
＃が記されている。
第２図は第１図の表を用いた８ピット単位の並列ＣＲＣ
演算回路の構成を示したものである。第２図において、
１は記憶回路、２は８単位並列割算回路であり、８単位
並列割算回路２は第１図の表よりＤｏ１５＝ＤＩ７■Ｄ
■３ ＋ Ｄ Ｏ１４” Ｄ ■６■ＤＩ２゜ＤＯ１
３＝ＤＩ５０ＤＩｔ＋ −＋ ＤＯｏ ＝ ＤＩ４■Ｄ
Ｉｏとなる論理で構成すればよい。
演算回路の構成を示したものである。第２図において、
１は記憶回路、２は８単位並列割算回路であり、８単位
並列割算回路２は第１図の表よりＤｏ１５＝ＤＩ７■Ｄ
■３ ＋ Ｄ Ｏ１４” Ｄ ■６■ＤＩ２゜ＤＯ１
３＝ＤＩ５０ＤＩｔ＋ −＋ ＤＯｏ ＝ ＤＩ４■Ｄ
Ｉｏとなる論理で構成すればよい。
次に本発明の詳細な説明する。第３図は並列演算単位ｎ
を８とした場合の本発明の一実施例である。第３図にお
いて、１は記憶回路、３はｎ；８ビツト以下のすべての
ビット長に対する並列割算回路、４はパラレルシック、
５は端数ビット数検出回路である。並列割算回路３はｆ
ｔ０Ｍ （リードオンリーメモリ）を用いたメモリ変換
論理により構成できる。本実施例の場合は２ＫＷ Ｘ
１６ ｂｉｔ構成のＲＯＭが必要である。第４図に並列
割算回路３としてＲ，ＯＭを用いた場合の入力信号とア
ドレス（ＡＯｅ ’１ ＋・・・＊ Ａｔｏ ）との関
係を示す。第４図中、Ｋ２ＫＩＫＯは８ピット入力信号
中の端数ビット数を表わす２進数であり、例えば（Ｋ２
ＫＩＫＯ）＝（０１１）の場合は、端数ピットが３個で
あり、Ｄ（ｏｌｄ） （Ｏｌｄ）■
５〒Ｄ２■Ｒ１３・ＤＩ６＝Ｄ、■Ｒ１４・Ｄ（ｏｌｄ
） ＩＴ”Ｄｏ■Ｒ１５が有効入力となる。アドレス入力は
Ａ２ ＝ ＤＩｓ ｔ Ａ、＝ＤＩ６ 、 Ａ□ ＝Ｄ
Ｉ７で、Ａ７〜Ａ３は無効（×印で表わす）となる。従
って、ＲＱ１Ｍ内（二はＡ７〜／Ｖ３のすべての値に対
し、同一の内容が書かれる。他の（Ｋ２ Ｋｔ Ｋｏ
）に対しても同様である。
を８とした場合の本発明の一実施例である。第３図にお
いて、１は記憶回路、３はｎ；８ビツト以下のすべての
ビット長に対する並列割算回路、４はパラレルシック、
５は端数ビット数検出回路である。並列割算回路３はｆ
ｔ０Ｍ （リードオンリーメモリ）を用いたメモリ変換
論理により構成できる。本実施例の場合は２ＫＷ Ｘ
１６ ｂｉｔ構成のＲＯＭが必要である。第４図に並列
割算回路３としてＲ，ＯＭを用いた場合の入力信号とア
ドレス（ＡＯｅ ’１ ＋・・・＊ Ａｔｏ ）との関
係を示す。第４図中、Ｋ２ＫＩＫＯは８ピット入力信号
中の端数ビット数を表わす２進数であり、例えば（Ｋ２
ＫＩＫＯ）＝（０１１）の場合は、端数ピットが３個で
あり、Ｄ（ｏｌｄ） （Ｏｌｄ）■
５〒Ｄ２■Ｒ１３・ＤＩ６＝Ｄ、■Ｒ１４・Ｄ（ｏｌｄ
） ＩＴ”Ｄｏ■Ｒ１５が有効入力となる。アドレス入力は
Ａ２ ＝ ＤＩｓ ｔ Ａ、＝ＤＩ６ 、 Ａ□ ＝Ｄ
Ｉ７で、Ａ７〜Ａ３は無効（×印で表わす）となる。従
って、ＲＱ１Ｍ内（二はＡ７〜／Ｖ３のすべての値に対
し、同一の内容が書かれる。他の（Ｋ２ Ｋｔ Ｋｏ
）に対しても同様である。
第５図は並列割算回路（ＲＯＭ）３の出力を示した表で
あり、入力される端数ビット数ＩＫ （（Ｋ２ＫＩＫｏ
）の１０進表現）の値に対応して、その場合の出力が入
力信号Ｄ■」（Ｊ＝０，１．・・・７）の組合せで表現
されている。例えばに−６の場合、出力Ｄ０１３にはＤ
Ｉ７０ＤＩ３が出力される。すなわち、有効入力ＤＩ２
・・・Ｄ■７のうち、ＤＩ７かＤＩ３のどちらかが１１
＃の場合、ＤＱ１３ ＝１となる。
あり、入力される端数ビット数ＩＫ （（Ｋ２ＫＩＫｏ
）の１０進表現）の値に対応して、その場合の出力が入
力信号Ｄ■」（Ｊ＝０，１．・・・７）の組合せで表現
されている。例えばに−６の場合、出力Ｄ０１３にはＤ
Ｉ７０ＤＩ３が出力される。すなわち、有効入力ＤＩ２
・・・Ｄ■７のうち、ＤＩ７かＤＩ３のどちらかが１１
＃の場合、ＤＱ１３ ＝１となる。
第６図は端数ビット数検出回路５の構成を示したもので
あって、５１はＣＲＣ演算を行なうための並列入力デー
タを一時保持する記憶回路、５２は５１から読出した前
回の並列データ（Ｄ７ Ｄ６・・・ Ｄｔ ）と今回の
入力データ（ＰＤ７ ＰＤ６・・・Ｐ Ｄｏ）とから入
力情報ビット列の終了を示すフラグ（０１１１１１１０
）を検出し、（Ｄ７・・・Ｄｏ ）の中の端数ビット数
を出力する回路である。該回路の論理は第７図の入出力
論理で決定される。第７図中、ββ・・・は情報ピット
列であり、フラグ以外のピットノ（タンを示している。
あって、５１はＣＲＣ演算を行なうための並列入力デー
タを一時保持する記憶回路、５２は５１から読出した前
回の並列データ（Ｄ７ Ｄ６・・・ Ｄｔ ）と今回の
入力データ（ＰＤ７ ＰＤ６・・・Ｐ Ｄｏ）とから入
力情報ビット列の終了を示すフラグ（０１１１１１１０
）を検出し、（Ｄ７・・・Ｄｏ ）の中の端数ビット数
を出力する回路である。該回路の論理は第７図の入出力
論理で決定される。第７図中、ββ・・・は情報ピット
列であり、フラグ以外のピットノ（タンを示している。
また、情報ピット列中にフラグと同一バタンかあった場
合は１図中には示さないが、その旨が周知のフレーム受
信回路或いはプロセッサ等から知らされ、本来の終了フ
ラグとの区別はつくものとする。α、βは１０”、＠Ｉ
Ｉ′の任意のピットをとる。
合は１図中には示さないが、その旨が周知のフレーム受
信回路或いはプロセッサ等から知らされ、本来の終了フ
ラグとの区別はつくものとする。α、βは１０”、＠Ｉ
Ｉ′の任意のピットをとる。
以下、第３図の実施例の動作を説明する。いま入力情報
ビット列をｄＯｄｌ ”’ ｄｍ−１ｄｍ （１ｍ＋１
ａｍ＋２とする。こ＼にｍ ＝ ３・ｎ（ｎ：整数）
とし、ｄｙｙｌａｍ＋１ ａｍ＋２が８単位並列演算に
対する端数ピットである。（ｄｏ ｄ１＝”７）ｔ
（ｄｓ ・”１５） −（ｄｍ−ｓｄｍ−１）と各々８
ビット単位を区切りとして並列にデータが入力されると
、端数ビット数検出回路５からに＝Ｏが出力され、並列
割算回路３では８ビット並列入力に対する論理（第５図
ＩＫ＝ｏ参照）が選ばれ、第２図の場合と同様の出力が
得られる。
ビット列をｄＯｄｌ ”’ ｄｍ−１ｄｍ （１ｍ＋１
ａｍ＋２とする。こ＼にｍ ＝ ３・ｎ（ｎ：整数）
とし、ｄｙｙｌａｍ＋１ ａｍ＋２が８単位並列演算に
対する端数ピットである。（ｄｏ ｄ１＝”７）ｔ
（ｄｓ ・”１５） −（ｄｍ−ｓｄｍ−１）と各々８
ビット単位を区切りとして並列にデータが入力されると
、端数ビット数検出回路５からに＝Ｏが出力され、並列
割算回路３では８ビット並列入力に対する論理（第５図
ＩＫ＝ｏ参照）が選ばれ、第２図の場合と同様の出力が
得られる。
また、パラレルシフタ４では、記憶回路１がら読出しだ
前８ピツト入力に対する演算結果Ｒｏ（０１ｄ）（ｏｌ
ｄ） （ｏＩｄ） 几１ ・・・几、５ のうち、第２図の場合と同
様（ｏｌｄ） （ｏｌｄ） に、下位８ピツ）（Ｒｏ ・・・几７ ）を
並列割算回路３の出力ＤＯ８・・・Ｄ０１５と排他論理
和をとるようにシフトする。また、それ以外のパラレル
シフタ４の出力は１０″とする。これらの動作により、
（ｄｍ−ｓ・・・ｄｍ−ｔ ）までは第２図と同様に剰
余（ｎｅｗ） （ｎｅ’り Ｒ０・・・Ｒ１５が求められ、それが記憶口、路１に記
憶され、順次剰余が更新されていく。
前８ピツト入力に対する演算結果Ｒｏ（０１ｄ）（ｏｌ
ｄ） （ｏＩｄ） 几１ ・・・几、５ のうち、第２図の場合と同
様（ｏｌｄ） （ｏｌｄ） に、下位８ピツ）（Ｒｏ ・・・几７ ）を
並列割算回路３の出力ＤＯ８・・・Ｄ０１５と排他論理
和をとるようにシフトする。また、それ以外のパラレル
シフタ４の出力は１０″とする。これらの動作により、
（ｄｍ−ｓ・・・ｄｍ−ｔ ）までは第２図と同様に剰
余（ｎｅｗ） （ｎｅ’り Ｒ０・・・Ｒ１５が求められ、それが記憶口、路１に記
憶され、順次剰余が更新されていく。
最終８ビツトは（ｄｍ ｄｍ＋１ｄｍ＋２０１１１１
）であり、０１１１１は終了フラグの一部を示している
とする。該データが到来し、端数ピット数検出回路５の
記憶回路５１に記憶され、次に（１１０ααααα）が
入力されると、端数ピット数検出回路５は終了フラグを
検出し、ＩＫ＝３および（ｄｍ ｄｍ＋ｔ ｄｍ＋ｚ０
１１１１）を出力する。端数ビットｄｍ （１ｍ＋１
ｄｍ＋２は記憶回路１の出力Ｂ１５（ｏｌｄ） （
ｏＪｄ） （ｏｌｄ）・”１４ ＋ ＦＬ１３ と排他論理和がとられ、並列割算回路３への入力となる
（第４図参照）。従って、並列割算回路３の出力は第５
・図のに＝３に対応する値である。これに対し、パラレ
ルシフタ４の出力はｏ１５ ” ” １２”１ｄ’＋０
１４ ” Ｒ１１（０１ｄ）ｒ ０１３ ” ”１０”
１ｄ）ｔ ｏ１２ ” ”９ （０１ｄ）ｓ（ｏｌｄ
） （ｏｌｄ）０１１ ＝ Ｒ８・ ０
１０ “ Ｒフ ・ （） ９ ＝ Ｂ
６（ｏＩｄ）０８＝ Ｒ５（ｏｌｄ）、 ０７＝ Ｒ４
（”ｄ） 、 ０６’＝： Ｈ，３（ｏｌｄ）。
）であり、０１１１１は終了フラグの一部を示している
とする。該データが到来し、端数ピット数検出回路５の
記憶回路５１に記憶され、次に（１１０ααααα）が
入力されると、端数ピット数検出回路５は終了フラグを
検出し、ＩＫ＝３および（ｄｍ ｄｍ＋ｔ ｄｍ＋ｚ０
１１１１）を出力する。端数ビットｄｍ （１ｍ＋１
ｄｍ＋２は記憶回路１の出力Ｂ１５（ｏｌｄ） （
ｏＪｄ） （ｏｌｄ）・”１４ ＋ ＦＬ１３ と排他論理和がとられ、並列割算回路３への入力となる
（第４図参照）。従って、並列割算回路３の出力は第５
・図のに＝３に対応する値である。これに対し、パラレ
ルシフタ４の出力はｏ１５ ” ” １２”１ｄ’＋０
１４ ” Ｒ１１（０１ｄ）ｒ ０１３ ” ”１０”
１ｄ）ｔ ｏ１２ ” ”９ （０１ｄ）ｓ（ｏｌｄ
） （ｏｌｄ）０１１ ＝ Ｒ８・ ０
１０ “ Ｒフ ・ （） ９ ＝ Ｂ
６（ｏＩｄ）０８＝ Ｒ５（ｏｌｄ）、 ０７＝ Ｒ４
（”ｄ） 、 ０６’＝： Ｈ，３（ｏｌｄ）。
ｏ５” Ｒ２”１ｄ）＋ ０４ ””１ ＊ ｏ
３＝ ”Ｏ（０”）（ｏｌｄ） ｏ２＝ｏ、ｏｌ＝ｏとなり、これと並列割算回路３の出
力との排他論理和が最終的な剰余（検査ビット）として
出力される１ことになる。
３＝ ”Ｏ（０”）（ｏｌｄ） ｏ２＝ｏ、ｏｌ＝ｏとなり、これと並列割算回路３の出
力との排他論理和が最終的な剰余（検査ビット）として
出力される１ことになる。
なお、パラレルシフタ４は例えば周知のマルチプレクサ
回路を用いることにより容易に実現でき、１度のクロッ
ク入力によりパラレル出力を得ることができるため、演
算時間は極めて短かくできる。
回路を用いることにより容易に実現でき、１度のクロッ
ク入力によりパラレル出力を得ることができるため、演
算時間は極めて短かくできる。
また、記憶回路１および５１をＩＣメモリとし、各ワー
ドを多重入力回線に対応して割付けることにより、時分
割多重並列入力情報列に対して適用することかできる。
ドを多重入力回線に対応して割付けることにより、時分
割多重並列入力情報列に対して適用することかできる。
本実施例では、８ビット単位の並列演算を基本とする場
合について述べたが、同様の考え方により、一般のｎビ
ット単位の並列演算に対し、端数ビットが生じる場合も
容易に実現できる。
合について述べたが、同様の考え方により、一般のｎビ
ット単位の並列演算に対し、端数ビットが生じる場合も
容易に実現できる。
また、生成多項式〇 （ｘ）の形式についても、並列割
算回路３の論理（ＲＯＭ論理）を変更することで、任意
の形式をとることが可能である。
算回路３の論理（ＲＯＭ論理）を変更することで、任意
の形式をとることが可能である。
また、本実施例では、端数ピット数検出回路５を用いた
場合を示したが、フレーム受信回路やプロセッサからあ
らかじめ端数ビット数を通知することができる場合は、
端数ピット数検出回路５が不要となることは言うまでも
ない。
場合を示したが、フレーム受信回路やプロセッサからあ
らかじめ端数ビット数を通知することができる場合は、
端数ピット数検出回路５が不要となることは言うまでも
ない。
以上説明したように、本発明によれば、並列演算による
高速性を保持しつつ、任意ピット長の情報ピット列に対
するＣＲＣ演算を可能とする利点があり、例えば基本的
に任意長であるＦ（ＤＬＣフレームの送受信回路で高速
の多重処理が必要な場合等に極めて有効である。
高速性を保持しつつ、任意ピット長の情報ピット列に対
するＣＲＣ演算を可能とする利点があり、例えば基本的
に任意長であるＦ（ＤＬＣフレームの送受信回路で高速
の多重処理が必要な場合等に極めて有効である。
また、本発明はｎビット以下のすべてのビット数単位の
並列ＣＲＣ演算回路を実現しているので、入力並列ビッ
ト数（ｍ （： ｎ ）をプリセットすれば、ｎ以下の
並列ＣＩＦＣ演算回路（この場合データ長はｍの倍数）
としても利用することができる。したがって、本発明は
ビットシリアルを含むｎビット単位以下の並列高速ＣＲ
Ｃ演算を、端数ビットを発生する場合も合わせて実現し
ており、高機能なＣＲＣ演算回路としてＬＳＩ化にも適
している。
並列ＣＲＣ演算回路を実現しているので、入力並列ビッ
ト数（ｍ （： ｎ ）をプリセットすれば、ｎ以下の
並列ＣＩＦＣ演算回路（この場合データ長はｍの倍数）
としても利用することができる。したがって、本発明は
ビットシリアルを含むｎビット単位以下の並列高速ＣＲ
Ｃ演算を、端数ビットを発生する場合も合わせて実現し
ており、高機能なＣＲＣ演算回路としてＬＳＩ化にも適
している。
第１図は８単位データに対する剰余を表わす図、第２図
は従来の８単位データに対する並列ＣＲＣ演算回路を示
す図、第３図は本発明の一実施例を示す図、第４図は第
３図の並列割算回路への六方信号を表わす図、第５図は
第３図の並列割算回路の出力信号を表わす図、第６図は
第３図の端数ピット数検出回路の構成図、第７図は第６
図の端数ピット数検出回路Ｉ：おけるフラグ位置検出部
の入出力論理を示す図である。 １・・・記憶回路、２・・・８単位並列割算回路、３・
・・並列割算回路、４・・・パラレルシック、５・・・
端数ビット数検出回路、５１・・・記憶回路、５２・・
・フラグ位置検出回路。 ・ 入 代理人 弁理士 鈴 木 誠（、−１擾゛１゛−５
；、１”１．：＋’
は従来の８単位データに対する並列ＣＲＣ演算回路を示
す図、第３図は本発明の一実施例を示す図、第４図は第
３図の並列割算回路への六方信号を表わす図、第５図は
第３図の並列割算回路の出力信号を表わす図、第６図は
第３図の端数ピット数検出回路の構成図、第７図は第６
図の端数ピット数検出回路Ｉ：おけるフラグ位置検出部
の入出力論理を示す図である。 １・・・記憶回路、２・・・８単位並列割算回路、３・
・・並列割算回路、４・・・パラレルシック、５・・・
端数ビット数検出回路、５１・・・記憶回路、５２・・
・フラグ位置検出回路。 ・ 入 代理人 弁理士 鈴 木 誠（、−１擾゛１゛−５
；、１”１．：＋’
Claims (1)
- １、 データビット列に対し、誤り検出のため付加する
巡回符号（以下ＣＲＣと称す）を、到来する並列複数ビ
ット単位の演算により生成する巡回符号演算方式におい
て、前記複数ビット単位（ｎ）以下のすべてのピット数
に対する並列割算回路を設け、データビット長がｎの倍
数でなく端数が生じる場合も、該端数ビットに対する並
列ＣＲＣ演算を行ない、任意長のデータビット列に対す
るＣＲＣの生成を行なうことを特徴とする巡回符号演算
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171046A JPS5872253A (ja) | 1981-10-26 | 1981-10-26 | 巡回符号演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171046A JPS5872253A (ja) | 1981-10-26 | 1981-10-26 | 巡回符号演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5872253A true JPS5872253A (ja) | 1983-04-30 |
Family
ID=15916076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171046A Pending JPS5872253A (ja) | 1981-10-26 | 1981-10-26 | 巡回符号演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5872253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150940A (ja) * | 1987-12-08 | 1989-06-13 | Hitachi Ltd | Ｃｒｃ演算方式 |
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| US8402353B2 (en) | 2008-09-12 | 2013-03-19 | Nec Corporation | Cyclic code processing circuit, network interface card, and cyclic code processing method |
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-
1981
- 1981-10-26 JP JP56171046A patent/JPS5872253A/ja active Pending
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