JPS5870662A - Digital integrated circuit - Google Patents
Digital integrated circuitInfo
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- JPS5870662A JPS5870662A JP56168711A JP16871181A JPS5870662A JP S5870662 A JPS5870662 A JP S5870662A JP 56168711 A JP56168711 A JP 56168711A JP 16871181 A JP16871181 A JP 16871181A JP S5870662 A JPS5870662 A JP S5870662A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/20—Arrangements affording multiple use of the transmission path using different combinations of lines, e.g. phantom working
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Abstract
Description
【発明の詳細な説明】
この発明はディジタル集積回路、特に２埴信号を多値レ
ベルの信号に変換する信号変換回路と多値信号を２僅信
号にもどす信号変換回路とを備えたディジタル集積回路
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital integrated circuit, particularly a digital integrated circuit that includes a signal conversion circuit that converts a two-level signal into a multi-level signal, and a signal conversion circuit that converts the multi-level signal back to a two-level signal. Regarding.
現在、例えば１６ビツト系のマイコンを構成するＬＳＩ
（大規模集積回路）においては、ｌチップ上に４５，０
００〜６８，０００側根度のＭＯＳＦＥＴ等の素子が形
成される。しかしながら、これらの素子の占める面積は
、チップ面積全体の約２０〜３０チにすぎず、残りの７
０〜８０％の面積の大部分は、チップ上にブロック化し
て形成された単位的な機能回路間を接続する配線によっ
て占められている。Currently, for example, LSIs that make up 16-bit microcontrollers
(large-scale integrated circuits), 45,0
Elements such as MOSFETs having a lateral radius of 0.00 to 68,000 are formed. However, the area occupied by these elements is only about 20 to 30 inches of the entire chip area, and the remaining 7
Most of the area of 0 to 80% is occupied by wiring that connects unitary functional circuits formed in blocks on the chip.
これは、これまでのＬＳＩにおいては、１コネクシヲン
には１ビツトの信号しか送らないようにしていたため、
多いときは配線が数百本も必要となっていりからである
。This is because in previous LSIs, only one bit of signal was sent per connection.
This is because when the number of wires is large, hundreds of wires are required.
一万、現在、ＩＣにおいては、更に素子を高集積するＶ
ＬＳＩ化が進められており、１チツグ上に更に多（の素
子、回路が形成されるようになってき１いる。ところが
、素子の増加に伴たつ又、ますます各回路間を接続する
配線のチップ上に占める面積の比率が増加してしまうと
いう問題点がある。Currently, in ICs, V
With the advancement of LSI, more and more elements and circuits are being formed on one chip. However, as the number of elements increases, the number of wirings connecting each circuit is also increasing. There is a problem in that the ratio of the area occupied on the chip increases.
そこで、この発明は、ＬＳＩの入出力部および各単位的
な回路に、２値信号を多値レベルの信号に変換し、また
これを逆変換するための信号変換回路をそれぞれ設け、
機能回路間を接続するコネクツ３フ１本について２ビツ
ト以上の信号を乗せ−ｃＢることかできるようにし、こ
れによって、各回路間のコネクションの本数を減らし、
１チツプ上に占める配線の面積の比率を減少させること
を目的とする。Therefore, the present invention provides a signal conversion circuit for converting a binary signal into a multilevel signal and inversely converting the signal into a multilevel signal in the input/output section and each unitary circuit of the LSI.
It is possible to carry a signal of 2 bits or more -cB per connector 3 connecting between functional circuits, thereby reducing the number of connections between each circuit,
The purpose is to reduce the ratio of the area of wiring on one chip.
以下図面に基づいて本発明を説明する。The present invention will be explained below based on the drawings.
第１図は本発明の一実施例を示すものである。FIG. 1 shows an embodiment of the present invention.
図において、ＪはＬＳＩチップ、２３〜２ｃはＬＳＩチ
ップ】上に設けられ７？信号変換回路である。In the figure, J is an LSI chip, 23 to 2c are LSI chips, and 7? This is a signal conversion circuit.
イｇ号変換回路２ａはＬＳＩチップ１の入力部に設けら
れており、外部からＮビットの２値信号を導入するＮ本
の接続１１３ａ、３ｂ・・・・・・３ｎが接続されてい
る。そして、信号変換回路２ａは、外部から入力された
２値信号を多値レベルの信号に変換して、チップ】上に
ブロック化して形成された適当な信号処理回路４の近傍
接設けられている４Ｎ号変換回路２ｂに出力する。従っ
て、上記信号変換回路２ａと２ｂとは、外部接続＋１！
１１３ａ〜３ｎよりも少ないｎ本のコネクタ１ン５３〜
５ｍＶＣよって接続されている。The Ig conversion circuit 2a is provided at the input section of the LSI chip 1, and is connected to N connections 113a, 3b, . . . , 3n that introduce N-bit binary signals from the outside. The signal conversion circuit 2a converts a binary signal inputted from the outside into a multilevel signal, and is provided in the vicinity of a suitable signal processing circuit 4 formed in blocks on the chip. The signal is output to the 4N conversion circuit 2b. Therefore, the signal conversion circuits 2a and 2b are externally connected +1!
113a~3n fewer connectors 153~
It is connected by 5mVC.
上記信号変換回路２ｂは上記回路２ａにより変換された
多値レベルの信号を受けて、これを元のＮビットの２値
信号に逆変換して、信号処理回路４に供給する。The signal conversion circuit 2b receives the multilevel signal converted by the circuit 2a, inversely converts it into the original N-bit binary signal, and supplies it to the signal processing circuit 4.
なお、信号変換回路２Ｃは、信号処理回路４から出力さ
れ工信号変換回％２ｂにて変換された信号等を、同じく
元のＮビットの２僅信号に変換して、Ｌ８Ｉチップ外部
の他の装置等に供給する。Note that the signal conversion circuit 2C converts the signals outputted from the signal processing circuit 4 and converted in the signal conversion circuit %2b into the original N-bit 2 signals, and converts them into other signals outside the L8I chip. Supply to equipment, etc.
第２図は上」信号変換回路２ａ〜２ｃの具体的な回路構
成の一例を示すもので、送信部Ａと受信ＩＩＢとＫより
一組の信号変換回路が構成されている。図面には説明を
簡単にするため、−例として、２ビツトの２億信号を変
換する回路を示しである。FIG. 2 shows an example of a specific circuit configuration of the upper signal conversion circuits 2a to 2c, in which a transmitter A and receivers IIB and K constitute a set of signal conversion circuits. In order to simplify the explanation, the drawings show, by way of example, a circuit for converting a 2-bit 200 million signal.
送信部Ａは基準電圧発生回路７と、４個のスイッチＭＯ
８ＦＢＴへ８．へ１．へ３．へ、およびデコーダ８ｍを
含む。電圧発生回路７は４段階の固定的な電圧Ｖｍ、
Ｖｂ、 Ｖｃ、 Ｖｄを発生する。スイッチＭＯ８Ｆ）
ｉｆＴＱ、、〜Ｑａ４は、上記電圧発生回路７において
発生された電圧Ｖａ−Ｖｄを各々別個に引き出すスイッ
チ機能を有する。また、よ記デコーダ８鳳は２ビツトの
２１［信号を受けて、これに応じて上記スイッチＭＯ８
ＰＥＴＱａ、〜へ。The transmitter A includes a reference voltage generation circuit 7 and four switches MO.
To 8FBT8. To 1. Go to 3. to, and a decoder 8m. The voltage generation circuit 7 generates a fixed voltage Vm in four stages,
Generates Vb, Vc, and Vd. switch MO8F)
ifTQ, . . . -Qa4 have a switch function to draw out the voltages Va-Vd generated in the voltage generating circuit 7 separately. Further, the decoder 8 receives the 2-bit 21 signal and accordingly switches the switch MO8.
PETQa, to.
の５ちいずれか一つを選択し、そのゲート電極に所定の
電圧を印加し℃、これをオンさせる。オンされたＭ０８
ＰＥＴＱ、１〜へ、は、対応された電圧Ｖａ〜Ｖｄの一
つな、一本の共通のコネクション５へ送り出す。Select one of the five, apply a predetermined voltage to its gate electrode, and turn it on at °C. M08 turned on
PETQ, 1~, sends out to one common connection 5, one of the corresponding voltages Va~Vd.
すなわち、送信部ＡＪＣおいては、接続１１３． ａ
ｆ３ｂより入力されｆｅ２ビットの２僅信号に対応した
４段階の電圧Ｖａ−ｗＶｄのいずれか一つが選択される
ことにより、多値レベルの信号に変換され１、一本のコ
ネクシｌンＳ′ｌＬ−通−）″Ｃ受信［Ｂへ送信される
ことになる。That is, in the transmitter AJC, the connection 113. a
By selecting one of the four voltage levels Va-wVd corresponding to the two signals of the fe2 bit input from f3b, the signal is converted into a multi-level signal, and the signal is converted to a multi-level signal. -Transmission-)"C Reception [will be sent to B.
次に、受信部Ｂは、特に制限されないが、上記送信部人
から送信された多ｉ［レベルの信号によって駆動される
４個のインバータと、デコーダ８ｂとを含む。上記イン
バータは、それぞれ負荷Ｍ０８ＦＥＴＱ、と駆動用ＭＯ
８ＦＥＴＱｉ１．Ｑい。Next, the receiving section B includes, but is not particularly limited to, four inverters driven by the multi-level signal transmitted from the transmitting section and a decoder 8b. The above inverters each have a load M08FETQ and a drive MO
8FETQi1. Q.
Ｑｂ、を食はＱｂ４ とからなる。各駆動用ＭＯ８Ｆ
ＥＴＱｂ１〜Ｑｂ４のゲート電極は、それぞれ上記コネ
クション５に接続されていて、上記送信部人から送出さ
れた多値レベルの信号が供給される。The eclipse consists of Qb and Qb4. MO8F for each drive
The gate electrodes of ETQb1 to Qb4 are each connected to the connection 5, and are supplied with a multilevel signal sent from the transmitter.
そして、各インバータ（Ｑｌｔ Ｑｂｌ）〜（Ｑ。Then, each inverter (Qlt Qbl) to (Q.
Ｑｂ４）は、それぞれの駆動用ＭＯ８ＦＢＴＱ５、〜Ｑ
ｂ４のＷ／Ｉ、比（ゲート電極の幅Ｗと長さＬとの比）
を変えるととＫよって、回路の論理しきい値電圧が異な
るように構成されている。Qb4) are the respective drive MO8FBTQ5, ~Q
W/I ratio of b4 (ratio between width W and length L of gate electrode)
The circuit is configured so that the logic threshold voltage of the circuit differs depending on K and K.
つまり、各インバータ（Ｑｌｔ Ｑｂよ）〜（Ｑ８゜Ｑ
、４）は、それぞれのしきい厘電圧なりｔｈｌ〜ｖｔｈ
４とすると、送信部Ａからの多値レベルの信号ｖ、−ｖ
ｄ＜対シ”Ｃ−Ｖｌｈｌ＜ ｖ５１ ＜ ｖｔｈｌ ＜
Ｖｂ＜ｖ、い＜ ＶＣ＜ ■ｔｈ４ ＜ ｖｄとなる
ようｋされている。In other words, each inverter (Qlt Qb) ~ (Q8゜Q
, 4) are the respective threshold voltages thl~vth
4, the multi-level signals v, -v from the transmitter A
d< vs. C-Vlhl< v51 < vthl <
It is set so that Vb<v, VC<■th4<vd.
従りエ、多値レベルの信号の電圧が最も低いｖ３のとぎ
は、インバータ（Ｑｌｔ Ｑｂｌ）の出力のみがロウレ
ベルで他のインバータの出力はハイレベルとなる。そし
て、多値レベルの信号の電圧がｖｂ−＋ｖｃ−４−ｖｄ
さ馴に上がるに従りて、ロウレベルの信号を出力するイ
ンバータの数が増えて行く。Therefore, at v3, where the voltage of the multilevel signal is the lowest, only the output of the inverter (Qlt Qbl) is at low level and the outputs of the other inverters are at high level. Then, the voltage of the multi-level signal is vb-+vc-4-vd
As the power level increases, the number of inverters that output low level signals increases.
デコーダ８ｂはプライオリティデコーダであつて、上靴
インバータ（Ｑｌ ｅ Ｑｂｌ ）〜（Ｑ１Ｑｂ４）か
らのロウレベルの出力信号の優先度な判別することによ
って、それに応じた２僅信号を出力する。The decoder 8b is a priority decoder, and determines the priority of the low level output signals from the shoe inverters (Qle Qbl) to (Q1Qb4) and outputs a corresponding signal.
すなわち、多値レベルの信号の電圧に対応された２値信
号を出力するととｋより、送信部ＡＫて変換された多値
レベルの信号な元の２ビツトの２１信号に戻し工やるの
である。That is, when a binary signal corresponding to the voltage of a multi-level signal is output, it is processed back to the original 2-bit 21 signal, which is a multi-level signal converted by the transmitter AK.
このように、送信部人にて２値信号を多値レベル信号に
変換して受信ｓＢｋ送り、これを逆変換するよ５ｋｌ、
たことｋより、回路間を結ぶコネクションの数を減らす
ことかできたのである。In this way, the transmitter converts the binary signal into a multi-level signal and sends it to the reception sBk, which is then inversely converted to 5kl.
This made it possible to reduce the number of connections between circuits.
なお、上記実施例では、２ビツトの２Ｉ［信号を変換す
る回路を説明し食が、Ｎビットの２Ｉ信号を同様にして
多値レベルの信号に変換して送信することも可能である
。In the above embodiment, a circuit for converting a 2-bit 2I signal will be described, but it is also possible to similarly convert an N-bit 2I signal into a multilevel signal and transmit it.
また、２恒信号を多値ジベル信号の他、アナログ信号や
Ｐ ＣＭ （ｐｕｌｓｅ ｃｏｄｅ ｍｏｄｕｌａｔｉ
ｏｎ ）等の種々の信号形態に変換して送信するように
してもよい。Furthermore, in addition to multilevel doubling signals, binary signals can also be converted into analog signals and PCM (pulse code modulation) signals.
The signal may be converted into various signal formats such as (on) and transmitted.
さらに％第１図に示した信号変換回路２１〜２Ｃに、そ
れぞれ第２図の送信部人および受信部Ｂの両機能を持た
せて、コネクション５ａ〜５ｎを介して双方向の信号伝
、達を行なわせるように構成することも可能である。Further, the signal conversion circuits 21 to 2C shown in FIG. 1 are provided with the functions of both the transmitting section and the receiving section B shown in FIG. It is also possible to configure the system to perform the following.
この発明は以上説明したように構成されているので、Ｎ
ビットの２僅信号に対してＮより少ないｎ本のコネクタ
１ンを各単位的回路間に設ければよい。そのため、信号
変換回路を設けることにより、素子の占める面積がその
分だけ増加しても、現在の技術では配線の数が減少する
ことによる配線の占有面積の減少分の方が大き〜・究め
、ＬＳＩ全体としてはチップサイズを小さくすることが
できる。しかも、これによって歩留も向上する。また、
配線数が減少するため、設計の際におけるレイアウトの
ミスが減少するという効果もある。特に本発明は、配線
の占有面積の比率が太き（なるＶＬＳＩに有効である。Since this invention is configured as explained above, N
It is sufficient to provide n connectors, which is less than N, between each unitary circuit for two bit signals. Therefore, even if the area occupied by the element increases by providing a signal conversion circuit, the reduction in area occupied by the wiring due to the reduction in the number of wiring is greater with current technology. The chip size of the entire LSI can be reduced. Moreover, this also improves yield. Also,
Since the number of wiring lines is reduced, layout errors during design are also reduced. In particular, the present invention is effective for VLSIs in which the ratio of the area occupied by wiring is large.
なお、前記受信部Ｂ等は、第２図に示す回路に限定され
るものではない。例えば、図示のようなしきい値電圧が
互いに異なるインバータ（ＱＲ。Note that the receiving section B and the like are not limited to the circuit shown in FIG. 2. For example, inverters (QR) with different threshold voltages as shown in the figure.
Ｑｂｌ ） ｓ４（％ ｔ Ｑｂり・・・・・・Ｋかえ
て、多値入力信号がゲートに供給される入力ＭＯ８ＦＢ
Ｔと、そのソースに直列接続された４個の負荷ＭＯ８Ｆ
ＥＴとを含むような分圧回路と、この分圧回路における
各負荷ＭＯ８ＦＥＴのｇ！！絖点にそれぞれの入力が接
続され大豆いにしきい値電圧の等しい複数のインバータ
とを用いることができる。また、互いにしぎい値電圧の
異なるインバータにかえて互いに異なる参照電圧が供給
される複数のコンパレータを用いることができる。Qbl ) s4 (% t Qbri...K On the contrary, the input MO8FB to which the multi-value input signal is supplied to the gate
T and four loads MO8F connected in series to its source
g! of each load MO8FET in this voltage dividing circuit. ! A plurality of inverters each having an input connected to the inverter and having the same threshold voltage can be used. Furthermore, instead of inverters having mutually different threshold voltages, a plurality of comparators to which mutually different reference voltages are supplied can be used.
本発明は実施例に限定されない。例えば、導線３３〜３
ｎを、双方向性導線として用いる場合、信号変換回路２
ａは、Ｌ８Ｉ外部から導１１Ｂａ〜３・ｎＶｃ供給され
た信号を、導１１５ａ〜５ｍに供給すべき信号に変換す
るための変換回路と、導線５ａ〜５ｍに供給された信号
を導線３ａ〜３ｎＶｃ供給するための信号に変換する信
号変換回路から構成されて良い。信号変換回路２ｂ、２
ｃも同様に双方向性回路とされて鼠い。The invention is not limited to the examples. For example, conductor wires 33-3
When using n as a bidirectional conducting wire, the signal conversion circuit 2
a is a conversion circuit for converting signals supplied from the outside of L8I into conductors 11Ba to 3·nVc into signals to be supplied to conductors 115a to 5m, and converts signals supplied to conductors 5a to 5m to conductors 3a to 3nVc. It may be comprised of a signal conversion circuit that converts into a signal for supply. Signal conversion circuit 2b, 2
Similarly, c is also considered to be a bidirectional circuit.
第１図は本発明に係るディジタル集積回路の一実施例を
示す概略斜視図、第２図はその信号変換回路の一実施例
を示す回路図である。
１・・・ＩＣチップ、２ａ、２ｂ、２Ｃ・・・信号変換
回路、５＠〜５ｎ・・・配ＩＩ（コネクション）、Ａ・
・・送信部、Ｂ・・・受信部。FIG. 1 is a schematic perspective view showing an embodiment of a digital integrated circuit according to the present invention, and FIG. 2 is a circuit diagram showing an embodiment of the signal conversion circuit. 1... IC chip, 2a, 2b, 2C... signal conversion circuit, 5@~5n... wiring II (connection), A.
... Transmitting section, B... Receiving section.
Claims (1)
信号を上記第１の複数の配線よりも少ない数の第２の配
線に供給するための信号に変換する第１の信号変換回路
と上記第１の信号変換回路から出力された信号を元の２
僅信号に変換する第２の信号変換回路およびこれらの信
号変換回路間を接続するための上記第２の配線とを備え
たことを特徴とするディジタル集積回路。A first signal conversion circuit that converts a multi-bit binary signal supplied via the first plurality of wirings into a signal to be supplied to a smaller number of second wirings than the first plurality of wirings. and convert the signal output from the first signal conversion circuit into the original 2
1. A digital integrated circuit comprising: a second signal conversion circuit for converting into a small signal; and the second wiring for connecting these signal conversion circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168711A JPS5870662A (en) | 1981-10-23 | 1981-10-23 | Digital integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168711A JPS5870662A (en) | 1981-10-23 | 1981-10-23 | Digital integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870662A true JPS5870662A (en) | 1983-04-27 |
Family
ID=15873028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56168711A Pending JPS5870662A (en) | 1981-10-23 | 1981-10-23 | Digital integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870662A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4841786B2 (en) * | 2000-01-06 | 2011-12-21 | ラムバス・インコーポレーテッド | Low latency multilevel communication interface |
| US9544169B2 (en) | 1999-10-19 | 2017-01-10 | Rambus Inc. | Multiphase receiver with equalization circuitry |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5035373A (en) * | 1973-07-27 | 1975-04-04 | ||
| JPS5694862A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Signal transmission circuit |
-
1981
- 1981-10-23 JP JP56168711A patent/JPS5870662A/en active Pending
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| US9998305B2 (en) | 1999-10-19 | 2018-06-12 | Rambus Inc. | Multi-PAM output driver with distortion compensation |
| JP4841786B2 (en) * | 2000-01-06 | 2011-12-21 | ラムバス・インコーポレーテッド | Low latency multilevel communication interface |
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