JPS58692B2 - カウンタ - Google Patents

Description

【発明の詳細な説明】 本発明は簡単な構成ならびに簡単な操作にて、Ｎ進（た
だし、Ｎは任意の整数）カウンタはもとより、Ｎ値を中
心とする（Ｎ＋ｎ）進（ただし、ｎは任意の整数）カウ
ンタ、および（Ｎ−ｎ）進カウンタとし得るカウンタに
関するものである。

従来、外部の設定手段によりカウント数を変えるのに、
通常、プログラマブル・カウンタ（ｐｒｏｇｒａｍａｂ
ｌｅ−Ｃｏｕｎｔｅｒ）と呼ばれるＩＣ等が用いられる
が、これらの場合、外部の設定手段の出力Ｎとカウント
数Ｎを一致させるのは非常に簡単であるが、外部の設定
手段の出力の値を任意の値を中心に増減させるには相当
複雑な処理をする必要があった。

本発明は複雑な処理をすることなく、Ｎ進、（Ｎ＋ｎ）
進、（Ｎ−ｎ）進のカウント機能を有するカウンタを提
供するものである。

以下、本発明を図示の実施例に基いて説明する。

第１図は本発明の基本構成を示すブロック図である。

同図において、１はプログラム可能なカウンタ、２は２
進化１０進出力を出力するデジタルスイッチ、３はカウ
ント数の増減を決定するカウント数増減スイッチで、こ
れらのデジタルスイッチ２とカウント数増減スイッチ３
とでカウント数設定手段１４を構成している。

このカウンタの入出力関係は入力周波数がｆで、カウン
ト数設定手段の出力が±ｎの時に出力周波数が、ｆ／（
Ｎ±ｎ）となる様に工夫されている。

第２図は第１図の要部のブロックを更に具体的に示した
本発明の要部具体的実施例を示す図である。

同図において、４，５は２入力のＡＮＤゲート回路、６
は２入力のＯＲゲート回路、７はインバータ、８，９，
１０はそれぞれプログラム可能で、４ビツトのデータ入
力端子ａ、ｂ、ｃ、ｄにプリセットしたいデータをプロ
グラムし、ロード入力端子ＬＤに論理「１」を加えると
、プログラミングしたデータが読み込まれ、出力端子Ａ
、Ｂ。

Ｃ，Ｄから所要のデータを取り出すことができる１０進
のプログラマブル・アップダウン・カウンタである。

なお、これは、ＵＤ端子を論理「１」にすると、ダウン
カウンタとして動作し、ＵＤ端子を論理「０」にすると
アップカウンタとして動作する様に構成され、またＣＫ
はカウント入力を、ＣＢは１０進の桁上げ、または桁下
げパルスを出す端子を示している。

また、上述のａ、ｂ、ｃ。ｄとＡ、Ｂ、Ｃ，Ｄはそれぞ
れ２進化１０進コードの重み１，２，４，８に対応して
いる。

１１゜１２はカウント数を決作するためのプリセットス
イッチであり、本実施例ではスイッチの表示に対応する
２進化１０進のＢＣＤコードを出力するデジタルスイッ
チ２を構成している。

１３は＋、−の画表示をもつカウント数増減用の切換え
スイッチであり、その出力端子（可動端子）には、＋の
時に論理「１」が、−の時に論理「０」が出る様に工夫
されている。

次に本実施例の動作を説明するが、ここでは±２３％ず
つカウント数をずらせる場合について述べる。

まず、プリセットスイッチ１２と１１に数値「２」と「
３」をプリセットし、切換えスイッチ１３を＋側に倒し
て論理「１」を設定した場合を考える。

その時、カウンタ８，９，１０はそれぞれのＵＤ端子が
論理「１」となってダウンカウント・モードとなり、同
時にカウンタ８，９゜１０のそれぞれのプリセット値が
順に「１」。

「２」、「３」と設定される。

第３図は上記のダウンカウンタの動作をわかりやすく説
明するためにゲート類を整理して簡略化した構成図で、
以下にその動作を説明する。

この時のカウンタのカウント開始時の初期値は１２３で
あるので、クロックパルスが１つ入力されるごとにカウ
ンタは１２３，１２２，１２１．・・・・・・・・・と
カウントダウンを始め、カウンタの内容が０になったと
同時にＣＢ端子は桁下げパルスを出し、１２３パルスの
カウントが終了したことを示す。

次に、プリセットスイッチ１２と１１のプリセット値「
２」、「３」は変えずに、切換スイッチ１３を一側に切
換えた場合を説明する。

この時、カウンタ８，９，１０はそれぞれのＵＤ端子が
論理「０」となってアップカウント・モードとなり、同
時にカウンタ８，９，１０のそれぞれのプリセット値は
順に「０」、「２」、「３」と設定される。

すなわちカウンタ８，９，１０はプリセット値２３のア
ップカウンタとなる。

第４図は上記のアップカウンタの動作をわかりやすく説
明するためにゲート類を整理して簡略化した構成図で、
以下にその動作を説明する。

この時のカウント開始時の初期値は２３であるので、ク
ロックパルスが１つ入力されるごとにカウンタは２３，
２４，２５．・・・・・・・・・とカウントアツプを始
め、カウンタの内容が１００、すなわちカウンタ８のＡ
出力が論理「１」となったと同時に、その出力によって
、カウンタ８自身も含めカウンタ９．１０のすべてにロ
ードをかけて、カウンタの内容は再び２３の状態になる
と同時に、７７パルスのカウントが終了したことを示す
。

以上、説明した様に、１０進の３桁のカウンタで、２番
目と最小桁のカウンタのプリセット値をそれぞれ「２」
、「３」として、切換スイッチ１３を＋側とした時、最
大桁のカウンタのプリセット値が「１」となり、同時に
全カウンタはダウンカウント・モードとなる。

すなわち、このカウンタはプリセット値「１２３」のダ
ウンカウンタとなり、（１００＋２３）進カウンタとし
て動作する。

同様に、２番目と最小桁のカウンタのプリセット値をそ
れぞれ「２」、「３」のままとし、切換スイッチ１３を
一側にした時は、最大桁のカウンタのプリセット値は「
０」となり、同時に全カウンタはアップカウント・モー
ドとなる。

すなわち、このカウンタはプリセット値「２３」のアッ
プカウンタとなり、（１００−２３）進カウンタとなる
。

以上の説明と同様に、３桁（Ｎ＝１００に対応する）の
カウンタの場合、プリセットスイッチに０、＋ｎ、−ｎ
を設定すれば、それぞれ１００進、（１００＋ｎ）進、
（１００−ｎ）進カウンタとすることができる。

同様に、Ｎ＝１０００の場合は４桁の１０進カウンタで
構成され、その最大桁のカウンタのプリセット入力と、
カウントモード設定が前記切換スイッチによって同時に
コントロールされるように動作し、そのプリセット値を
０．＋ｎ、−ｎとすれば、それぞれ１０００進、（１０
００＋ｎ）進、（１０００−ｎ）進カウンタとなる。

以下の表にカウンタを構成する１０進のプログラマブル
カウンタの桁数（個数）とＮの値の関係例を示す。

以上のように本発明は簡単な構成ならびに操作によって
、任意の値Ｎを中心として（Ｎ＋−ｎ）進カウンタある
いは（Ｎ−ｎ）進カウンタとし得るもので、その効果は
非常に大きいものがある。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック図、第２図は
本発明の実施例の要部具体的ブロック図、第３図および
第４図は同本発明の実施例の各状態における要部ブロッ
ク図である。 １・・・・・・プログラム可能なカウンタ、２・・・・
・・デジタルスイッチ、３・・・・・・カウント数増減
スイッチ、８．９，１０・・・・・・プログラマブル・
アップダウン・カウンタ、１１，１２・・・・・・プリ
セットスイッチ、１３・・・・・・切換えスイッチ、１
４・・・・・・カウント数設定手段。

Claims (1)

1. 【特許請求の範囲】 １ カウント数設定手段により、カウント数の設定およ
   びアップカウントとダウンカウントのカウントモード切
   換が可能なプログラマブルカウンタを複数個直列的に接
   続し、かつ前記カウント数設定手段の指令出力が０の時
   に、前記プログラマブルカウンタの所定のタップからの
   カウント出力を論理合成して前記プログラマブルカウン
   タのロード端子に帰還して、Ｎ（ただし、Ｎは任意の整
   数）進カウンタとなるように構成したカウンタであって
   、前記プログラマブルカウンタにカウントモード切換ス
   イッチを設け、前記カウント数設定手段による指令出力
   をｎ（ただし、ｎはＮより小さな整数）とし、前記切換
   スイッチをアップカウントモード側にした時に（Ｎ−ｎ
   ）進カウンタとなり、前記切換スイッチをダウンカウン
   トモード側にした時に（Ｎ＋ｎ）進カウンタとなるよう
   に構成したことを特徴とするカウンタ。 ２、特許請求の範囲第１項において、カウント数設定手
   段占して、２進化１０進出力を出すデジタルスイッチと
   、カウント数の増減を決定するスイッチを含めて構成し
   たものを使用するようにしたことを特徴とするカウンタ
   。