JPS5866413A - 基板バイアス発生器用の発振器の入力ｒｃ遅延路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は余興−酸化物−半導体メモリ装置に関するもの
であり、更に＃Ｌ＜いえば、ランダム・アクセス・メモ
リ用のタイＺ／グ回路および電荷ポンプに関連して用い
る改良した発振−に関するものである。

金属−酸化物一半導体（ＭＯＳ）回路の性能を向上させ
るために１逆バイアス発生器によって負バイアス電圧が
金属−酸化物一半導体ランダム・アクセス・メモリ（Ｒ
ＡＭ）０基板に与えられる６一般にアースに対して約３
．５ボルトである、加えられた負電圧はＭ＋をドープさ
れたシリコン層とＰ−をドープされたシリコン基板の間
の接金容量を小さくして、トランジスタのしきい値安彎
性とつきぬけ特性を改畳する。そＯ結果としてＭＯＳ　
ｍｌ路はより高速かつ高い信頼性で動作する。

前の世代のメモリ装置にシいては、逆バイアス電圧はメ
モリチップの外部で発生されていた。その後、自動発振
器により駆動されて負の逆Ｉ（イアスミ圧を発生するチ
ャージ争ポンプを用いるととＫより、チップ自体で逆バ
イアス電圧が発生される工うｋなった。最近は、基板バ
イアス発生器用に関連するしきい値電圧降下の間賦を解
消することにより、マイナス３．５ボルトｅレベル以下
の基板電位を発生できる。しかし、基板バイアス発生器
のプロセス・パラメータの変化に対するポンピング効率
と信頼度が、発振器回路ふら発生される信号のデユーテ
ィ・サイクルにより制限されている。

本発明の目的は逆バイアス発生器に関連して用いる改良
したオン−チップ発振器を浸ることであるっ 本発明の他の目的は、Ｍ０８トランジスタのソースと基
板の間の電位の変化に起因するメモリ・チップ内のしき
い筐電圧変動を更に小さくし、基板バウンスの場合に電
荷注入の可能性を減少させ、かつ回路の動作速度を高く
するようＫ、従来得ることができた電圧より良く制御さ
れた一層負の電圧を発生するためにオン−チップ逆バイ
アス発生＊に用いる改良した発振器を得ることである。

本発明の更に他の目的は、！サイクル嶋りの電荷転送量
を増大させることＫより　与えられた周波数に対してよ
り高速のポンプ・ダウンを基板バイアス発生器が行える
ようにする改良した発振器を得ることである。

本発明の別の目的は、より良（制御された負電圧を発生
するために、従来得ることができたものより屯良いデユ
ーティ・サイタルを有し、電荷ポンプへ与えゐための信
号を発生する改良した発振器を得ることであろう 本発明は、基板バイアス発生器においてドライバと電荷
ポンプに用いるための改良した発振器を提供するもので
ある。この改良した発振器により、クロック−ドライバ
から発生されて電荷ボ／プヘ与えられる信号のデユーテ
ィ・サイクルを高（できるしたかって、基板バイアス発
生器の効率と信Ｈ廖は高くなる。

本発明の好適な実施例においては、発債器は自動発振器
であって、シュミット・トリガ段の入力端子に結合され
る給１のＲＣ遅延路を含む。シュミット・トリガ段の出
力端子は、帰還信号を第１のＲＯ遅延路へ送る一対のイ
ンバータに、！２のＲＯ遅延路を介して結合される。

ｍｌ信号に関連するＲＯ遅延路が本発明に従って改良さ
れる。こＯＲＯ遅延路は２ｓのデプリーシ１ン形ＭＯＭ
素子を含む。一方のデプリーシシン形ＭＯ８素子は抵抗
器として！ＩＩ能し、他方のデプリーション形ＭＯ８素
子はコンデンサとして機能する。

抵抗器として機能するデプリーシ曹ン形ＭＯ８素子ね双
方向素子であって、ソース端子とドレイン端子に存在す
る電位に応じてそれらの端子を交換できるようになって
いる。それら２つの端子のうち低い電位が与えられてい
る端子がソース端子となる。Ｌｔがって、この相互に交
換可能な特性を反映させるｔめに以後各端子をソース／
ドレイン端子と記すことＫする。抵抗器として機能する
ＭＯ８素子のゲートが、一方のインバータから帰還信号
を受ける回路点でそのＭＯ日端子のソース／ドレイン端
子に結合されるように、それら２つのＭＯ日素子は構成
される。このような接続の結果として発振器の周波数は
高くされる。前記した希望の周波数に達するために、抵
抗器型ＭＯ８素子の幅／長さ比が高くされろう抵抗器型
素子の他のソース／ドレイン端子は第２の回路点を介し
てコンデンサとして機卵するＭＯ８素子のゲートに結合
される。この素子のドレインとソースは共通に接地きれ
る。

抵抗器型ＭＯａ素子のゲートと１つのソース／ドレイン
端子に帰還ｍ号を与えることくより、コンデンサ型ＭＯ
８Ｊ子に低イ／ビーダンス充電路と高インピーダンス放
電路が与えられる。前記回路により発ｍ器は第２の回路
点における信号のデユーティ・サイクルを大きくで幹る
。その信号はシェばット・トリガ段へ与えられる。その
結果、発振器により発生されてクロック・ドライバへ与
えられる信号のデユーティ・サイクルは大きくなる。最
終的には、電荷ボ／プを駆動するためのりａツク・ドラ
イバにＬり発生された信号のデユーティ−サイクルは約
３４４２５為ら約７０４に増大することＫなる。クロッ
ク・ドライバにより発生されｅ（１号のデユーティ・サ
イクル中に電荷ポンプは基板電位を負に駆動するう　し
たがって、電荷ポンプの各ボンピング・サイクル中に基
板電位は更に負に駆動され、好適な負電位まで一層迅速
に達する。

特許出願昭和５６年第９９８００号には、ＭＯ８集積回
路の基板に負電圧を与える基板バイアス発生器が開示さ
れている。

以下、図面を参照して本発明の詳細な説明する。

嬉１図には基板バイアス発生器のブロック図が示されて
いる。この基板バイアス発生器は発振器用と、この発儀
器１０に組合わされた一対のりａツク・ドライバ１２　
、１４と、ＭＯ８回路（図示せず）の基板へ逆バイアス
負電圧ｖｔ）ｂを与えるための電荷ポンプ１６とを含む
。この基板バイアス発生器は前記特許出１ｇＫ示きれて
いる。

発振１ｉ１０は、第１の周期パルス列を入力端子１８に
発生し、第２の周期パルス列を入力端子２０に発生する
ために１クロツクΦドライバ１２　、１４に与えられる
う入力端子１８　、２ｏに発生された信号は、同じ周波
数（この好適１に実施例では約５メガヘルツ）であり、
位相が同期され、振幅は約５ボルトである。しかし、入
力端子１８Ｋ”第１Ｃ）周期パルス列により発生された
波形のデユーティ・サイクルは入力端子部に第２の周馴
パルス列により発生された波形のデユーティ・サイクル
より大きい。デユーティ・サイクルは、ある信号の１サ
イクル中の高振幅罠なっている時間をその信号の１サイ
クルの全時間で除した本のとして定義される。それらの
波形は、入力端子題におけゐ波形が入力端子１８におけ
る波形の中に囲まれるように重ね合わされる。

この重ね合わせの作用はりａツク・ドライバ化。

１４により発生される。この重なり合いにより入力端子
１８Ｋかける電圧の立上りと入力端子２０における電圧
の立上りの間にたとえば１０ナノ秒ｓｔの十分な時間を
確保し、同様に入力端子２０における電圧の立下りと入
力端子１８Ｋｋける電圧の立下りの間に十分な時間が得
られるととになる。それらの電圧移行は電荷ポンプ１６
に与えられて基板バイアス発生器が基板電圧を好適な負
レベルまでボンピングできるようにする。

次に第２図を参照する。この図には従来の発振ｌ！１２
２が示されている。この発振器２２Ｆｉ、負電圧をｗｏ
ｅ回路の基板に与えるために一対のドライバ１２゜１４
と電荷ポンプ１６に関連して発振器１ｏとして用いられ
ている本のである。発振器１０２２　Ｆｉ自励３段発振
器１０であってＭＯ＆素子２４〜４８を含む。デプリー
ション形トランジスタ２４．２６ト二ンハンス形トラン
ジスタ２８，３０．３２とＫより構成されたシュミット
・トリガ段（資）はしきい値ＶＣＮＬ、た回路点３５Ｋ
かける電圧に応答してインバータとして機能する。

シュイツト・トリガ段５０Ｆｉ従来のリング発振器と比
較して、与えられた周波数において必要とする段数と消
費電力が少いからシュイツト・トリガ段間か用いられる
。その結果、第１図のクロック・ドライバ１２　、１４
へより整った波形の信号が与えられることになる。回路
点５２に発生されたシュミット・トリガ段艶の出力は発
振器段の残りの部分とクロック・ドライバ１４へ与えら
れる。

ＲＯ遅延路はシュミット・トリガ段間の入力端子におけ
るデプリーシＷノ形ＭＯ８素子３４．３６により構成さ
れる。ＭＯ８素子あは抵抗器として機卵し、ＭＯＥＩ素
子３６ｄコンデンサとして動作する。ＭＯ８素子詞のゲ
ートと１つのソース／ドレイン端子は回絡点ＩＫかいて
ＭＯ８素子３６に共通に接続され、他のソース／ドレイ
ン端子は帰還信号を受ける。同様なＲｅ遅延路がデプリ
ーシ１ン形ＭＯ８素子叩。

４０により構成され、シュミット・トリガ段間から回路
点５２に信号を受け、遅延された信号を一対のインバー
タ５４．５６へ与える。それらの遅延路は発振器ｎのパ
ルス幅を設定する。そのパルス幅はそのパルスの周波数
を決定する。デプリーション形ＭＯ８素子４２とエンへ
ンス形Ｍ０８素子祠により構成されているインバータ８
は、デプリー７ｇｙ形Ｍｏｇ２子４６とエンハンス形Ｍ
Ｏ８素子４８により構成されているインバータ聞を駆動
する。インＩ（−タ５４はドライバ１２へ回路点５８に
＄Ｐいて第４の入力も与える。インバータ聞けＭｏｌ素
子３４に対する帰還ループを構成し、かつドライバ１２
へ回路点６０に：ｂいて第２の入力を与える。

第２図に示されている発振器の１つの問題は、ＭＯ８素
子別がコンデンサとして機能するＭＯＥＩ素子に対して
、高インピーダンス充電路および低インピーダンス放電
路を構成することである。したがつて、コンデンサＭＯ
ｆｌ素子Ｉは徐々に充電し、澹速に放電する。その結果
、回路点火に発生される信号のデユーティ・サイクルは
希望のデユーティ・サイクルより短くなる。そのために
、発振器ｎにより発生されてりａツク・ドライバ１２　
、１４に与えられる信号のデユーティ・サイクルもそれ
に対応して短くなるうしたがって、クロック・ドライ／
（１２、１４も希望のデユーティのサイクルより短いデ
ユーティ・サイクルを有する信号を発生することになる
。デユーティｅサイクルの短いクロック・ドライバ１２
　、１４からの信号は、電荷ポンプ１６を駆動するため
に入力端子１８　、２０へ与えられる。しかし、デユー
ティ・サイクルが値いそれらの信号のために１基板上の
電位を充電ポンプが好適な負の値まで勝運に駆動するこ
とを阻止する。

第２図に示す回路とは対照的に、第３図に示す本発明の
好適な実施例は改良した発振器１０ａを用いるうこの発
振器１０ａｌ（より入力端子１８　、２０における信号
のデユーティ・サイクルを長くできる。

発振器ｔｎＦｉ、１つの重要な接続と、関連するＭＯ８
素子の大きさとを除き、従来の発１１１１２２に非常に
良ぐ類イ以する自励発振器である。

発振１ｉ１０ａけ、デプリーシＭｙ形ＭＯ日素子２４ａ
。

２６ａと、エンハンス形ＭＯ１ｉｉ素子２８ｍ　、　３
０ａ　、　３２ａとで構成されたシュミット・トリガ段
５０ａを含む。

このシュイツト・トリガ段５０ａは回路点３５ａから入
力信号をとり、その入力信号の電圧レベルが所定の値に
選した時に、反転された出力信号を回路点５２ａｌ（生
ずる。その出力信号は発振＠］（Ｊａの残りの段とクロ
ック・ドライバ１４に与えられる。

２つのＲｅ遅延路がシュイツト・トリガ段５０ａＫ与え
られる。デプリーシ薦ン彫ＭＯ８素子３４ａ。

３６ａＫより構成されている第１のＲｅ遅延路は、シュ
ミット・トリガ段５０ａへの入力端子である回路点３５
ａに接続される。デプリーション形ＭＯ８素子３８ａ、
４０ａで構成されている第２のＲｅ遅延路はクエミット
中トリガ５０　ａ　Ｃ１出力端子である回路点５２ａ）
’（接続される。この第２のＲｅ遅延路は先行技術で用
いられているものと同じである。−ｔｔ’ｔら２つのＲ
ｅ遅延路は発振器１０ａの周波数とデユーティ・サイク
ルを設定し、発振器１０ｍは電荷ポンプに与えられる信
号の周波数とデユーティ・サイクルを決定する。

ＭＯ８素子３８ａ、４０ａは一対のインバータ５４ａ。

５６ａに結合されるうそれらのインバータも先行技術で
用いられているインバータと同一である。デプリーシｍ
ｙ形１１１ＯＩＩ素子４２ａとエンハンス形ＭＯ８素子
４４１で構成されているインバータ５４ａは、デ”ｆリ
−シ＊ン形輩Ｏ日素子４６ａとエンハンス形Ｍｏｅ素子
４８で構成されているインバータ５６ａを駆動する。イ
ンバータ５４ａは回路点５８ａＫシける第１の入力信号
をドライバ１２へ屯与える。インバータ５６２Ｌは回路
点６０ａｌ（シける第２の入力信号をドライバ１２へ与
える。また、インバータ５６ａは回路点６２ａからの１
還信号を第１のＲｅ遅延路のＭＯ８素子３４ａへ回路点
３５ｂにおいて与える。

ここで、第１のＲｅ遅延路について説明する。

デプリーシツン形ＭＯ１１素子３４ａは抵抗器として機
能し、デプリーション形ＭＯ８素子３６ａはコンデンサ
として機能する。％１０８素子３４ａのゲートはその１
つのソース／ドレイン端子に回路点３５ｂて接続される
。このソース／ドレイ／端子は、ＲＣ遅延路が充電中は
ドレインとして機能し、かつＲＯ遅延路が放電中はソー
スとして機能する。ＭＯ日素子３４＆の他のソース／ド
レイ／端子はコンデ／すとして機能するＭｏｓ素子３６
ａのゲートに回路点３５ａで接続される。この端子は、
ＲＯ遅嬌路が光電中はソースとして機能し、ＲＯ遅延路
が放電中はドレインとして機能する。ＭＯ８素子３６ａ
の２つのソース／ドレイン端子は共通Ｋｌｌ地される。

このＲＯ遅延略はインバータ５６＆から１逓信号を回路
点３Ｓｂに受け、回路点３５　ａ　Ｋ信号を発生する。

ＲＯ遅延路により回路点３５ａＫ与えられた電荷はシエ
ｉット・トリガ５０ａへの入力として与えられる。ＭＯ
日素子３４ａのゲートを回路点３５１＋に接続すること
により、非常に大きな故実が構成される。すなわち、回
路点３５＆に与えられる信号のデユーティ−サイクルが
長（なる。その結果、発振ｒａｌＯａにより発生される
信号のデユーティ−サイクルは長くなる。しかし、その
ために発振器１（ｌ　ａＫより発生される信号の周波数
は低くなる。発振ａｌＫ好ましい高い周波数を発振させ
るために、ＭＯＥ！素子３４１の嘱／長さ比は比６　／
３０１で十分く大きくされる。従来のこの１ｏｊｉｊ延
路にシける抵抗ｆｉｅＭＯｊｉ　ｇ子〕幅／長さ此は６
／７０であった。

発振器１０ａから発生されたデユーティ・サイクルの長
い信号はクロック・ドライバ［，１４へ与えられ、それ
に対応してデユーティ・サイクルの長い信号を発生さ°
せる。実際には、各信号のデユーティ・サイクルは全サ
イクルの約３４壬から約７０畳まで改譬される。クロッ
ク−ドライバ１２．１４からのそれらのデユーティ・サ
イクルの長い信号は入力端子１８　、２０へ与えられて
充電ポンプ１６へ与えら刺る。その結果、基板バイアス
発生器の各ポンプ・サイクル０関に基板電位が更に負に
駆動されるから、充電ポンプ１６によりポンプ作用が一
層効率良く行われる。

ｖｇ３図に示す回路図の残り９部分は、クロック・ドラ
イバ校、　１４と電荷ポンプ１Ｇの畦しい回路図である
。ドライバ１２け発振器１０ａ内の回路点５８　ａ　。

６０ａから信号を受け、第１の周期パルス列を発生し、
それらのパルス列は入力端子１８へ与えられ、電荷ポン
プ１６にシいて電位を移行させるうその同じ周期パルス
列はドライバ１４へも与えられる。

クロック・ドライバ［はタイｉ７グ回路例とプートスト
ラップ・ドライバ回路６６ヲ含む。二ンハンス型ＭＯ８
素子６８〜７４で構成されたタイミング回路６４Ｆｉ、
回路点７６で交互に高しベルシよび低レベルとなる入力
信号を発生するための一対のブツシュ・プル・エンハン
ス形ドライバとして構成される。それらの信号はブート
ストラップ・クロック−ドラ４２回路へ与えられる。Ｍ
ＯＢ素子７８〜９０　とコンデンサ９２により構成され
るブートストラップ・ドライバ聞は特許出願昭和聞年第
９９８０３号に詳しく説明されている。

プートストラップ・ドライバ６は、基本的には、回路点
７６におけるその入力信号を高レベルから低レベルへ、
シよび低レベルから高レベルへ反転して、回路点９４に
＠１の周期パルス列を生じ、そのパルス列を入力端子１
８とドライバ１４へ与える。

クロック・ドライバ１４はタイばング回路％とプートス
トラップ・りａツク・ドライバ回路％を含み、回路点１
００に第２の周期パルス列を発生し、そのパルス列を入
力端子かへ与える。エンハンス形ＭＯ８素子１０２〜１
１２で構成されたタイミング回路９６は交互に高レベル
となったり、低レベルになったりする入力信号を回路点
１１４に生じ、それらの入力信号をプートストラップ・
ドライバ郭へ与える。タイミング回路％は、直列ＭＯ８
素子１０８゜１１０により行われるシュきット・トリガ
作用のために１ゆるやかな引き下げ遅延時間を有する・
関連するＭＯ８素子１１８〜１２８とコンデンサ１３０
により構成されているブートストラップ・ドライバ絽は
、ブートストラップ・ドライバ６と同様に、第２の周期
パルス列を回路点１００Ｋ発生する。回路点９４におけ
るパルスのデユーティ・サイクルは、タイζ７７回路−
９９６により生じさせられる差のために、回路点１００
にシけるパルスのデユーティ・サイクルより長い。

：ｙ　ンテンサ１３２　、１３４とＭＯＢ素子１３６〜
１４０により構成された電荷ポンプ１６はクロック・ド
ライバ丘、１４からのパルスを入力端子１８．２０に受
け、基板の電位があるレベルに遣する重で、各ポンプ・
サイクル中に基板を次第に負となる電位でバイアスする
。その後で、基板Ｋかけられている負電位はほぼ保たれ
る。入力端子１８における第１の周期パルス列の振幅の
正と負への移行から生じた正と負の電圧移行を受ける工
うに、回路点１４２はコンデンサ１３２を介して入力端
子謁へ結合されるう同様ｋ、入力端子２０Ｋｊｉｌ＝け
る第２の周期パルス列の振幅の正と負への移行から生じ
た正と負の電圧移行を受けるように、回路点１４４はコ
ンデンサ１３４を介して入力端子ｍへ結合される。入力
端子１８．２０における周期パルスの振幅移行により回
路点１４２　、１４４における電位は正と負に駆動され
る。

回路点１４２　、１４４　Ｋおける電位は基板に与える
負バイアス電圧を発生するために用いられる。

ＭＯ５１素子１３６Ｆｉ回路１４２とアースの関に接続
される。入力端子題に与えられた第２の周期パルス列中
の各パルスがオン状態である間　回路点１４２をアース
電位にクランプするためＫＭＯ８素子１３５のゲー）Ｋ
結合される。回路点１４４の電位を回路点１４２の電位
へ肉って結合するために１ゲートがアース電位にバイア
スされているＭＯ８素子１３８ハ回路点１４２と１４４
の間に接続される。回路点１４２の電位がＭＯ８素子１
４０のしきい値電圧より基板電位より低い値だけ高い時
に＃ｉ、常に作動さ讐るためにＭＯ８素子１４０は回路
１４２と基板の間に常に接続される。

ＭＯ８素子１４０がオン状態にされると、基板１６ａの
電位が回路点１４２Ｋかける負電位のしきい値以内でポ
ンプされるように、基板と回路点１４２０間に接続され
る。各ポンピング・サイクル中に１最高の負電圧レベル
Ｋｌａするまで、回路点１４２における電位はある増分
値だけ負に駆動される。各増分度は、ある点までは、入
力端子１８．２０における信号のデユーティ・サイクル
め長さに正比例する。

前記したように、この改良された発振器１０　ａ　Ｆｉ
入力端子１８．２０におけるパルスのデユーティ−サイ
クルを最終的には長ぐする。その理由は、ＭＯ８素子３
４ＬＬのゲートが発振器１０ａＱ回路点３Ｆｒ　ｂ　Ｋ
接続されているからである。この接続により低インピー
ダンス充電路が形成され、このために回路点３５＆にお
ける信号のレベルをより迅速に上昇させることができる
。また、この接続により高インピーダンスの放電路が形
成され、そのためべ回路点ＷａＫおける信号をより徐々
に放電畜せることができる。速い充電と遅い放電の組合
わせＫより、長イデューティ・サイクルを有する信号が
回路点３５＆に発生される。この長いデユーティ・サイ
クル基板バイアス発生１を通って入力端子１８　、２０
における信号へ伝えられる。したがって、入力端子１８
．２０Ｋかけゐ信号の長いデユーティ・サイクルの関に
回路点１４２　、１４４　Ｋおける信号は更に負へ駆動
されるから、基板電位も更に負へ駆動されるっしたがっ
て、基板電位が、各ポンビンダーサイクル中に１好適な
負電位まで迅速ＫＩｌ！に負へ駆動されるから、この基
板バイアス発生器は一層高い効率で動作する。

【図面の簡単な説明】

第１Ｍはほぼ一定の負バイアス電圧を発生する六めにり
ａツク・ドライバと電荷ポンプに組合ゎされた発振器の
ブロック図、第２図は従来の発振器の回路図、第３１５
１ｊ’ｌは一対のりａツク※ドライバと電荷ポンプに組
合わされている本発明の発振器の一実施例の回路図であ
る。 １０　、１０龜、２２・・・発振器およびタイミング回
路、認、１４・・・クロツタ自ドライバ、１６・・・基
板バイアス発生器、５０．５０亀・・・シュミット・ト
リガ段、６・・・タイミング回路、６・・・プートスト
ラップ・クロック拳ドライバ回路。 出願人代理人　　猪　　股　　　　　清し−１ 特許庁長官　　若　杉　和　夫　殿 １　！１１件の表示 昭和５７年４１許願第１２１９７３号 ２、発明の名称 基板バイアス発生器用の発振 器の入力ＲＣ遅延路 ３、　Ｍｉ　Ｉｔミをする者 事件との関係　！１．？許出願人 インモス、コーポレーション 〔電話東京（２１１）２３２１大代表〕昭和５７１ｊ　
１０月　７　日 願督の出願人の欄、委任状および図面 ８、補正の内容 （１）別紙の通り （２）図面の浄督（内容Ｋｆ更なし） ９、添附書類の目録 （１）出願人の代表者名を記載した

Claims (1)

1. 【特許請求の範囲】 （１）シュイツト・トリガ段と、このシエミット拳トリ
   ガ段の後段に設けられるＲＯ−３１延路と、出力信号０
   １つを入力ＲＯ遅延路を介してシュばット・トリガ段へ
   帰還するための回路とを含み、電荷ポンプの駆動に用い
   られる出力信号を発生する基板バイアス発生器用の発１
   １１１にシいて、帰還信号を受けるための第１の回路点
   と、ソース／ドレイン端子の１つとゲート端子が前記第
   １の回路点で互いに接続され、抵抗として動作するデプ
   リーシ冒ン形ＭＯ８３１１子と、この第１のデプリーシ
   曹ン形ＭＯ８素子の他のソース／ドレイン端子とシュイ
   ツト・トリガ段の間Ｋ１１１合される第３の回路点と、
   前記第２のデブリーシ日ン形ＭＯ！素子とアースの関に
   結合され、コンデンサとして動作する第２のデプリーシ
   ョン形ＭＯ８素子と、を備え、基板バイアス発生器のポ
   ンピング効率を高くするために前記第１のデプリーシ曹
   ン形ＭＯ＆素子は前記入力遅延回路の充電路を低インピ
   ーダンスにし、かっ前記入力遅延回路の放電路を高イン
   ピーダンスにすることを特徴とする基板バイアス発生器
   用の発振器の入力遅延回路。 （２１４１許晴求の範囲の第１項に記載の入力遅延回路
   であって前記第１のデプリーシ１）形ＭＯ８素子は発振
   器を好遥な周波数で動作させる幅／長さ比を有するよう
   な寸法で作られることを特徴とする入力遅延回路。 （３）特許請求の範囲の第２項に記載の入力遅延回路で
   あって、前記第１のデプリーシジｙ形ＭＯ８素子の幅／
   長さ比は６／３０であることを特徴とする入力遅延回路
   。