JPS5852728Y2 - Click prevention circuit - Google Patents

Click prevention circuit

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JPS5852728Y2
JPS5852728Y2 JP1977090417U JP9041777U JPS5852728Y2 JP S5852728 Y2 JPS5852728 Y2 JP S5852728Y2 JP 1977090417 U JP1977090417 U JP 1977090417U JP 9041777 U JP9041777 U JP 9041777U JP S5852728 Y2 JPS5852728 Y2 JP S5852728Y2
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transistor
base
voltage
collector
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JP1977090417U
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JPS5416351U (en
Inventor
雅晴 森田
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松下電器産業株式会社
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Description

【考案の詳細な説明】 本考案は磁気録音再生装置等の音響機器におけるクリッ
ク防止回路に関し、電源投入時にバイアス回路中に設け
られたコンデンサに急速に充電されることにより生ずる
クリック音を、該コンデンサに予備充電することにより
減少させるクリック゛防止回路を提案するものである。
[Detailed description of the invention] The present invention relates to a click prevention circuit in audio equipment such as a magnetic recording/playback device. This paper proposes an anti-click circuit that reduces clicks by pre-charging.

従来よりこの種の対策回路は種々提案されて、それぞれ
効果を有しているが、外付部品が多かったり、普たその
条件が厳しかったりして完全なものがなかった。
Various countermeasure circuits of this type have been proposed in the past, and each has its own effects, but none of them are perfect because they require many external components and are often subject to strict conditions.

第1図に従来例としての録音ヘッド駆動アンプを、第2
図に第1図の出力直流電圧特性を示す。
Figure 1 shows a recording head drive amplifier as a conventional example.
The figure shows the output DC voltage characteristics of Figure 1.

1,2は抵抗、3〜6はコンデンサ、Tは電源、8は電
源スィッチ、9,10はPNPトランジスタ、11はミ
ューティング用NPN)ランジスタ、12は入力端子、
13は録音ヘッド。
1 and 2 are resistors, 3 to 6 are capacitors, T is a power supply, 8 is a power switch, 9 and 10 are PNP transistors, 11 is a muting NPN) transistor, 12 is an input terminal,
13 is the recording head.

14は録音ヘッド駆動回路で、抵抗1とリップルコンデ
ンサ3はリップルフィルタを構成している。
14 is a recording head drive circuit, and a resistor 1 and a ripple capacitor 3 constitute a ripple filter.

筐た、抵抗2、コンデンサ5、NPN)ランジスタ11
は周波数上昇に伴って出力インピーダンスを上昇させる
役割を果たし、録音ヘッド13に定電流を供給する。
Case, resistor 2, capacitor 5, NPN) transistor 11
serves to increase the output impedance as the frequency increases, and supplies a constant current to the recording head 13.

電源スィッチ8が投入された時からの動作を第2図によ
り説明する。
The operation after the power switch 8 is turned on will be explained with reference to FIG.

電源スィッチ8が投入15されると、リップルフィルタ
のリップルコンデンサ3は抵抗1を通して充電され、両
端電圧Vc3は第2図aに示されるように変化し、Vl
レベルに達すると、録音ヘッド駆動回路14に正常バイ
アスを与え、続いてPNP)ランジスタ9に、第2図す
の出力電圧VCの破線で示すようなバイアス電圧が印加
され、ミューティング用トランジスタ11のコレクタ電
圧となる。
When the power switch 8 is turned on 15, the ripple capacitor 3 of the ripple filter is charged through the resistor 1, and the voltage across both ends Vc3 changes as shown in FIG. 2a, and Vl
When the level is reached, a normal bias is applied to the recording head drive circuit 14, and then a bias voltage as shown by the broken line of the output voltage VC in FIG. 2 is applied to the PNP transistor 9, and the muting transistor 11 is becomes the collector voltage.

このときコンデンサ5は抵抗2を通して第2図CのVc
5のように充電され、 VBHに達するとトランジス
タ11がオンしてVcは低下するように働き、Vcの実
線のような立ち上がり部分を生じ、クリック音17を発
生する。
At this time, the capacitor 5 is connected to the Vc of FIG. 2C through the resistor 2.
5, and when it reaches VBH, the transistor 11 is turned on and works to lower Vc, producing a rising portion of Vc as shown by the solid line and generating a click sound 17.

トランジスタ10はクリック防止のために設けられたも
のであり、工□ツタにかかる電圧Vcとベースにかかる
電圧Vc3との間の関係がV−Vc3>VBEの間は、
トランジスタ10がオンして第2図dに示すICQIO
のようなコレクタ電流が流れ、出力V。
The transistor 10 is provided to prevent clicking, and when the relationship between the voltage Vc applied to the ivy and the voltage Vc3 applied to the base is V-Vc3>VBE,
When transistor 10 is turned on, the ICQIO shown in FIG.
A collector current flows, and the output is V.

をミュートするように働くが、Voの立ち上がり部分に
のみ□ニートがかかることになり、充分な効果が得られ
ないものである。
However, □ neat is applied only to the rising portion of Vo, and a sufficient effect cannot be obtained.

本考案は上記欠点を解消するためになされたもので、コ
ンデンサ5にほぼ正常バイアスに近い電圧を一定時間予
備充電しておき、クリック音を消滅せしめるものである
The present invention has been made to eliminate the above-mentioned drawbacks, and is to precharge the capacitor 5 with a voltage close to a normal bias for a certain period of time, thereby eliminating the clicking sound.

以下本考案の一実施例を図面に基づいて説明する。An embodiment of the present invention will be described below based on the drawings.

第3図において、20〜23は抵抗、24〜26はNP
N)ランジスタ、27はPNP)ラノジスタ、28.2
9はダイオードで、他の符号の部品は第1図のそれと同
じである。
In Figure 3, 20-23 are resistors, 24-26 are NP
N) Lanozister, 27 is PNP) Lanozister, 28.2
9 is a diode, and the components with other symbols are the same as those in FIG.

抵抗1の一端は電源スィッチ8に接続され、他端はリッ
プルコンデンサ3を通して接地されるとともに録音ヘッ
ド駆動回路14に接続されて該回路14に正常バイアス
を与える。
One end of the resistor 1 is connected to a power switch 8, and the other end is grounded through a ripple capacitor 3 and connected to a recording head drive circuit 14 to provide normal bias to the circuit 14.

差動増幅器の一方のNPN)ランラスタ240ベースは
電源スィッチ8と接地との間に介装された抵抗20,2
10接続点に接続され、このコレクタは抵抗22を通し
て電源スィッチ8に接続されており、また差動増幅器の
他方のNPN)ランジスタ25のコレクタは電源スィッ
チ8に接続され、そのエミッタはNPN)ランジスタ2
4の工□ツタと共に抵抗23を通して接地され、さらに
そのベースは録音ヘッド駆動回路14の出力端に接続さ
れている。
One NPN) run raster 240 base of the differential amplifier is connected to a resistor 20, 2 interposed between the power switch 8 and ground.
The collector of the other NPN transistor 25 of the differential amplifier is connected to the power switch 8, and its emitter is connected to the power switch 8, and its collector is connected to the power switch 8 through a resistor 22.
It is grounded through a resistor 23 together with the 4th vine, and its base is further connected to the output terminal of the recording head drive circuit 14.

會たNPN)ランジスタ24のコレクタはPNP )ラ
ンジスタ21のベースに接続され、該トランジスタ2T
のエミッタは電源スィッチ8に接続されかつそのコレク
タはダイオード28.29を通して接地されている。
The collector of the NPN transistor 24 is connected to the base of the PNP transistor 21, and the transistor 2T
Its emitter is connected to the power switch 8 and its collector is grounded through diodes 28 and 29.

またPNP )ランジスタ2TのコレクタはNPM)ラ
ンジスタ26のベースに接続され、そのコレクタは電源
スィッチ8に接続されている前記録音ヘッド駆動回路1
4の出力端はPNP )ランジスタ9のベースに接続さ
れ、該トランジスタ9のエミッタは電源スィッチ8に接
続され、そノコレクタはミューティング用NPN)ラン
ジスタ11のコレクタに接続され、該NPN)ランジス
タ11のエミッタは接地されており、前記両トランジス
タ9,11のコレクタはコンデンサ6を通して録音ヘッ
ド13に接続されるとともに抵抗2を通してNPN)ラ
ンジスタ110ベースに接続されている。
Further, the collector of the PNP) transistor 2T is connected to the base of the NPM) transistor 26, and the collector thereof is connected to the power switch 8.
4 is connected to the base of a PNP transistor 9, the emitter of the transistor 9 is connected to the power switch 8, and its collector is connected to the collector of a muting NPN transistor 11. The emitters are grounded, and the collectors of both transistors 9 and 11 are connected to the recording head 13 through a capacitor 6 and to the base of an NPN transistor 110 through a resistor 2.

該トランジスタ110ベースはさらに前記NPN)ラン
ジスタ26のエミッタに接続されるとともにコンデンサ
5を通して接地されている。
The base of the transistor 110 is further connected to the emitter of the NPN transistor 26 and grounded through the capacitor 5.

次にその動作を説明する。Next, its operation will be explained.

抵抗20.21で決まるNPN)ランジスタ24のベー
ス電圧VBIはPNP )ランジスタ9のベース電圧V
B2より低く設定する。
The base voltage VBI of the NPN transistor 24 determined by the resistor 20.21 is PNP) The base voltage VBI of the transistor 9
Set lower than B2.

電源スィッチ8が投入15されると、NPN)ランジス
タ24のベースはVBIが加わり、NPN)ランジスタ
25のベースには、録音ヘッド駆動回路14が正常バイ
アスになる筐での間型圧が加わらないため、その期間ト
ランジスタ24にのみ電流が流れ、PNP)ランジスタ
27、NPN)ランジスタ26がオンして、コンデンサ
5に電源γからほぼ正常バイアスに近い電圧が加わり、
第4図CのVC5に実線で示すような予備充電がなされ
る。
When the power switch 8 is turned on 15, VBI is applied to the base of the NPN transistor 24, and the recording head drive circuit 14 becomes normally biased because no pressure is applied to the base of the NPN transistor 25. During that period, current flows only through the transistor 24, the PNP) transistor 27 and the NPN) transistor 26 are turned on, and a voltage close to normal bias is applied to the capacitor 5 from the power supply γ.
Preliminary charging is performed on VC5 as shown by the solid line in FIG. 4C.

従って、VC5がVBEに達した後に、第4図aのよう
にVC3がvルベルニ達スる。
Therefore, after VC5 reaches VBE, VC3 reaches vLubernis as shown in FIG. 4a.

そしてVC3がVlに達すると、従来と同様トランジス
タ9にバイアスが印加される。
When VC3 reaches Vl, a bias is applied to transistor 9 as in the conventional case.

しかしながら、トランジスタ11は第4図CのVC5の
実線のように既に正常バイアスされているので、VCは
第4図すの破線のように急上昇することなく、実線のよ
うに立ち上がり、クリック音は消滅する6次に、リップ
ルコンデンサ3に充電が完了して録音ヘッド駆動回路1
4が正常バイアスされると、NPNトランジスタ25に
VB2が加わり、VB2〉VBlに設定しであるため、
NPN)ランジスタ25がオンし、NPNトランジスタ
24はオフし。
However, since the transistor 11 is already normally biased as shown by the solid line for VC5 in Figure 4C, VC does not rise suddenly as shown by the broken line in Figure 4C, but rises as shown by the solid line, and the click sound disappears. 6 Next, the ripple capacitor 3 is fully charged and the recording head drive circuit 1
4 is normally biased, VB2 is added to the NPN transistor 25, and since VB2>VBl is set,
NPN) transistor 25 is turned on, and NPN transistor 24 is turned off.

トランジスタ26,27はオフして定常状態のバイアス
には影響を与えない。
Transistors 26 and 27 are off and do not affect steady state bias.

普た定常状態時、NPN)ランジメタ250ベース電流
が流れるので、録音ヘッド駆動回路14のバイアス条件
を乱さないようにするために、トランジスタ24.25
はダーリントン接続してもよい。
In a normal steady state, the base current of the NPN) Rangemetal 250 flows, so in order not to disturb the bias condition of the recording head drive circuit 14, the transistors 24 and 25 are
may be connected to Darlington.

筐たNPN)ランジスタ250ベースは時間遅れを伴っ
てバイアスされるポイントであればどこでもよく、例え
ば抵抗1とリップルコンデンサ3との中間点でもよい。
The base of the transistor 250 may be any point that is biased with a time delay, for example at the midpoint between the resistor 1 and the ripple capacitor 3.

芽たその時は前記条件VBI <VB2のように抵抗2
0.21を選定すればよい。
At the time of sprouting, the resistance is 2 as in the above condition VBI < VB2.
0.21 may be selected.

以上本考案によれば、定常状態でのバイアス回路には影
響を与えずにクリック対策ができる極めて有効な回路が
得られ、特に集・積回路等に採用するときはトランジス
タ、抵抗の個数上昇は個別部品で構成するより少なくて
済み、極めて有効な回路である。
As described above, according to the present invention, an extremely effective circuit that can take countermeasures against clicks without affecting the bias circuit in a steady state can be obtained, and especially when used in integrated circuits, the number of transistors and resistors will not increase. This is an extremely effective circuit that requires fewer components than individual components.

【図面の簡単な説明】 第1図は従来例のヘッド駆動アンプ回路図、第2図は第
1図の各部波形図、第3図は本考案の一実施例を示す回
路図、第4図は第3図の各部波形図である。 5・・・・・・コンデンサ、7・・・・・・電源、8・
・・・・・電源スィッチ、13・・・・・・録音ヘッド
、14・・・・・・録音ヘッド駆動回路、17・・・・
・・クリック音、20〜23・・・・・・抵抗、24〜
26・・・・・・NPN)ランジスタ、27・・・・・
・PNP )ランジスタ、28,29・・・・・・ダイ
オード。
[Brief Description of the Drawings] Fig. 1 is a circuit diagram of a conventional head drive amplifier, Fig. 2 is a waveform diagram of each part of Fig. 1, Fig. 3 is a circuit diagram showing an embodiment of the present invention, Fig. 4 are waveform diagrams of various parts in FIG. 3. 5...Capacitor, 7...Power supply, 8.
...Power switch, 13...Recording head, 14...Recording head drive circuit, 17...
...Click sound, 20~23...Resistance, 24~
26...NPN) transistor, 27...
・PNP) transistor, 28, 29... diode.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 差動増幅器の一方の入力端子に被処理音響機器への通電
と同時に直流電圧VBIを印加鳴方の入力端子に前記通
電から遅延して前記被処理音響機器が正常バイアス状態
になった時に前記直流電圧VBIよりも高い直流電圧V
B2を前記被処理音響機器側から印加するよう構成し、
前記差動増幅器の出力YPNP )ランジスタのベース
に印加し、前記PNPトランジスタのエミッタを電源に
接続するとともに、コレクタを少なくとも1つのダイオ
ードからなり他端が接地された直列回路の一端に接続し
、前記直列回路の前記一端なNPN)ランジスタのベー
スに接続し、前記NPN)ランジスタのコレクタを電源
に接続するとともに、エミッタを前記被処理機器内のバ
イアス回路中に設けられて他端が接地されたコンデンサ
の一端に接続したクリック防止回路。
A DC voltage VBI is applied to one input terminal of the differential amplifier at the same time when the audio equipment to be processed is energized.The DC voltage VBI is applied to the input terminal of the differential amplifier when the audio equipment to be processed reaches a normal bias state after a delay from the energization. DC voltage V higher than voltage VBI
B2 is configured to be applied from the to-be-processed audio equipment side,
The output of the differential amplifier (YPNP) is applied to the base of the transistor, the emitter of the PNP transistor is connected to a power supply, and the collector is connected to one end of a series circuit consisting of at least one diode, the other end of which is grounded; A capacitor connected to the base of the NPN transistor at one end of the series circuit, connecting the collector of the NPN transistor to a power supply, having an emitter installed in a bias circuit in the device to be processed, and having the other end grounded. An anti-click circuit connected to one end of the.
JP1977090417U 1977-07-07 1977-07-07 Click prevention circuit Expired JPS5852728Y2 (en)

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JPS5416351U JPS5416351U (en) 1979-02-02
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4841653A (en) * 1971-09-27 1973-06-18

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4841653A (en) * 1971-09-27 1973-06-18

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JPS5416351U (en) 1979-02-02

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