JPS58501742A - デ−タ転送ネットワ−クのための直接メモリアクセス論理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

データ転送ネットワークのための 直接メモリアクセス論理システム １１東１１ 本発明は、データ通信システムのためのサブシステムコントローラにおいて使用 される直接メモリアクセス論理システムに関するもので、これによって複数のホ ストコンピュータが、特殊化されたタイプのプロセッサーコントローラを用いた データ通信Ｉ１０サブシステムを使用してデータ通信端末装置と通信を行なうこ とができるものである。 よ　の 本出願は、いくつかの特許出願および先に発行された特許に、技術的に関連する 。この、関連した特許出願は部下のものを含む： １９８１年８月２４日に、Ｒｏｎａｌｄ　ｌｙｌ　ａｔｈｅｗｓを発明者として 出願された、連続番号第２９５，５８８＠の、“サブシステムコントローラのた めのメモリ制御回路”；１９８１年８月２４日に、ＲＯｂｅｒｔ　ｃａｔｌｌｌ ｅｒ　、　ｃｒａｉｐＨａｒｒｉｓおよびＲｏｂｅｒｔ　ｌｙｌ　ａｔｈｅｗｓ を発明者として出願された、連続番号第２９５．５８７号の、“データ通信ネッ トワーク”； １９７９年１２月１４日に、Ｋ　ｅｎｎｅｔｈ　Ｂ　ａｕｎおよびＤｏｎａｌｄ 　ｌｙｌ　ｉ　ｌ　１ｅｒｓ　■を発明者として出願された、連軟番号第１０３ ，７３９＠の、゛データリンクプロセッサを用いたＩ１０サブシステムＨ： １９８１年１２月１日に、Ｃｒａｉｇ　Ｗ　、　Ｈａｒｒｉｓを発明者として出 ｔされた、連続ｉＩ号第３２６．４２３号の“サブシステムコントローラのため のインターフェイス”回路。 主ホストコンピュータを速隔斌末ユニットに接続する入力／出力サブシステムの 使用を含む、以下の発行済み特許を、援用してここに含める： ［）　ａｒｗｌｎ　Ｃｏｏｋおよび［）ｏｎａｌｄ　Ｍ　１ｌｌｅｒｓ　ＩＩを 発明者とする、１人力／出力サブシステムのためのインテリジェント人力／出力 インターフェイス制御ユニット”という名称の、アメリカ合衆国特許第４．１６ ２．５２０号。これには、与えられた周辺端末装置と主ホストシステムとの闇の データ転送を制御し、またこれの取扱いを行なうライン制御プロセッサとして知 られている、周辺−コントローラが記載されている。 （）　ａｒｗｌｎ　（：、　ｏｏｋおよび［）　ｏｎａｌｄ　Ｍ　１ｌｌｅｒｓ 　ＩＩを発明者とする、“Ｉ１０システムのためのモジュラブロックユニット” という名称の、アメリカ合衆国特許第４，０７４゜３５２号。これには、８個の 周辺−コントローラのグループを収容し、サポートを行なうとともに、これらと 主ポストコンピュータシステムとのインターフェイスをつかさどる、ベースモジ ュールユニットが記載されている。 Ｑｏｎａｌｄ　Ｍｉｌｌｅｒｓ　Ｉ［を発明者とする、”　Ｉ　、、’　Ｏサブ システムのためのモジュラプロセッサコントローラおよび中央処Ｗ装習に対する インターフェイスを与えるインターフェイスシステム１という名称の、アメリカ 合衆国特許第４．１０６，０９２号。この特許には、主ホストシステムと複数の ベースモジュールおよびそれらの周辺コントローラの間のデータ転送を制御し調 整する、Ｉ１０トランスレータまたは’ＩＯＴ”と呼ばれる、主ホストシステム 中のユニットが記載されている。 Ｄａｒｗｉｎ　Ｑ　ｏｏｋおよび［）ｏｎａｌｄ　ＭＩｌｌｅｒｓ　Ｉ［を発明 者とする、゛′デジタルデータプロセッサシステムのための入力／出力サブシス テム”という名称の、アメリカ合衆国特許１４，１８９，７６９号。これには、 （ライン制御プロセッサと呼ばれる）複数の周辺−コントローラがベースモジュ ール中に構成ぎれて土ホストシステムとのデータ通信を行なうサブシステムが記 載されている。この周辺−コントローラおよびこのベースモジュールは、入力／ 出力サブシステムを形成して、主ホストコンピュータシステムに対する多数の周 辺ユニットへの／′からのデータ転送を制御する。 Ｋｅｎｎｅｔｈ　ｗ、　Ｂａｕｎ　、Ｊｉｉｎｙ　Ｇ、　３ａｕｎｄｅｒｓを発 明者とする、゛°磁気テープデータ転送システムのためのデータリンクプロセッ サ″という名称の、アメリカ合衆国特許第４，２８０．１９３＠。この特許には 、データリンクプロセンづと呼ばれ、王ホストコンピュータと違１１ｉ磁気テー プ周辺ユニットとの間のデータ転送の取扱いを行なう、改良された周辺−コント ローラが記載されている。 Ｒｏｂｅｒｔ　ＣａｔｉｌｌｅｒおよびＢ　ｒｉａｎ　Ｆ　ｏｒｂｅｓを発明者 として、１９８１年９月１５日に発行された、゛ソースアト１２選択を有するマ イクロプロセッサシステム”という名称の、アメリカ合衆国特許第４．２９０． １０６号。 Ｒ０ｂｅｒｔ　Ｃａｔ　＋　ｌ　ｆａｒおよびＢｒ１ａｎ　Ｆ　ｏｒｂｅｓを発 明者として、１９８１年９月２２日に発行された、“特殊化された命令様式を有 するマイクロプロセッサシステム”という名称の、アメリカ合衆国特許第４，２ ９１，３７２号。 Ｒｏｂｅｒｔ　Ｃａｔ　ｉ　Ｉ　ｆａｒおよびＢｒ１ａｎ　ｌ”　ｏｒｂｅｓを 発明者として、１９８１年９月２９日に発行された、“命令の反復を容易化する マイクロプロセッサシステム”という名称の、アメリカ合衆国特許第４，２９２ ．６６７号。 Ｒｏｂｅｒｔ　Ｃａｔ　＋　ｉ　ｌｅｒおよびＢ　ｒｉａｎ　Ｆｏｒｂｅｓを発 明者として、１９８１年１０月６日に発行された、“汎用入出力マイクロプロセ ッサを用いたデータ転送のためのデジタルシステム”という名称の、アメリカ合 衆国特許第４，２９３．９０９号。 Ｒｏｂｅｒｔ　ＣａｔｉｌｌｅｒおよびＢ　ｒｔａｎ　Ｆ　ｏｒｂｅｒを発明者 として、１９８１年１１月１７日に発行された、゛′ワードおよびバイトハンド リングを有するマイクロプロセッサ”という名称の、アメリカ合衆国特許第４． ３０１．５０５号。 上に述べた、発行された特許は、本特許出鳳の基礎や背景を形成するもので、こ れらを援用して本明ｌｌｉ中に含める。これらの特許は、データ過信ネットワー クの多くの要素およびＷｔ能能動動作記述し１賑しており、これによって、主ホ ストコンピュータがＩ１０記述子コマンドを与え、データリンクワードタスク識 別子を与え、また戻された結果記述子ワードを受信して、任意のジョブタスクの 完了または未完了を指示する。これらの特許はまた、ベース接続モジュールユニ ットの使用についても記載している。これは、プロセッサーコントローラ、ディ ストリビューション制御カード、メインテナンスカードおよび他のスライドイン （ｓｌｌｄｅ　−ｉｎ）ユニットを形成するスライドインカードの収容を行なう ものである。それぞれのベースモジュールユニットは、１またはそれ以上のプロ セッサーコントローラの収容を行ない、主ホストコンピュータへの接続および接 続解除を行なうためのディストリビューション制御ｊ（ＤＣ）カードを与え、ま た、ベースモジュール中の回路の診断テストのためのメインテナンスカードを与 える。これらのカードユニットは、ここに援用して含められた、前に引用した特 許の中に記載されている。 及Ｊ」」す１ １″通信層＠　（ｃｏｕ＋ｕｎｉｃａｔｉｏｎ　ｄｉｓｃｉｐｌｉｎｅ）”とい う用語を用いると、通信ラインを経由して、その主ホストコンピュータを＊ｉる 中央ステーションＩ＼向かうそのデータ転送動作：：Ｊ５いて、特定の遠隔周辺 装置によって用いられるメソセージＳ式を支配する蜆則またはＭ準の組を意味す る。 含まれる種々の通信炭律を区別する因子のいくつかは°同期動作、同期、非同期 動作、メツセージシーケンスの開始および終了、メツセージセグメント長、など である。 周辺のデータ通信端末装置のすべてに共通な、４１準的な通信矯伸は存在しない ため、システムが独立の通信コントローラを個別に含み、このシステムによって 処理される、興なった規仲のそれぞれを受容することが、一般に要求されてきた 。さらに、異なった規律を有する、新たなタイプの周辺１１１ｗがしばしば開発 されているために、これは、次には、ユニットのこのタイプを受容する、新たな 通信コントローラがシステム上に設計されることを要求することになろう。 率位時間あたり、および装置の単位量あ１；りの、データ処理高を上げること； また、含まれている要素を簡単化し、その数を節約するとともに、最も能率的な 態様で、遠隔ステーションとの閣の碑寅なデータ通信を行なうということは、デ ータ通信ネットワークやサブシステムの興３１者および使用者の長年の目的とす るところであっ１；。 多くのデータ通信サブシステムはコントローラを用いてきており、データ通信の 周辺端末薮璽にＦ３Ｃブる種々のタイプの個々の特徴を扱うのみならず、主ホス トコンピュータが弓ｌき続いて遠隔端末装置との間のデータ転送を含むフＬ−□ セスの−へてのステップを積極的に含１−ねばならな（・ような、不十分な制御 能力をもったコントローラを川（・できた。 前に援用した特許において示されているように、データ通信ネットワークの制御 能力壱より＾めるとともに、複雑性とコストとを減少させる１つの力泳は、主ホ ストプロセッサから、その監視および制ａ’ｍ能のはとんどを取り去って、これ らを、遠隔端末装置との通信能力を雑持し、また、選択された時刻に主ホストシ ステムにデータを送り戻したり、それからのデータを受取る通信を行なう、周辺 −コントローラへと移すことである。 遠隔端末装置と中央主ホストコンピュータとの闇、または複数のこのような主ホ ストコンピュータの間でのデータ転送のためには、ネットワークのどのようなア ーキテクチャまたは機能的構造の配列を行なえば！！素を最も有効に使えるか、 ということに関する１２１１１ｍがしばしば生ずる。 １またはそれ以上の主ホストコンピュータシステムが、データ通信の目的で、多 数の遠隔端末＠置を動作させることを可能とする、ここに述べたデータ過信ネッ トワークは、データ転送を制御する手段を与える。これは、それによって、遠隔 端末装置からの、最１１６個のデータ通信ラインが１種々の興なったライン通信 Ｍｔｌｌが満足されたことを検出し、それから、ネットワークサポートプロセッ サによる動作の共通ライン炭費を与える、ラインサポートプロセッサの一部であ る’＋　６ラインアダプタに篠続されるものである。このネットワークサポート プロセッサは、棒−の主ホストプロセッサまたは最高４つの、複数の主ホストプ ロセッサのいずれからのデータ転送開始指令をも受信し・、遠隔データ端末＠獣 とデータ転送指令を開始した特定の主ホストコンピュータとの間の、要求された データ転送の実行を検出する。ラインサポートプロセッサと、ネッ］−ワークリ ポートプロセッサとの間の通信は標準化されており、遠隔データ通信に要求され る種々のＭ１＊のばらつきに従属していない。ネットワークサポートプロセッサ およびその衛星ラインサポートプロセッサは、フロントエンドコントローラを構 成し、これは、通信ネットワークのアーキテクチャ中にプロセシング機能を分布 させることを可能とする。 上述したデータ通信ネット７−りの基本的な組み込みブロックはネットワークサ ポートプロセッサと呼ばれる、サブシステムコントローラであり、これは、主ホ ストコンピュータからデータ転送機能との関係を取り去るものである。 １吐’ＵＬＪＬ 本発明の籠接メモリアクセスシステムは、インターフェイス回路カード（１０５ １、第８図）の上に位置する＊＊化されたハードウェアを含み、特にメツセージ レベルインターフェイス（ＭＬ　Ｉ　）論理回路＜１００ｍ、第９Ａ図）の一部 分となっている。 このＭＬＩインターフェノス論理回路は　ｌネットワークサポートプロセッサ、 ＮＳＰと呼′ばねる）サブシステム−コントローラの共用メモ１，１手段と、複 数の周辺ＩＩ！Ｆに接続する選択されたうイン什ボートブロセッ＋＋ｆＬｓＰ） との閣の直接かつ高速データ転送を与える。 ＤＭＡ論理回路は、ＤＭ△°゛■込みパ動作（ホストがら周辺へ）またはＤＭＡ “読取り“動作（周辺からホストへ）を制御するＤＭＡ制御０ＦＲＯＭを用いて 制御論理回路へと信号を与えることにより、１接メモリアクセス動作を開始する ように、特定のピットの組を持つＭｌｌ制御レジスタを使用する。そして、この 制御論理回路は、ＮＳＰのメモリ手段を直接に、選択されたラインサポートプロ セッサ（ＬＳＰ）へと接続して直接かつ高速のワード転送を行なうメモリバスを 能動化することができる。 ＮＳＰのプロセッサ手段は、（ｉ）転送されるべきワードの数を調整するＤＭＡ カウンタ（１１）メモリ手段から、選択されたラインサポートプロセッサへと転 送されるべきワードのメモリアドレスに向かったＤＭＡアドレスカウンタ、をロ ードする。 の　な　明 第１Ａ図は、ネットワークサポートプロセッサを用いた、データ通信ネットワー クの、ネットワークブロック図である：第１Ｂ図は、ネットワークサポートプロ セッサを構成するようになる、ベース接続モジュール、およびスライドインカー ドの機械的配列を示す図である；第２図は、ネットワークサポートプロセッサを 構成するカードユニットのブロック図である； 第３図は、ネットワークサポートプロセッサを構成する基本！！票を示すブロッ ク図である： ？４４図は　ステートマシンプロセッサのメモリアドレス論理回路の！！素を示 すブロック図である；第５図は、ステートマシンプロセッサのデータ取扱い論理 回路の要素を示すブロック図である；第６図は　ステートマシンのための命令実 行論理回路の要素を示すブロック図である； 第７図は、ネットワークサポートプロセッサの種々の要素の園の外部バス接続を 示すブロック図である；第８図は、インターフェイス回路の、ステートマシンプ ロセッサに対する関係を示すブロック図である；第９図は、インターフェイス回 路のメツセージレベルインターフェイス論理回路を示すブロック図である；第９ Ａ図は　Ｍ　Ｌ　Ｉインターフェイス論理回路の主データ経路を示すブロック図 である； 第１０図は、インターフェイス回路のデータリンクインターフェイス論理回路を 示すブロック図である；第１０Ａ図は、ＤＬＩインターフェイス論理回路の主要 な詳細およびデータ経路を示すブロック図である；第１１図は、ネットワークサ ポートプロセッサのメモリ制御回路を示すブロック図である； 第１２図は　外部共用メモリ手段への、また、これからのボート接続を示すブロ ック図である；ｆ１１３図は　相互接続ｌ＜スラインと、外部ホス１コンピユー タおよび外部ライン通信プロセッサＩ＼のリンクとを示す、ネットワークサポー トプロセッサの全体ブロック図である； ｗ４１４図は、割込動作に関する、インターフェイス回路との関係におけるステ ートマシンプロセッサを示すブロック図である： Ｗ４１５図は、ネットワークサポートプロセッサの要素中の、種々のメモリ寅源 の位置を示すブロック図である；第１６図は、ネットワークサポートプロセッサ において用いられている、特定のファームウェアパケットに加えて、ホストコン ピュータ、ネットワークサポートプロセッサおよびライン通信プロセッサとの闇 の、メツセージ転送方向を示す全般ブロック図である； １１７図は、その中のマスクおよび従プロセツサに用いられている、特定のファ ームウェアパケットを示す、ネットワークサポートプロセッサのブロック図であ る。 二組 ネットワークサポートプロセッサは、フロントエンドデータ通信プロセッサとし てプログラムされた、デュアルプロでツサ汎用ミニコンピユータであり、ここで はＮ　Ｓ　Ｐと呼ぶことにプる。前に抜用した特許において議論されているよう に、特定の生ホストコンピュータが、メツセージレベルインターンｌイス（ＭＬ Ｉ）能力として知られているものを与えるシステムのために設計されＣきた。こ れは、ネットワークサポートプロセッサおよびそのデータ通信能力の使用適合す るようなタイプの主ホストコンピュータシステムである。したがって、上に述べ たメツセージレベルインターフェイス能力を用い、一連のデータ通信プロセッサ を含むデータ通信サブシステムがここに含まれる。これらのデータ通信プロセッ サは、ときにはデータ通信フレーム認諷プロセッサと呼ばれ、ここでは、ライン サポートプロセッサ（ＬＳＰ）の正式名称とともに用いる。これは、これらのラ インサポートプロセッサのそれぞれが、データ通信および、通信端末装置または モデムに接続する、−遍のデータ通信ラインに対するＩＩＪ　ｍ能力を与えるか らである。 どのような、与えられたデータ通信サブシステムも、ネットワークサポートプロ セッサによって制御される。その動作、およびメツセージレベルインターフェイ スの使用が、この開示に抜用して含められた、前に引用した特許においてＷＡｋ されている。 この、データ通信サブシステムにおいては、ホストコンピュータは、４つのネッ トワークサポートプロセッサ（ＮＳＰＳ）の全部のサポートを行なうことができ るＣざらに、ネットワークサポートプロセッサのそれぞれは、４つのラインサポ ートプロセッサ（ＬＳＰ！；　）の全部のサポートが可能であり、一方、それぞ れのラインサポート・プロセッサは、ｉ高１６のラインアダプタをサポートでき る２このよ　゛うにして、１つの単一ホストコンビニＬ−夕は、２５６のデ−タ 通信ラインのすべてを制御する能力を有することになることがわかる。第１Ａ図 に示されているように、１つの単一ネットワークサポートプロセッサは、４つの 離れたホストコンピュータとの間でインターフェイスすることができることもわ かる。 第１Ａ図を参照すると、そこには、データ通信ネットワークの全体図が示されて いる。このネットワークサポートプロセッサ８０は、その一方の側にデータリン クインターフェイスと呼ばれる接続１００１を、その反対側にはメツセージレベ ルインターフェイスと坪ばれる接続１００Ｉｌをもっている。１００ａ　、１０ ０ｂ　、１００ｃおよび１００ｄとして示される、一連のホストコンピュータは 、Ｍｌｌラインと呼ばれる接続ライン（１５ａ、ｂ、ｃ、ｄ）を有しており、こ れらのそれぞれは、前に引用され、援用して含められた特許において記載されて いる、ディストリビューションカードに接続する。接続モジュール１０６ａは。 ２０ａ　、２０ｂ　、２０ｃおよび２０ｄとして示す４つのディストリビューシ ョンカードをサポートとしていることがわかる。これらのディストリビューショ ンＩｌｌ　Ｉｌｌカード（ＤＣ〉は、どのホストコンピュータをも特定のネット ワークサポートプロセッサに接続−解放する機能を与えるものであり、これらの ディストリビューションｌ１ｊｌｌｌカードは、引用した特許に記述されている 。 第１Ａ図のネットワークの他方の側には、典型的なテ。・ストリビュージョンカ ードＤＣ２０を示しである、ディストリビューションカードをサポートする接続 モジュール１０６ｂもまた存在している。このディストリとューションカード２ ｏは、３００ａ、、３００ｂ　、３００Ｃおよび３００ｄとして示されている、 少なくとも４つのラインサポートプロセッサへの、刺部された接続および開放を 与える。 ラインサポートプロセッサのそれぞれは、最ｌ＆１６のラインアダプタからなる ことの可能な゛電気的インターフェイス”と呼ばれるブロックへ接続する。これ らの電気的インターフェイスユニットは、４００ａ　、４００ｂ　、４００ｃお よび４００ｄとして示されている。 第１Ａ図に示されているように、それぞれのホストコンピュータは、最高４つの 、１０６ａと同様の接続モジュールに接続されることができる。したがって、ネ ットワークの接続可能性をさらに広げるものである。 ましい　例の説 前に引用した特許に記載されているように、この主ホストコンピュータはルーチ ンに作用し、それによって、（，１０命令が実行のためにフロントエンドプロセ ッサへ運ばれ、このフロントエンドプロセッサは、タスクまたは任意の例外条件 の完了を示すために、１つまたは複数の“結果記述子″ワードを主コンピユータ へ戻す。このネットワークサポートプロセッサは、“′メツセージレベル”で、 ホストコンピュータと通信を行なう、この転送プロセスは、ホストコンピュータ を、データ通信ネットワークをサポートする際に必要とされるような、多くのオ ーバヘッドから解放する。このＮＳＰは、ホストシステムからのメツセージを受 取り、それらを要求通りに転送し、かつ、過当なデータ通信プロトコルを用いて 、このメツセージが意図するデータ通信＠蹟に渡され、その後、それが結果記述 子ワードをホストコンピュータに戻すことを保ｌＥ′する。 メツセージを引き渡すことができないという状況が発生すると、このネットワー クサポートプロセッサは、そのメツセージが失われていないことを保証すること により、インテグリテイを維持する。これは、メツセージを一時的にストアし、 適当な結果記述子ワードを、その主ホストコンピュータに戻すことにより行なわ れる。データ通信ネットワーク端末装置から入ったメツセージは編集され、必要 なときには翻訳され、そして、編集されたメツセージは、持ち行列に置かれる。 その後、ホストコンピュータがメツセージの引き渡しを指示したときに、メツセ ージの引き渡しが開始される。 １Ｎ１８図を参照すると、ネットワークサポートプロセッサのハードウェア配列 が、９ないし１２のカードからなるものとして示されている。ベースモジュール ユニット１０６は、スライドイン接続カードの容器として見ることができる。一 端には、ディストリヒユージョンカードＤＣ２０があり１他端に幡、前に引用し た特許の中（７記）＄されている機能を有する、メインデ太ンスカード２０−が ある。ネ〉トワークサボー１〜プロセッサ８０は、そのデュアルプロセッサ性か ら、Ｍｌｌステートマシンと呼ばれるプロセッサ５０ａと、ＮＤＬ（ネットワー ク特定吉詔ンステーｔ−マシンと呼ばれるＩＩ２のプロセッサ５０ｂとからなる 。これらのプロセッサのそれぞれは、６６ａＪ３よび６６ｂとして示される、メ モリ制御カードを持っている。ＭＬＪステージマシンプロセッサ５０ａは、イン ターフェイスカード１０５１に接続するが、このインターフェイスカードは、メ ツセージレベルインターフェイスをう１′ンサポート・プロセッサ３００へと接 続する前面クーブノμｍ　−ｉ　０　ｂ　ｐを持っている。ホスト・システムへ の、また、それがらのＮ統は、ペースモジュール１０６の背面およびディストリ ビューションｈ−ド２０を通してなされている。一連のＲＡＭ　［ｉ！ｉ路カー ドは、−共用メモリ”鉄属を与え、エレメント９Ｑと呼ばれる。 したがって、このネッ；−ワークシボートフロセンサは、そのバー１ごウェア配 列にめ′いて、それぞれが汎用人カフ・′出九ステートマシンＣＵＩＯＳｔφ） と呼ばれる、２つのフロセラ１〜ｈ−ドを含む。これらのプロセッサの工れぞれ は、６６８および６１として示す、独立したメモ１．ＩＩＪｌｌ［＋１カード（ 〜１１〜？　ＣＴ　Ｌ　）を否！−る。じたがって、　−（ンターフｌイス〃− ド１０５ｉ（彫′１ヒ１）は、外部データ゛、１ンクィ〉ターフェイスおよびメ ンセージレベル１ンター７１イス（ＤＬＩ、’ＭＬＩ）を与えるものである。こ れに加えて、共用メモリを与える、４ないし７のＲＡＭカード９０が存在する。 第２図は、ネットワークサポートプロセッサのブロック図である。ステートマシ ンカード５０ａおよび５０ｂは、同じカードであるが、ＭＬＩステートマシン（ マスクプロセッサ）およびＮＤＬステートマシン（従プロセツサ）と呼ばれる。 ２つのプロセッサカードの、唯一の相違は、含まれているＦＲＯＭおよびジャン パである。プロセッサカードのそれぞれは、種々の制御レジスタに加えて、３２ にバイトのＰＲＡＭを有する、１６−ピッドプロセッサエレメントをもっている 。 マスタプロセッサまたはＭＬＩステージマシン５０ａｕ、それに伴ったマイクロ コードとともに、インターフェイスカード１０５１を通して、ホストコンピュー タとの閣の通信を担う。 従プロセツサ５０ｂ　（ＮＤＬステートマシン）およびそのマイクロコードは、 ホストコンピュータ１００との閣で交換される、すべてのＮＳＰメツセージのソ ースである。 また、ラインサポートプロセット３００に対してインターフェイスを行なうに必 要な、一般的ブロクラムがＮＤＬステートマシンによって実行される。メモリー 制御１１＜ＮＥＮＣＴＬ）カート６６８および６６ｂのそれぞれは、“局所”Ｒ ＡＭメモリの１６にバイトを含んでいる。しかしながら、その局所メモリには、 特定のメモリカードに伴うプロセッサのみがアクセスする。このメモリ制御カー ド（６６ａかまたは６６ｂか）もまた論理回路を有しており、これは、それに付 随するプロセッサに、第１Ｂ図のＲＡＭカード上の共用メモリ９０へのアクセス を行なわせるものである。 ＭＬＩメモリＩＩＩＩＩＩ］カード６６ａの上に与えられた論理回路は、どのよ うなプロセッサメモリアクセス競合をも解くように作用する。このカードはまた 、プログラム可能な速痩発生器および開隔計時機構を持っている。 第２図の共用メモリ９ｏは、ＲＡＭカードによって構成されており、それぞれの ＲＡＭカードは３２にバイトを有する。このメモリは、ステートマシンカード５ ０ａおよび５０ｂ上の２つのくマスクおよび従）プロセッサによって共用される 。゛共用メモリー制御へのアクセスは、メモリ制御カード６６ａおよび６６ｂに よって制御される。 インターフェイスカード１０５１　（第８図との関係で俵に議論）は、ホストコ ンピュータ１００とラインサポートプロセッサ（ＬＳＰＳ　）３００との闇のイ ンターフェイスを与えるために用いられる論理回路を有する。このインター７エ イスカード１０５１は、ディストリビューションカード２０とホストコンピュー タ１００との間の交換を行なう、ＤＬＩないしはデータリンクインターフェイス と呼ばれる部分を持っている。インターフェイスカード１０５１は、メツセージ レベルインターフェイスと呼ばれる、前面接続をもっており、これを通して、２ ０のようなディストリビューションカードや、ラインサポートプロセッサ３００ への接続を行なう。これらの外部インターフェイスに加えて、このインターフェ イスカード１０５１は、ネットワークサポートプロセッサに対する、ユニットク リア、割込要求取扱い、およびマスタクロック制ｍ１ｌｌ（８メガヘルツ）のた めの論理回路を含む。 ＮＳＰのデュアルプロセッサにおける、それぞれのプロセッサは、第３図かられ かるように、３つのバスを通して通信を行なう。これらは、Ｉ１０バス１０、メ モリアドレスバス１６　（ＭＡＤＤＲ）　、およびメモリデータバス１２（ＭＥ ＭＯＬＩＴ）ｒ＄６゜ このＩ１０バスは、データを運ぶが、このデータはホストコンピュータの主メモ リに書込まれ、または、ステートマシンプロセッサ（５０ａ　、５０ｂ　）のレ ジスタ、もしくはメモリ制御カード６６ａ　、６６ｂの上のレジスタおよびイン ターフェイスカード１０５ｉの間で転送されるべきものである。ＭＥＭＯＵＴバ ス１２は、メモリ（共用メモリ９０）から読取られた情報を転送する。この情報 は、実行可能命令また材メモリオペランドもしくはデータであってよい。メモリ アドレスバスＭＡＤＤＲ１６は、曹込まれまたは読出されるベキ規在のメモリワ ードに向けられている。 ！１１２１かられかるように、ＮＳＰのデュアルマスク従プロセツサシステムは 、２つのセクションからなっている。 それは、ＭＬＩプロセシングセクションおよびＮＤＬプロセシングセクションで ある。 ＭＬＩブロセシン　セクション：第２図を参照すると、Ｎ５Ｐ８０のＭＬＩプロ セシングセクションは、マスクプロセッサ５０ａ　（ＭＬＩステートマシン）、 ＭＬＩメモリ制御カード６６ａおよび、インターフェイスカード１０５１から構 成されている。 このプロセッサは、メモリ制御］６６ａおよび共用メモリ９０カードの上に存在 するＲＡＭに加えて、ＦＲＯＭによって駆動される。ＭＬＩステートマシンマス ク５０ａは、行なわれるべきホストデータ転送のタイプを決定するとともに、イ ンターフェイスカード１０５１のＭＬＩポート１０５ｐを通した、ラインサポー トプロセッサデータ転送をも制御する。ＮＳＰのＭＬＩプロセシングセクション は、共用メモリ９０を通して、従プロセツサ５０ｂ　（ＮＤＬステートマシン） と通信を行なう。インターフェイスカード１０５１は、ＰＲＯＭをもっており、 これによって、このカードは、ＭＬＩステートマシンをホストコンピュータ１０ ０に、高レベルモードでインターフェイスする。このインターフェイスカード１ ０５ｉは、坦実のデータ転送の詳細を取扱う。 ＮＤＬプロセシン　セクション：第２図かられかるように、Ｎ　Ｄ　Ｌプロセシ ングセクションは一０従プロセッサ５０ｂ　（ＮＤＬステートマシン）から構成 されている。この従プロセッサは、ＮＤＬメモリ制御カード５６ｂの上に存在す る局所メモリによって駆動され、または、共用ＲＯＭメモリ９０からのデータに よって駆動される。ステートマシンＰＲＯＭ　（プログラムメモリ）は、ブート ストラップを持っており、これは、ネットワークサポートプロセッサが初期化さ れたとき、ホストコンピュータからのプログラム情報を、（メモリ制御カード中 の）局所メモリおよび共用ＲＡＭへとロードする。このプログラムは、その後、 ＮＯＬステートマシン５０ｂ　（従プロセツサ）を駆動する。 ＮＤＬプロセシングセクションは、ラインサポートプロセッサ３００との通信を 行なう。通信は、共用メモリ９０とインターフェイスカード１０５ｉを通じて行 なわれ、これらはすべて、ＭＬｒステートマシン５０ａの制御下に１かれている 。ラインサポートプロセラか３００への、またこれからのデータ転送は、インタ ーフェイスカード１０５１上に位１する、ｉ［接メモリアクセス（ＤＭＡ）論理 回路によって制御される（１７図およびそのｌｌｌ＃Ｍを参照）。このＤＭＡ論 理回路は、ＭＬＩステートマシン５０ａの＊；Ｗ下で動作される。 ＭＬＩステートマシン５０ａが、ＬＳＰ３００に対するデータブロックを持って いるとき、このデータは、共用メモリ９０に「かれる、、ＮＤＬステートマＳシ ５０１１１；ｔ、Ｌｓｐｔｆｉ利用可能であるという割込信号を用いて、ＭＬＩ ステートマシン５　Ｑ　Ｂへ通知を行なう。ＭＬｉ５０＆ステートマシンは、そ の後、インターフェイスカード１０５１に、共用メモリ９０からのデータをメツ セージレベルインターフェイスチャネル１０５ｐを通じて、ＬＳＰ３００へと転 送することを指示する。同様に、ラインサポートプロセッサ３００が、ＮＤＬス テートマシン５０ｂに向けたデータを持っているとき、このデータはやはり、　 Ｍ　Ｌ　ｌステートマシン５０ａの制御下にある、共用メモリ９０中に置かれる 。そして、ＭＬＴステートマシン５０ａは、ラインサポートプロセッサデータが 、現時点で利用可能であるという割込信号を用いて、ＮＤＬステートマシン５０ ｂに合図をフサポートプロセッサ＜ＮＳＰ＞は、２つの基本的なタイプのメモリ を含んでいる。それらはニブログラム可能なリードオンメモリ（ＦＲＯＭ＞　、 およびランダムアクセスメモリ（ＲＡＭ）である。このネットワークカポ−ドブ Ｏセッサの好ましい實施例において、〜１１ステートマシンのＰＲＯＭ構成は、 ８にバイトを保持するように行なわれており、一方、ＮＤＬステートマシンは　 ２にバイトを保持するように行なわれている。ＦＲＯＭは、それが位「している プロセッサステートマシンのみにアクセス可能である。 メモリ制御カード６６ａおよび６６わのそれぞれに、局所ＲＡ、　Ｍの１６にバ イトをもつことになるものであり、これは、それに付随するステートマジ・ンブ ロｔ−ｙ４ｊのみ（アクセス可能である。他方、共用ＲＡＭメモリ９０は、２つ のプロセッサステートマシンのいずれにおいても利用可能である。 メモリアクセス動作の間、適当なメモリタイミングを発生するために、クロック 期間（８メガヘルツ）が遅延される。メモリ奮迅動作は、すべて、３クロック時 間を必要とする。すべてのＰＲＯＭおよび局所メモリ読取動作は、１クロックｗ ＪＷＪを必要とし、一方、共用メモリ読取動作は、２クロック期間を必要とする 。 ステートマシン：第３図かられかるように、汎用入力／出力ステートマシンカー ドの主ｌ！ｌｔ！Ｌエレメントが示されている。マスタプロセッサステートマシ ンおよび従プロセツサステートマシンカードの双方は、論理的に同一である。カ ードのそれぞれは、ネットワークサポートプロセッサの動作シーケンスを制御す る、プロセシング論理回路を有する。このプロセシング回路は、メモリアドレシ ング論理回路４１、プログラムメモリＰＲＯＭ５０゜データ取扱い論理回路３２ ．３３．３４、命令実行論理回路２３および外部バス論理回路６０Ｌから構成さ れている。 このプロセシング論理回路は、ステートマシンを、ネットワークサポートプロセ ッサの他の回路へインターフェイスする。 メモリア゛レシン　理回　°第４図に、プロセンサステートマシンのメモリアド レシング回路が示されている。 このアドレシング論１１１１１８４＠、プログラムカウンタｒｐｃ＞４１、メモ リレファレンスレジスタ４０、スタックメモリ４５、繰返しカウンタ４２から４ １１１載されている。１Ｐｃ４１とＭＲＲ４０は、メモリアドレスポインタとし て用いられている。 ＰＯ２１は、現在の命令または、その命令に対するオペランドを指示する。それ ぞれの命令が実行されるとき、ＰＯ４１は自動的に増加を行ない、次の命令を指 示亨る。この命令は、ステートマシンＦＲＯＭ５０、または１７図の局所メモリ ６６−１もしくは共用メモリ９０のいずれにも存在できる。 メモリレファレンスレジスタ（ＭＲＲ）４０は、オペランドアドレスがＰＣ＋１ ＜増加を受番プたプログラムカウンタ４１）にストアされることができないとき に、次のオペランドのアドレスをストアするために用いられる。たとえば、プロ グラムが、デー々のワードの内百を検査しなければならないとき、ＭＲＲ４０は 、データワードのアドレスをロー１−′される。これによって、任意のステート マシン命令は実行されるが、このデータワードはオペランドとして用いられる。 ｓＩ返し、カウンタ４２は、Ｍ萬２５６回までの繰り返しか行なわれるべき動作 を住じさせることのでさるレジスタである、Ｗ返Ｌカウンタ４２は、ゼロから２ ５５までの虻をスト−？されることができ、繰返し動作のそれぞれについて減少 を受ける。繰返しカウンタがアンダフロー（ゼロより小さい値をもつ）を起こし たとき、繰返し動作は終わり、次の命令が呼出される。、Ｉｌ返し動作の実行の それぞれに対して、（ＭＲＲ４０またはＰＯ２１である）メモリオペランドのア ドレスソースが自動的に増加される。スタックメモリ４５が、サブルーチンが呼 出されたとき、現在のプログラムアドレスを記憶するために用いられ、その後、 サブルーチンが“ＲＥ　Ｔ　ＬＩ　ＲＮ　”命令で終わったとき、そのアドレス を再ストアするために用いられる。スタックメモリ４５は、１６のアドレスを記 憶でき、１６のホストされたサブルーチンを記憶することができる。 ＰＲＯＭ　：　ＰＲＯＭ５０は、プロセッサステートマシン上で用いられたとき 、好ましい実施例では、８にバイトの記憶エレメントである。 一一夕　い　理回　：第５図において、ＬＩＩＯステートマシンプロセッサのデ ータ取扱い論理回路のブロック図が示されている。このデータ取扱い５ａｌ１回 路は、１６の汎用アキュムレータ（エレメント３０として示す）、オペランドレ ジスタ３１、斡術論理装置！＜ＡＬＬＩ）３２、バイト−スワップ回路３４およ びシフト論理回路３３から構成されている。アキュムレータ３０の、アキュムレ ータ１６ビツトレジスタを用いて、取扱いのための情報をストアし、また、種々 の動作の結果を保持する。 オペランドレジスタ３１は、現在の命令のオペランドを保持する。ＡＬＵ３２は オペランドレジスタ３１およびアキュムレータ３ｏからのデータを受取る。前に 引用した、援用特ｒＦにおいて述べられているように１種々の論理および算術動 作が、その後データ上で実行される。ＡＬＵ３２は、バイト−スワップ論理回路 ３４およびシフト論理回路３３へ出力を与える。 このバイト−スワップ論理回路の出力は、△＝Ｕ３２によって与えられたバイト シーケンスの、シーケンスＷＡＦ！−を取替えるために用いられる。バイト−ス ワツピングにおいて、へＬｔＪ出力の最上位バイトは、最下位バイトと取替えら れる。同様に、シーケンス順序において、最下位ビットは、最上位ビットと交換 される。 シフト論理回路３３は、へＬＵ出力を左または石ｌ＼シフ（・し、または循環さ せるために用いられることができる。 また、シフト論理回路は、ＡＬＵ出力を直接に、かつ交替することもなく、転送 を行なうことがで訃ＩＬ立　：ｓｅ図において、（−用Ｏステートマシンプロセ ッサの命令実行論理回路のブロック図が示されている。この命令実行論理回路は 、命令レジスタ２２　、　Ｆ’ＩＲＱ　Ｍ　Ｓの命令デコーダでット６よびエレ メント２３に６けるＰＲＭＯ８の出力に剌言るラヅチング１．・ジスク／）１ら 開成されていイノ。命令レジメ９２２け、現有のスを一トマシン命令を゛保持す る。この現在の命令は、ステートマシン員のＰ　ＲＯ＋Ｓ４５０または、局所６ ｆｌ−もＩ−”−ｉ＝−共用、）（モ１−！９０のいずれかから受取られる。命 令デコードＦＲＯＭ２３は、命令レジスタ２２によってアドレスされる。Ｆ　Ｒ ＯＭ２Ｓは、この命令をデコードして４０の異なった制御信号とし、この信号は 、ステートマシンプロセッサの動作（チップ能動化、カウント制御、など）を制 ａするものである。 デコーダＦＲＯＭ２３の出力は、タイミングまたは信号安定性に必要なときは、 レジスタによってラッチされる。 バス　理回　：ＪＩｌ！７図を参照すると、ステートマシンプロセッサ２の主外 部バスがインターフェイスカード１０５ｉおよびメモリ制御カード６６に接続さ れている。外部に延びてステートマシンカード２に向かうバスは、Ｉ１０バス１ ０、メモリアドレスバス（ＭＡＤＤＲｌ　６）、メモリデーター出力バス（ＭＥ ＭＯｔＪＴ）１２およびｐｕｔ／Ｇｅｔ能動化ライン６０Ｐ、である。 Ｗ４７図に示されているように、メモリアドレスバス１６および１７′ｏバス１ ０もまた、それ自身の局所メモリ６６Ｒを持った、メモリ制御カード６６に接続 される。また、メモリデーター出力バス１２は、メモリ制御カード６６からのデ ータを、バス付属ライン］２′（＝沿って受取ることができる。メモリ制御カー ド６６は、データバスと、ざらに共用メモリ９０に接続するアドレスバスとを持 っている。 １、・′Ｏババス０および１０−は、情報を局所メモリ６６膨および共用メモｉ 、；　９０に転送するため用いられる　Ｉ　Ｏバス１０はまた、命令を運んでき て、スラートマシンプロセッサカード２へとデータを戻すために用いられる。 ＭＡＤＤＲバス１６のメモリアドレスは、（ａ）ステートマシンプロセッサカー ド２または（ｂ）インターフェイスカード１０５１、のうちいずれかの上で発生 される。ステートマシン２は、局所メモリ６６園、共用メモリ９０またはＰＲＯ Ｍ５０　（第４図）のいずれかをアドレスする。 インターフェイスカードは、１接メモリアクセス（ＤＭＡ）の闇のみ、局所また は共用メモリをアドレスする。汎用■１０ステートマシンプロセッサが含まれ、 これまで出願が引用され、援用して含まれてきた、前に引用した特許において、 これらの出願の第２Ｂ図に、２つの制御レジスタ３７．３８が説明されていたこ とがわかるであろう。これらは、アプリケーション制御レジスタと呼ばれ、ステ ートマシンプロセッサ２の外にある論理回路に対して、情報をストアするために 用いられる。これらのアプリケーション制御レジスタは、次の点でユニークであ る。すなわち、レジスタがステートマシンプロセッサ２の上で発生されたデータ を受取るが、この制御レジスタ中のデータは、ステートマシン２以外のカードの 上で発生された信号によってクロックされる。 １＠　７図において、インターフェイスカード１０５１は、ホストコンピュータ １００に対するデータリンクインターフェイス＜ＤＬＩ）と、また、ラインサポ ートプロセッサ３００に対するメツセージレベルインターフェイス＜ＭＬＩ）と を持っていることがわかるであろう。それに加えて、このインターフェイスカー ドは、それ自身とステートマシンカード２との間に、割込ラインおよび割込肯定 応答ラインを持っている。このメモリ制御カード６６もまた、ＮＤＬプロセッサ ５０ｂの間で、信号を交換する、ＩＩＩＪＩＩｐライン６６１をもつている。 インターフェイスカー゛：インターフェイスカード１０５１の主要エレメントは 、第８図のブロック図に示されている。ディストリビューションカード、２０８ は、データリンクインターフェイス（ＤＬＩ）を経由して、データリンクインタ ーフェイス回路１００１に接続する。 ディストリビューションカード２０は、バス１０５ｐを経由してＭＬＩ論理回路 １００ｍに接続する。ＭＬＩメモリ制御カード６６ａは、バス１６および１２を 用いて、メツセージレベルインターフェイス論理回路１ｏＯ１ｌｌに接続する。 メツセージレベルインターフェイス（ＭＬＩ）ステートマシンプロセッサ５０ａ は前面Ｉ１０パスを経由して、ＤＬＪ論珊回路１００ｉ　、ＰＲＯＭシーケンサ １００ＰＳおよびＭＬｒ論理回路１００―に接続する。 インターフェイスカード１０５１は、ホストコンピュータシステム１００とネッ トワークサポートプロセッサとの闇に、データリンクインターフェイス（第７図 ）を与え；また、ネットワークサポートプロセッサとそれが制御するラインサポ ートプロセッサ（ＬＳＰＩとの間に、メツセージレベルインターフェイス（第７ １！Ｉ）を与える。第８図を要約すれば、インターフェイスカードは、ＭＬＩセ クション１０Ｑｉｉ、ＤＬＩセクション１００ｉおよびＰＲＯＭシーケンサ１０ ０．を持っている。第１Ｂ図かられかったように、インターフェイスカードは、 前面コネクタを通して、他のＮＳＰ回路と通信を行なう。 インターフェイス回　カー゛（詳細な説明〉１８図かられかるように、インター フェイス回路カード１０５１は、（ディストリビューションカード２０ａを経由 して）ホストコンピュータ１００との間、および（ディストリビューションカー ド２０を経由して）ラインサポートプロセッサ（ＬＳＰ）３００との間に、また 、Ｉ１０バス１０を経由してＭＬＩステートマシンプロセッサーコントローラ５ ０ａに、メモリアドレスバス１６およびメモリデータ出力バス１２を経由してメ モリ制御回路カード６６ａに、相互連絡リンクを与える。 このインターフェイス回路カードは、ネットワークサポートプロセッサ８０に、 次の機能を与えることができる：（ａ　）　クロックおよびクロック制卸論理； （ｂ）　ＭＬＩプロトコルに従い、ステートマシンプロセッサーコントローラを 、プロトコルの詳細から解放する、ホストシステム１００への背面インターフェ イス；（Ｃ）　メインテナじス制御ｌ］１ｉｉｉ理；（ｄ　”ｌ　共用システム 、オンラインシステムなどの請求を満足するクリアｍ構； ＜ｅ　＞　ネットワークサポートプロセッサ（ＮＳＰ＞を、“ホスト”として作 用させ、ＬＳＰ３００のような、どのような外部ＭＬＩコンパチブルデータリン クプロセッサ（ＤＬＰ）をも駆動できるステートマシンプロセッサーコントロー ラに対する非同期ＭＩＩインターフェイス。 （ｆ　）　割込要求と、ホストコンピュータＤＭＡデータ転送要求を調整し、ホ ストインターフェイス動作に対する、ＮＳＰインターフェイスの優先順位を与え る論理：（Ω）　ＮＳＰインターフェイスのための、ステートマシンプロセッサ ーコントローラの応答ｌＩｓを減少させ、ソフトウェア設計要求から、ポーリン グについての考−を除くための１１ ステートマシンプロセッサーコントローラは、ＧＥＴ″および“Ｐ　ＬＩ　Ｔ　 ”の命令の組を通じて、ラインサポートプロセッサインターフェイスおよびホス トコンピュータインターフェイスと通信を行ない、これらを制御する。 Ｎ５Ｐ８０　（第２図）は、ホストコンピュータ１００とラインサポートプロセ ッサ３００との閣の、データの流れを制御することができ、種々のプロトコルシ ーケンスを特定し、伝送およびプロトコルエラーを検出し、また、インターフェ イス回路カード上に位置したレジスタを用いて”　Ｐ　Ｕ　Ｔ　”および’　Ｇ 　Ｅ　Ｔ　”命令を使用することを通して、他のタスクを実行する。 ゝスー　゛ベースＩ！絖モジュール１０６（第１図）は、ネットワークプロセッ ササブシステムの、基本的ｔｌｔ成ブロブロックる。このベース接続モジュール は、種々のカードやモジュールが適合づる背面から構成されている。たとえば、 これらのモジュールは、選択れたホストシ　′ステムと通信を行なう、１ないし ６のディス１−リビュージョンカード（ＤＣ＞２０、ＩＩＩＩＩＢＳに示されて いるような、ネットワークサポートプロセッサ、メインテナンスカード２０■お よび必要な他のカードから＊＊することができる。 典型的なネットワークサポートプロセッサ８０は、ステートマシンプロセッサー コントＯ−ラのデュアルセット、ディストリビューションカードおよびメインテ ナンスカードとともにネットワークサポートプロセッサのインターフェイスを行 なうインターフェイス論理回路を備えるインターフェイス回路、およびデータ通 信ラインに接続するＬＳＰ（ラインサポートプロセッサ３００）と呼ばれるライ ン通信プロセッサを接続する、追加インターフェイス回路を含む。 ディストリビューションカード（２０，２０ａなど）は、°°非同期°°ホスト メツセージレベルインターフェイスと、６゛同期”ＮＳＰインターフェイスとの 間の接続経路を与えるために用いられる。ｆｖｌ　Ｌ　Ｉは、任意のくホストコ ンピュータのような）シニアシステムと、下位のユニットとの間に用いらねる、 非対称的インターフェイスである。ホストコンピュータユニット１００は、ネッ トワーク中のプロセッサに１７′０記迷子を送り出すことによって、Ｉ１０動作 を開始させる。そして、このプロセッサは、特定の動作を実行し、要求されたと おりにホストコンピュータからのデータを要求し、このデータを送り出し、また 、動作が完了すると、最後にホストコンピュータへ結果記述子を送り出す。下位 のプロセッサは結果記述子がホストコンピュータに送られた後すぐに、このホス トコンピュータからの、他のＩ１０記述子を受入れる準備がなされていなければ ならない。Ｉ１０記述子は可変な長さをもち、下位のプロセッサに応答して、ワ ードの正しい数が受信されてＩ１０記述子コマンドが完了されていることを保証 する。垂直方向と長さ方向のパリティがすべてのＭＬＩトランザクションについ てチェックされるが、エラーが検出されても、その回復についての準Ｗは（Ｉ１ ０動作に閤するものの他は）なされない。 −Ｂ１ディストリビューションカードが、ホストコンピュータとネットワークサ ポートプロセッサ（ＮＳＰ）との闇の接続を与えると、このディストリビューシ ョンカードは、このホストコンピュータとネットワークサポートプロセッサとの 間の通信に対してトランスペアレントとなる。 ネットワークサポートプロセッサのホストとの通信は、状態信号の通常のシーケ ンスによって完了し、これは、ネットワークサポートプロセッサのアクセス要求 をホストコンピュータへ指示する。ネットワークサポートプロセッサがホストに 接続されると、すべての情報転送はＮＳＰ状態ラインによって示されるようにな る。ネットワークサポートプロセッサには、インターフェイス回路カードを経由 して、インターフェイス論理回路が与えられ；これは、ＮＳＰ状落を固定シーケ ンスで発失して、ホストとＮＳＰとの闇の通信を、プロセッサコントローラ５０ ａ　（第２図）によって要求されたように制御する。ホストコンピュータｌ＼の 、またはこれからのすべてのデータ転送は、インターフェイス論理回路の中に含 まれるＦＩＦＯスタックレジスタバッファ（１００，、、第１０：１０Ａ図〉を 通じて行なわれる。 第９Ａ図を参照すると、第８図のＭＬＩインターフェイス論理回路１００−のブ ロック図が示されている。 １２図および第８図（おいて示されているように、インターフェイスカード１０ ５ｉは、ＭＬＩステートマシンプロセッサーコントローラ５０ａを、ボストンコ ンピュータ１００＋＋５よびＬＳＰ　（ラインサポートプロセッサ）３００に接 続する。 １９ＡＩＩｌにおいて、ＬＳＰ３００は、ＭＬＩデータバス１０５ｐによって、 ドライバ６０−を通してステートマシンの共用メモリ出力バス１２に接続されて いる。このＭＬＩデータバス１０５Ｃ１はま１；、伝送−ドライバ６０１、およ びレシーバ−ドライバ６０．Ｘにも接続する。 ステートマシン５０ａは、Ｉ１０バス１０を経由して、ＤＭへ転送カウンタ１６ ０．およびアドレスカウンタ１６てぃ ０へ接続し；これに加えて、バス１０は、制御レジスタ６０５？、データレジス タ６０およびレシーバ−ドライバ６０−へ接続する。 ＤＭＡ転送カウンタ１６０ｔｃは、その出力をＤＭＡアドレスカウンタ１６０ｄ に与え、このＤＭＡアドレスカウンタ１６０ｄの出力アドレスバス１６は、メモ リ制御］６６ａおよびステートマシン５０８に接続する。 制御レジスタ６０ｏ、は制御論理回路６０ｒに接続し、この制御論理回路６０ｒ は、制御信号を、インターフェイス回路および状態ドライバ６０ｔに与える。 データレジスタ６０は、その入力をＩ１０バス１ｏを経由して受取り、その出力 を、伝送装胃−ドライバ６０つ、へ送り出す。 １１ｏＡ図において、データリンクインターフェイス論理回路１００ｉ　（第８ 図）がブロック形式で示されている。 メモリ１１　＠　６６　ａおよびステートマシン５０ａからのステートマシン１ ７／○バス１０は、レシーバ−ドライバ１００１丁および１１アドレスレジスタ １００１．へ接ＩＡする。 レシーバ−ドライバ１００１１は、ホストコンピュータ１００に接続し、データ ラッチレジスタ１００１．およびＦＩＦＯｌｏｏｌｇをフィートする。ＦＩＦＯ 出力は、１〜ライバーインバータ１００（、によって逆転され、！′：リテイツ リー１００ｔによってチェックされる。ＦＩＦＯ出力はまた、ＭＬｉカウンタ１ ００　およびＬノシーバートライパ１００．−、Ｊ を活性化させる。 ＰＲＯＭ１００１□からの出力によって、制ａｔ＝が出力レジスタ１００．ｒに 与えられる。 レジスタ１００．、は、ＤＬＩインターフェイス論奢回路１００１へのＩ１１御 信何重加えて、Ｐ　ＲＣＭ　１００．、、、に、１傾の次のアドレスと、分岐の 次のアドレス信号な勾える。 ■、　ポストコンピュータから、ＮＳＰメモリへの、そしてラインサポートプロ セッサへの一一夕の第１０Ａ図を参照すると、ホストコンピュータ１００からの データは、背面データラインに沿って、レシーバ−ドライバ１００ｊ１に転送さ れ、データレジスタ１００Ｊ２．でラップされて、ＦＩＦＯレジスタ１００１Ｂ において、最高６４ワードまでをロードする。 ステートマシン５０８は　ｐＵＴアドレス命令を開始して、ＦＲＯＭシーケンサ 開始アドレスレジスタ１００：ａに与工、Ｐ　ＲＯＭ　１００１ｒｎのアドレス シーケンスを開始させる。 それから、ＦＲＯＭ　１００１ｍは、後に示す第ぺ一６表を二足ξれτいるよう に、ＦＲＯＭ出ｈレジスタ１００（・を経由して、一連の制御ワードを出力する 。 第１０Ａ図の下側の部分は、開始アト１．スレシスタ１１００）、　、　Ｐ　？ 　ＯＭ　１００ｉｎｑ、ＰＲＯ〜１出力し・シスター１００７゜おにひ分岐論理 回路１００ト、を含み、第１４図のＰ　ＲＯＭシーケンサｉｏｏ、を構成する。 ステートマシン５０ａからのＰＵＴ命令（命令は６４回繰返されることができる ）は、ＦＩＦＯレジスタ１００１丑に、６４ワードをロードすることになる。Ｍ ＬＩカウンタｉｏｏ、は、転送されるべきワードの数がロードされる。 もし、５０ワードが、ホスト１００からＮＳＰメモリ９０へ転送されるべきであ るならば、ＭＬＩカウンタ１００［□がＦＩＦＯへの５０ワードの転送をカウン トしたとき、このカウンタはステートマシン５０ａに“割込み”を送り出すこと になる。ステートマシン５０ａは、ここで、ＧＥＴ命令（５０回繰返される）を 与え、ＦＩＦＯからの５０ワードをメモリ制御１１６６ａを経由して、ステート マシン５０ａの共用メモリ９０へと移す。 どのようなパリティエラーもパリティツリー１ｏｏｔによって検知されて、フリ ップフロップをセットし、このフリップフロップはパリティエラー信号を形成し てステートマシン５０ａに与える。 ホストコンピュータ主メモリからの５０ワードは、ここで、共用メモリ９０へ転 送されている（第２図）。そのとき、これらのワードが選択されたライン通信プ ロセッサ（ＬＳＰ３００）に送られ、選択された周辺端末装置に送られることが 残っている。 ｆｉＱＡ図を参照すると、ステートマシンメモリ出力バス１２（Ｊデータドライ バ６０−に接続し、また、これはバス１０５ｐに接続して、このバス１０５ｐは データ転送のためにＬＰＳ３００に接続する。この状況は、共用メモリ９０が、 バス１２となる出力バス１２−を持っていることが記載されている第７図からも わかるであろう。 ステートマシン５０ａは、ＰＵＴ命令をデータレジスタ６０に与える。ステート マシンからのＩ１０バス１ｏは、特定のＬＳＰ３００を選択するための制御ワー ドをバス１０５ｐに与える。 メモリ出力バス１２ｔ３よびＤＭＡ　（直接メモリアクセス）ドライバ６０■を 用いて、データワードのバーストが、共用メモリ９０から１し選択されたＬＳＰ ３００へと進むことができる。 しかしながら、もし、非ＤＭＡモードが用いられたならば、ステートマシン５０ ａは、ワードの転送を、Ｉ１０バス１０からデータレジスタ６０．データドライ バ（非ＤＭＡ）６０．、バス１ｏ５ｐ、そｔ、Ｔ選択きれたしｓｐ３゜Ｏへと、 手数をかけて行なうことになる。 Ｉ！９Ａ図において、データ転送の＾透化を図るためのＤＡＭモードを用いて、 Ｉ１０バス１０はステートマシン５０８からのＰＵＴ命令を運び、これは、ＤＭ Ａ転送カウンタ１６０ｔ＝に、転送されるべきワードの数たとえば５０ワードを ロードする。また、ＣＡＭアドレスカウンタトロ。 は、アドレス（メモリアドレスポインタ）がロードされて、データ転送のための 共用メモリ９０のＷ＠始エリアを選択する。 そして、ＭＬＩｔｌｌＪＩＩＩレジスタ６０ｃ、がロードされてＤＭＡ動作を開 始する。制御レジスタ６０６ワは、後に示すＩＦＩＡ−２１！に示されているよ うに、インターフェイス動作を制御し、制御論理回路６０ｓおよびＤ　Ｍ　Ａ　 Ｐ　ＲＯＭ　６０ｓｐを用いてＤＭＡ動作を行なう。１１１１１ルジスタ６０ｃ 、、制御論理回Ｍ６０ｓ　、制’ｍ　Ｐ　’ＲＯＭ　６０　ｓｐ　１３　ヨヒＦ 　７　イハ６０ｔは、”　Ｄ　Ｍ　Ａ　ｍｌ理回Ｉ”と呼ばれる。 制御論理回路６０８は、メモリ出力バス１２、ＤＡＭドライバ６０１１およびＭ Ｌ）データバス１０５ｐを能動化して、共用メモリ９ｏから、選択されたＬＳＰ ３００へ、ワードのバーストを１し転送する。 制御論理回路６０Ｓは、それぞれの転送されたワードについて、ＤＭＡ転送カウ ンタ１６０ｔｃを減少させ、転送されるべき次のワードのそれぞれのアドレスを 指示するためにＤＭＡアドレスカウンタ１６０を増加させる。 ■、　ラインサポートプロセッサからＮＳＰメモリへの、そしてホストコンピュ ータメモリへの一一夕の、第９Ａ図をｔ￥煕すると、ステー１−マシンは種々の ラインサポートプロセッサ（Ｌ　Ｓ　Ｐ　３００〉への問合わせを行ない、どれ が情報転送の準備が完了しているかを笑い比し、ｇた　１−３ｐｔＪ″イのデー タを、それがレシーバ６０　ｊ）によって賀取られ、共用（＼Ｓ　Ｐ　’ｉメモ リ９０’・のＩ　○バスー１（２１道ぬられ（：、ＭＬＩデータバス１０５Ｐ上 に送り出すことを命令する。 そして、ステートマシン５０ａは、繰返されたＰＵＴ命令を用いて、ＦｉＦＯｌ ｏｏ、３に、メモリ９０からのデータワードをロードする。それから、ステート マシン５０ａはＰＲＯＭシーケンサ１００．を活動させ、したがってこれは、Ｐ ＩＦＯｌｏｏ　ｌＢからホストコンピュータ１００のメモリのワード転送を取扱 う制御信号を発生することができる。 （現実にはソフトウェアによる指令である）インターフェイス論理回路中の出力 “レジスタ”が、ステートマシンプロセッサーコントローラによって、”ＰＵＴ ”ステートメントの実行を通してロードされる。これらは二ＦＩＦＯをクリアし 、パリティエラーフリップフロツブをクリアするために用いられるクリア命令： ＭＬＩシーケンスのマイクロコード開始アドレスをロードし、また、第９ＡＩ！ Ｉのデータ転送カウンタ１６０ｔ、□をロードするために用いられる、Ｐｔ、Ｉ Ｔアドレス命令：および、ホストコンピュータへの後続する伝送のために、ＦＩ ＦＯにデータをロードするために用いられる、ＰＵＴ　ＦＩＦＯ命令、である。 データリンクインターフェイス論理回路ｉｏｏ：　＜第８図〉からの、ステート マシンプロセッサーコントローラ５０ａへの通信は、”　Ｇ　Ｅ　Ｔ　”命令を 通じて行なわれる。 （第８図および第１４図の、ＰＲ○Ｍシーケンサ１００ｅ・の中にある）状態レ ジスタは、データリンクィンターフェイスの珊在の状態を含み：　（ＦＲＯＭシ ーケンサ１００−Ｐ５ の中の）カウントレジスタは、転送カウンタ１００．、の現在の値を含み；ＧＥ Ｔ　ＦＩＦ’Ｏ命令が、ホストコンピュータ１００から受取られた（ＦＩＦＯ１ ００５，の中の）データをアクセスするために用いられる。 クリアレジスタが″ＰＵＴ″命令を通してアクセスされると、ＦＩＦＯｌｏｏ、 ３、垂直方向パリティエラーフリップフロツブおよびカウントレジスタはリセッ トされる。 “ＰＵＴ’″ＦＩＦＯレジスタ：このレジスタ１００，２（第１０Ａ図）は、Ｆ ＩＦＯｌｏｏ、３に、ステートマシンプロセッサーコントローラから“ＰＵＴ” または″繰返しＰＵＴ″命令のいずれかをロードするために用いられる。 ネットワークサポートプロセッサからホストコンピュータへ、転送の要求が起こ ると、このＦＪＦＯｌｏｏ、は、記述子リンクの３つのワード、その後のメツセ ージテキスト、さらにその後のデータメツセージ長さ方向パリティワード（ＬＰ Ｗ）がロードされなければならない。このＦＩＦＯｌｏｏ、、は、それぞれ１６ ビツトの６４ワード、ないしは”１２８バイトを保持する。 “ＧＥＴ″ＦＩＦＯレジスタ：ホストコンピュータによって送られたデータは、 １＠１０図のデータリンクインターフェイスに到看したとき、ＦＩＦＯｌｏｏ； ｒの中にストアξれる。このデータは、ネットワークサポートプロセッサーおよ びそのステートマシンプロセッサーコントローラ）によって、ＦＩＦＯレジスタ １００．への“ＧＥＴ”ステートメントの使用を通じてアクセスされることがで きる。 それぞれのタイムデータはＦＩＦＯｌｏｏ、：からとられ、ＦＩＦＯは次のワー ドへと進む。 ″ＰＩＪＴ″ア゛レスレジス　２二のレジスタ１００：ｒ（第１０Ａ図）を用い て、マイクロコードシーケンス開始アドレスおよびワードカウントをインターフ ェイス！理回路にロードすることにより、データリンクインターフェイス論理回 路を初期化する。低順位の８ピツトが、ＭＬＩカウンタ１００ｏｒにロードされ るべき値を教理する。レジスタの高順位の８ピツトを用いて、実行されるべきＭ ＬＴシーケンスを特定する。カウンタを用いて、メツセージレベルインターフェ イスを越えて転送されたワードをカウントする。 “ＧＥＴ”カ　ントレジスタ：“ＧＥＴ″カウントレジスタの、表下位の８ピツ トは、補数形式で、転送カウンタ１６０ｔ：のカウント値を含む。 “ＧＥＴ”　レマスタ：状態レジスタ（１１４図、２００〉は、ＭＬＪインター フェイス論理回路およびＤＬＪインターフェイス論理回路の炭柱の状態について の情報を与える。状態レジスタの１６ビツトは、次のように定義される。 敷Ａ二ニー組 ビット　１ ０　ＤＬＰ状憇１ １　ＤＬＰ状１１２ ２　ＤＬＰ状ｓ４ ａ　ＤＬＰ状１１８ Ｊ　ＰＲＯＭ状Ｗ１０ ５　ＰＲＯＭ状１１１ ６　ＰＲＯＭ状１１２ ７　ＤＬＰ接続 ８　ＤＬＰサービス要求 ９　ＤＬＰクリア １０　アドレス拒絶 １１　ＤＬＰ垂直パリティエラー １２　常に１ ＬＳＰ３００ｕＤＬＰ　（データリンクプロセッサ）のタイプであり、後にＤＬ Ｐとして引用されるときは、ＬＳＰ〈ラインサポートプロセッサ）３００を含む ものと理解されるべきである。 注、！− ＤＬＰ状１１１．２．４．８は状態ビットであり、ＤＬＰが珊在、ホストコンピ ュータに与えているものである。ＰＲＯＭ状１１０．１．２はインターフェイス が発生したＤＬＰサービス要求が存在するときに、ステートマシンへのＭＬｌプ ロトコルの条件を指示するために用いられる３つのビットである。アドレス拒絶 は、そのアドレスおよびカウントレジスタをロードする試みの失敗を指示するフ ラグとして使用される。 ＬＳＰへのスーートマシンインターフエイス　９△ニソフトウエアに対しては、 このインターフェイスは、ステートマシンからの“ＧＥＴ″および“ＰＵＴ”命 令を通じてアクセスされる、レジスタおよびドライバの組として見られる。ＭＬ Ｉを越えたデータ転送の速度を上げるために、直接メモリアドレス（ＤＭＡ＞能 力が与えられるが、ステートマシンンフトウエアが、ＭＬＩプロトコルの実行に 重要であり、すべてのＭＬＩ動作を制御しなければならは、ＭＬＩ　ＳＩＯライ ン上に、６２マイクロ秒のパルスを発１し、これは、出力データをクロックし、 入力データの受取りに対する肯定応答を行なうために用いられる。 ゛°ス１〜Ｄ−ブー受取）１ノソブンロンブ°°と呼ばれるフジップフロンブが リセット−される。 ′ダー　レシス　；ステートマシンから、”送信″データレジスタ６０／＼の° ’ＰｔＪＴ”命令は、）／′０バスからのデータの１６ビツトと１つのパリティ ビットを１４９図のデータレジスタ６０へロードする。このデータは、それから 、駆動されてＭＬＩデータラインへと向かう。 −一タレジスターこのレジスタからの’ＧＥＴ″は、ＭＬＪデータラインの境在 の内容をＩ１０パス１ｏ上のステートマシンに転送することになる。 に対するＰＵＴは、インターフェイスの動作を制御する、種々のフリップフロッ プをセットする。これらのビットは次のとおりである： 思Ｊに１」Ｌ ビット　作用 ＯＭＩＩパリティエラーフリ・ツブフロップをセ”／ト１　アドレス選択 ２１ｇ！了またはマスタクリア ３　アクセス許可 ４　伝送 ５　チャネル選択 ６　ＤＭＡ能動化 ７　１矯モード ８　期待されたＤＬＰ状態１ ９　期待されたＤＬＰ状１１２ １０　期待されたＤＬＰ状態４ １１　期待されたＤＬＰ状！！１８ １２　使用されず １３　使用されず １４　使用されず １５　ＤＬＰストローブフリップ７Ｏツブをリセット注［ （ａ　）制御レジスタ６ｏ６ｒへのどのような’　Ｐ　ｔＪ　Ｔ　”も、ＭＬＩ リセンーフリτｌブフロ・ツブをリセットするわ（ｔ・・　ＭＬＩパリティエラ ーフリップフロップ（６００）は、誤ったパリティを持ったワードが、ＭＬＩデ ータラインからステートマシンへと転送されたときはいつでも、セットされる。 このリセットビットは、セットされ、そしてリセットされるべぎものである。（ ｇなりち、このビットは、ノリツブフロップのリセット入力に対するレベルを発 失し、パルスは発生しない。） （Ｃ）　アドレス選択、終了またはマスタークリア、アクセス許可およびチャネ ル選択ビットは、麹密に、メツで一ジレベルインターフエイス（ＭＬＩ）上の同 じ名前の信号に一致する。 （（Ｉン　転送ピン１−は、；ｖｊ　Ｌ　２インターフエイスを能動化して、Ｍ ＬＩ）１１！方向ラインを駆動する。このビットの制御は、ＭＬＩプロトコルと 、綿密に＊ｍされなければならない。 （ｅ）　ＤＭ、６．能動化ビットは、ＤＭＡ動作を開始させるためにセットされ 、そうでない場合はリセットされな昏ブればならない。ビット８，９，１０．１ １　（期待されたＤＬＰ状態ビット）は、受取られたＤＬＰ状態ピットと比較さ れ、一方、ＭＬＩは、直接メモリアクセスＤＭＡモードにある。もし、ＤＬＰ状 態ビットが変化すると、ＭＬｒはＤＭＡモードを出る。１鯛モードピットがリセ ットされたとき、Ｉ〜ＩＬＩｔＱＭ回路は、メインテナンスモードに置かれる。 メイ〕ノテチンスモートでは、〜・ＩＬ１インターフェイスの上の、乙、ＤＤＳ ＥＬ、１、ＡＧブラシ′ε、ｒ　ｃ　、−’　−＋　ｔ’よびＴＲＭブフスＭＣ ／１信号ラインは、°°ハイ″状膠とぎれる。また、受取られたＤＬＰストロー ブは、通常、Ｍｌｌインターフェイス上にＳＩＯパルスを発生するような、どの ような条件に対しもシミュレートされる。したがって、メインテナンスは、ＭＬ Ｉケーブルが存在しなくとも実行されることができる。 （ｆ　）　“期待されたＤＬＰ状態”の４つのビットは、ラッチされ、ＭＬＩケ ーブルから受取られた現実のＤＬＰ状態と比較される。期待された、および珊実 の状態は、ＤＭＡ動作に入り、そこに留まっているためには、同じでなければな らない。 （０）　リセットＤＬＰストローブピットは、信＠ＤＬＰＳＴＳを受取ると通常 セットされ、ストローブレジスタへのＰＵＴＳによってリセットされる、ＤＬＰ ストローブフリップフロップをリセットするために用いられる。 ＭＡア゛レスレジスタ　９Ａ　：ＤＭＡアドレスレジスタカウンタ１６０へのＰ ＵＴ命令は、１６ビツトアドレスカウンタに、ＤＭＡ動作の闇、データを受取り 、またはデータを与えるメモリ（６６８，９０＞の中のバッファｆｉ域のアドレ スをロードする。アドレスレジスタカウンタ１６０は、それぞれのワードの転送 ごとに１だけ増加する。ＤＭＡサイクルの間、アドレスレジスタカウンタの内容 は、ステートマシンアドレスライン１６の上に置かれる。 メモリ制御カード６６　ａの、すべてのアドレスマツピングおよびすべての再配 励の性質は、ｉ［接メモリアクセスＤＭＡサイクルの間、能動化される。ステー トマシン上のＰＲＯＭ５０は、ＤＭＡ動作の闇、アクセスされなくともよい。 セットＭ　Ｉカ　ント：これは、ＤＭＡ転送カウンタレジスタ１６０ｔｃにおい て行なわれる。これは、ＰＵＴ命令を用いて、直接メモリアクセス（ＤＭＡ）動 作の闇、転送されたワードの最大数を特定する。この数は、補数形式でロードさ れ、読取られたとき、０ないし２５５ワードの範囲にあってよい。レジスタの最 上位８ピツトは使われない。 ＧＥＴＮＩＴカウント°これは、Ｄ　Ｍ　Ａ転送−力ウンタレジスタ１６０．Ｓ の部分を用いる命令である。このレジスタのより低い８ビツトは、ＤＭＡカウン タレジスタ１６０、。の値を補数形式で含む。最上位８ピツトは常に“真”にセ ットされる。 ＭＬＩ　レジスタ（９Ａ＞：このレジスタ６０ケは、ドライバ１６０ｄを能動化 して、アドレスを、ステートマシン５０ａおよびメモリ制御カード６６ａに運ぶ 。このＭＬＩ状態レジスタは、下に定義されるものとしてのＭＬｌ状態を指示す るいくつかのビットを含む。 五五ニ二口Ｅ ビット　意味 ０　受取ったＤＬＰ状Ｉｌ！１１ １　受取ったＤＬＰ状１ｉ２ ２　受取ったＤ　Ｌ　Ｐ状態４ ３　受取ったＤＬＰ状１１８ ４　ＤＭＡ１１了 ５　ＤＬＰストローブな受取ったフリップ７０ツブ６　ＭＬＩパリティエラー ７　Ｍｌｌリセットされず ５　− 状態レジスタには、次に示されて、説明された意味をもつヒツトフィールドが与 えられる。 見二上よ＝≦Ｌ二こうのビットは、５ＴＣ１，５ＴＣ２゜５ＴＣ４，５ＴＣ８と 呼ばれるラインの上のデータリンクプロセッサ（ＤＬＰ）によってＭＬＩに与え られた状態を指示する。 ビット７：このビットは、ＤＬＰが“ハードクリアされている″ときにクリアさ れ、ＭＬＩインターフェイスが初期化されたときにセットされる。このインター フェイスが初期化されるまでは、どの双方向ＭＬＩ信号ラインもＭＬＩによって 、駆動されない。 ビット５：このビットは、信号ＤＬＰＳＴが、ＳＩｏパルスを発生するストロー ブレジスタへのＰＵＴまたは、ＳＩＯパルスを発生ないＭＬＩ制御レジスタ６０ ．□のＭＬＩ制御のＮｏ、１５のビットのいずれかによって受取られ、クリアさ れたときにセットされる。 ビット６：このビットは、ＭＬＩから、誤ったパリティを持つワードが受取られ たときはいつでもセラＩ・される。 これは、Ｍｌｌ制御レジスタ６０ｃＦ−のＮＯ，Ｏのビットによってリセットれ る。 ビン１〜４：このビットは、ＤＭＡ動作の終了の原因を確認するために用いられ る。このＤＭＡ動作は、エラー条件を示してもよく、またそうでなくともよいタ イムアウト条件（２マイクロ秒）によって止まってもよく、または、データリン クプロセッサまたはバソファオーバフロー条件による状態変化のいずれかによっ て終了してもよい。もし、Ｄ　Ｍ　Ａが、ＤＬＰ状態変化またはＤＭＡカウント オーバフローによって終了すると、信号ＤＭＡ０ＶＥＲは“ハイ”と呼ばれる。 二ｙ］」ばＬＬ ＤＭＡ　’配置−！ニー“ＤＭＡ１！込み”動作を開始させるために、ステート マシンは、次に示すように、ＤＭＡハードウェアを初期化させる必要がある。但 し、必ずしもそこに示された順序でなくともよい： １、　データリンクプロセッサ（ＤＬＰ）へ書込まれるデータを含むバッファの ワードアドレスより１だけ小さい値を、ＤＭＡアドレスカウンタ１６０（第９Ａ 図）へロードする。このアドレスは、それぞれのワードが送られる前に１だけ増 加される。 ２、　次のように計禅される値Ｃを、ＤＭＡカウントレジスタ１６０□。へロー ドする： Ｃ−カウントから１を引いた補数、但し、この“カウント”は、任意状態変化が 期待される前に、データリンクプロセッサへ送られるべき、いくつかのワードで ある。 ３、　ステートマシンは、データリンクプロセッサに、“接続され”なければな らない。 ｌ　Ｍ１１１ＩＪｉｌｌレジスタ６０ｃつは、次のデータをロードされなければ ならない： （ａ　）　伝送ビットの＠（ビット４）（シ）　ＤＭＡ能動化ビットの組（ビッ ト６ン（ｃ）　ＤＬＰ状態へと初期化された、期待されたＤＬＰ状慝〈ビット８ ，９，１０．１１＞ （ｄ　）　１隋モードの組（ビット７）（ｅ）　他のすべてのリセットされたビ ット一旦、ＭＩＩハードウェアが初期化ぎれると、次のシーケンスが発生する： １、　ハードウェアは、ＦＥＴＣ８／が“’　［Ｊ　−”となるのを持つことに よって、ステートマシンが取出サイクルに入るの（・持つ。これｊｊ：　Ｉ！き たとき、ＭＩＩインターフェイスが割込みを発生するｒｐＷを整えていないと仮 定すると、その後、信＠　Ｓ　ＣＩ　Ｍ　／’、　ＲＱ　Ｂは“ハイ″どなって 、Ｄ　Ｍ　Ａ制ａ　Ｆ’　ＲＯＭ（ｉ　０　Ｃ１１１＋１　ンニ入ルａ　”ｔシ テ、ＰＲＯＭａｌ力ＳＤＭＡＰ、Ｑ＜ＤＭ７〜要求）は、′へ１′”となる。 ２、ＷＴＣＬＫ＜〜Ｉ　Ｔ　ＣＬ　Ｋは、それぞれのメモリサイクルの終わりに Ｆ！始する６２マイクロ秒パルス）の次の主エツジで、ＤＭＡＲＱノリツブフロ ップ６０「はセットする。Ｄ〜＜Ａ？Ｑがセラ１−されると、ステートマシンへ のクロック能動化信号が偽”状態となり、したがって、ステート７シンを“凍結 °°する。 ３　、Ｗ；−ＣＬ　Ｖ、の次の主エツジで、Ｄ　Ｊ、’ｌ　Ａ　Ｇ　Ｎ丁フソン ブフロツブはセットする。このＤ　Ｍ　Ａ　Ｇ　Ｎ　Ｔフリ・Ｉブフロップがセ ラ（へ３入するこ、次のことが起こ心・（ａ　＞　ステートマシンアドレスドラ イバが３状態となり、ＤＮＡアドレスドライバは能動化されて、メモリアドレス を、１６０のＤＭＡアドレスカウンタから駆動させる。 （ｂ　）　ステートマシンＩ１０バスドライバが３状態となる。 （Ｃ）　サイクルフリップフロップへの、非同期クリア信号が、取り除かれる。 （ｄ＞　もＬ、ＤＭＡ制御！ｌＰＲＯＭ出力“ＡＩＮＣＥＮ”（アドレス増加能 動化）が“真”であれば、ＤＭＡカウントレジスタ１６０ｆ、、およびＤＭＡア ドレスレジスタカウンタ（１６０）がカウントを行なうことができるようになる 。 ４、　主エツジにおける４Ａまたは４Ｂ（以下を見よ）のいずれかの条件を持つ 。 ４△、　もし、ＤＬＰ　５ＹＮＣＨ信号がハイ（すなわち、ＤＬＰが、メモリバ ッファからのデータのワードを受取る準備ができている）であり、信号ＤＭＡ０ ＶＲ／がハイ（これは、ＤＬＴ状態が、期待されたＤＬＰ状態に合致し、ＤＭへ カウントレジスタが０でないこと）であり、そして、ホストＭＩＩインターフェ イスが割込みの準備を完了していないならば、次のＷＴＣＬＫの主エツジで、次 のことが起こる： １、　サイクルフリップフロップのセット。 ２、ＤＭＡカウントレジスタ１６０□。を１だけ増加。 ３、ＤＭＡアドレスレジスタカウンタ１６０を１だけ増加− 次のＷＴＣＬＫの主エツジを侍っている間は、次のとおりである。 （ａ）　ＤＭＡデータラッチに、メモリバッファからのデータをロード。 （ｂ）　データリンクプロセッサ（ＤＬＰ）へのｓＩ。 ストローブを発生。 （０）　信＠ＤＬＰＳＹＮＣＨおよびフリップフロップで受取られたＤＬＰスト ローブをリセット。 ４Ｂ、もり、ＤＬＰ　５ＹＮＣＨが”ハイ”Ｔ−あＶ）、信＠ＤＭＡ０＼／Ｒ１ ／が“ロー″であるが　もしくはタイムアウトが′寞”である、またはＭＬＩホ ストインターフェノスが割込みの準備を完了していると、次のことが起こる：１ 、ＤＭＡＲＱをリセッＦ−にれによってステー−マシンは実行を再び始めるっ ２、　ＤＭＡＧＮＴをリセット、これによって、ステートマシンは、アドレスお よびｒ１０ベスを駆動するＤへＭ動作がここで終わる。もし、ステートマシンが （ＭＬｒ状態レジスタの内容を間合わせることにより）、ＤＭへの終了の原因が 、ＤＭ、へが再び入れられる二とが望ま机るタイムアウトによるものであったこ とを確認すると、Ｄ　Ｍ　、ヘモードを再び入れるために望コ、れるすべては、 ＭＬ■制御レジスタ６０　をくどのビ・ントも変化させずに）再叶 ロードすることである。 ＤＭＡ　・　９Ａ　：ＤＮ１Ａ″読取り”動作を開始させるためには、ステート マシンは、ＭＬＩハードウェアの中の種々のレジスタを、次のように初期化しな ければならない： ｉ　、ＣＮ＜　ｚ、アドレスレジスタ１６０に、メモリバッファのワードアドレ スをロートし、ＬＳＰ３００のような、データリンクプロセッサ＜ＤＬＰ）から のデータを受取る。 ２、ＤＭＡカウントレジスタ１６０工に、読取られるべきワードの数の補数をロ ードする。 ３、　データリンクプロセッサ（ＬＳＰ３００）に接続する。 ４、ＭＬ　ＩＮ＠レジス’）６０．、　に次のデータをロードする： （ａ）　ＤＭＡ能動化ビットの組（ビット４）。 （ｂ　）　正規モードビットの組（ビット７）。 （Ｃ）　ＤＬＰ状態へ初期化された、期待されたＤＬＰ状態ビット（ビット８． ９，１０．１１）。 （ｄ　）　すべてのビットをリセット。 一旦、ＭＬＩハードウェアが初期化されると、次のＤＭＡ読取シーケンスを発１ させる： １、　ステートマシンが、取出状態へ入る（すなわち、ＦＥＴＣＨ，ｌｙ’：Ｄ −となる２のを持つ。Ｆ　Ｅ　Ｔ　Ｃｈ　、カＤ　−ノトキ、信号ＳＤＭＡＲＱ ＢＦ）よびＳＤＭＡＲＧ）がハイとなる。 ２．　次のＷＴＣＬＫの主エツジにおいて、ＤＭＡＲＱフリップフロップはセッ トされ、ステートマシンへの゛クロック能動化の取り除きによって、ステートマ シンが凍結する。 ３、　次のＷＴＣＬＫの主エツジにおいて、ＤＭＡＧＮＴフリップフロップがセ ットされ、種々のことが起こる：（ａ　）　ステートマシンアドレスドライバが ３状態となり、ＤＭＡアドレスドライバが能動化されて、メモリを、ＤＭＡアド レスカウンタによって駆動させることを許す。 （ｂ）　ステートマシンＩ１０バスドライバが３状態となり、ＭＬＩレシーバ− データバッファが能動化されて、ＮＺＯバスが、（ＭＬＩ）メツセージレベルイ ンターフェイスを越えて、ＤＬＰから受取られたデータによって駆動されること を許す。 （Ｃ）　サイクルフリップフロップから、非同期クリア信号が取り除かれる；ま た、 （ｄ　）　ＤＭＡＩＩＪＩＩＩＰＲＯＭからのＡＩＮＣＥＮ信号が真”であると き、ＤＭＡカウントレジスタ１６０−およびＤＭＡアドレスカウンタ１６０がカ ウントを行なうことが許される。 ４、ＷＴＣＬＫの主エツジの時刻において、以下の５または６のバラクラフの条 件のいずれかが満足されるまで持ち、それに従って動作する。 ５、　もし、（ｉ）タイムアウトが“″偽１であり、かつ（白）ＭＬＩホストイ ンターフェイスに割込みの準備ができておらず、かつ（ｌｉｉ、）ＤＬ、Ｐ　５ ＹｆＮＣＨが“輿パであり（すなわち、ＤＬＰが、Ｍ　Ｌ　Ｉケーブルの上に妥 当なチー　タラ４　エ’Ｔ：　イル）　、かつ、（ｉｖ）ＤＭＡ０ＶＲ／がハイ （すなわち、ＤＬＰ状態が、期待されたＤＬＰ状態にマツチしており、メモリ中 のバ〉・ファが充満していない＞Ｓ合には、“メモリ書込サイクル”を開始させ るサイクルフリップフロップをセットして、データをメｔり中にストアする。Ｗ ＴＣＬＫの次の主エツジにおいて、次のサイクルの準備を行なう： （ａ）　ＳＩＯパルスを発生し、ＤＬＰからのワードの受取りに対して肯定応答 を行なう。 （ｂ）　ＤＭＡカウントレジスタを増加させる。 （Ｃ）　ＤＭＡアドレスカウンタを増加させる。 （ｄ　）　ＤＬＰ　５ＹＮＣＨおよびＤＬＰストローブ−受信フリップフロップ をクリアする。 （ｅ）　ＣＹＣＬ、Ｅフリップフロップをクリアする。 ＜ｆ　）　上記バラグラフ４により繰り返しを行なう。 ６、　もし、（ａｊ　“タイムアラｉ・°′が“真”、ま１；は（ｂ）ＭＬＩホ ストインターフェイスが、ステートマシンアシスタンスが要求されているＭ　Ｌ 　ｒプロトコル内の位置にあり、または＜　Ｃｔ　Ｄ　Ｌ　Ｐ　’ＯＹ　Ｎ　Ｃ Ｈが“′真°゛であり、ＤＭＡＶＲ，’が”ロー”　であＺＴ、ＤＬＰが状＊ヲ ｉ；ｔでいることまたはバッファが充満していることを示している場合、Ｄ　Ｍ 　Ａ　ＲＱおよびＤ　Ｍ　Ａ　Ｇ　Ｎ　Ｔフリップフロップをリセットする。こ れは、ＤＭＡ動作を発生させ、ステートマシンがアト！７・スおよびＩ　Ｏバス を駆動し、クロックを受取り、そのプログラム実行を再び始めることを許１１″ Ｉｊる。タイムアウト条件が発生した後に、ＤＭＡ動作を再スタートさせるため に要求されるすべては、ＭＬＩ制御レジスタ６０．を再ロードすることである。 これは、自動的にタイムアウト論理回路をリセットし、ＤＭＡシーケンスが、そ れが止めた場所で継続する。 ＤＭＡ　ｌｌｌＰＲＯＭ＜第９Ａ　）：ＤＭＡ読取りおよびＤＭＡ書込動作のた めの一制御論理回路６０Ｓ（１）中心部は、ＤＭＡ制御（６０，、）ＦＲＯＭの 中に含まれ、このため、そのＦＲＯＭのプログラミングをここで議論する。この ＰＲＯＭには、５つの入力があり：それらは、 ＳＤＭＡＲＱ−ＤＭＡ要求をセット：この墳は、以下の条件がすべて満たされた ときにハイになる：（ａ　）　ステートマシンがＦ　Ｅ　Ｔ　ＣＨサイクルにあ る。 （ｂ　）　タイムアウトが”偽”である。 （ｃ）　ＭＬＩ制御レジスタのＤＭＡ能動化ビットがセットされる。 ｉｌｌＭＬ、ｌホストインターフェイスが、ステートマシンの注意（ａｔｔｅｎ ｔｉｏｎ　）を要求しない。 ＤＭＡ０ＶＲ−′−この項は、次の状態でなければ“偽”である： （ａ）　ＭＬＩＩＩ’御レジスタ中しシスＡ能動化ビットがリセットされ、また は、 （ｂ）　期待されたＤＬＰ状態が、瑣爽に受取られたＤしＰ状態にマツチしない 、または、 （Ｃ）　ＤＭＡカウントレジスタがオーバーフローとなり、メモリバッファの上 限が到達されていないことを示す。 ＸＭＩＴＤＴＡ−この項は、データの方向がＭＬＩからＤＬＰへ向かっていると き“真゛、その他の場合は“偽”である。 ＤＬＰＳＹＮＣＨ−この項は、ＤＬＰストローブが、ＤＬＰから受取られた後の 、クロックの第１の主エツジにおいて″真′°となる。 ＣＹＣＬＥ−この項は、ＦＲＯＭによってセット・リセットされ、ＤＭＡｌｔ作 を同期化するために用いられる。 ＳＤＭＡＲＱ−ＤＭＡＩ求フリラフリツプフロツプト−この出力は、ＤＭＡモー ドに入り、これに留まるためには“真”てなＧプねばならない。 Ａ　Ｉ　Ｎ　ＣＥ　Ｎ−アドシノス増加能動化−二のビットは、それが“真″で あり、才た、Ｄ　Ｍ　、Ａ　Ｇ　Ｎ　Ｔフリップフロップがセットされたとき、 ＤＭＡカウントレジスタおよびＤＭＡアドレスレジスタを、ＷＴＣＬＫの次の主 エツジにおいて１だけ増加させる。 ５ＥＴＣＹＣＬＥ−“真”のとき、次のＷＴＣＬＫの主エツジにおいてサイクル フリップフロップを、セットさせる。 ５ＥＴＳＩＯ−次の５ＴＣＬＫの主エツジで、Ｓ■Ｏパルスを発生させる。また 、ＤＬＰＳＹＮＣＨおよびＤＬＰストローブな受取ったフリップフロップをリセ ットさせ、メモリ出力バスの内容を、ＤＭＡデータラッチにロードする。 ＰＲＯＭプログラミングは： ＳＤＭＡＲＱ　＝　（ＳＤＭＡＲＱＳ、ＤＭＡ０ＶＲ／）　＋　（ＳＤＭＡＲＱ Ｂ、ＸＭＩＴＤＴＡ　。 ＤＬＰＳＹＮＣＨ／） ＡＩＮＣＥＮ　＝　（ＳＤＭＡＲＱＢ、ＸＭ工ＴＤＴＡ／　、ＣＹＣＬＥ／）　 ＋　（ＳＤＭＡＲＱＢ、ＤＭＡ０ＶＲ／、ＸＭＩＴＤＴＡ　、ＤＬＰＳＹＩＱＣ ）（、ＣＹＣＬＥ、’）１ ＳＥＴＣＹＣＬＥ　＝　（ＸＭＩＴＤＴＡ／、ＤＴ、ＰＳＹＮＣＨ、ＣＹＣＬＥ ／）＋（ＳＤＭＡＲＱＢ、ＤＭＡ０ＶＲ／、、ＸＭＩＴＤＴＡ、ＤＬＰＳＹＩＱ Ｃ＋１゜５ＥＴＳＩＤ　＝　（ＸＭＩＴＤＴＡ、ＣＹＣＬＥ）　＋　（ＳＤＭＡ ＲＱＢ、ＸＭＩＴＤＴＡ／　、ＣＹＣＬＥ）−タリンクプロセッサ（ＤＬＰＳ＞ のうちの任意の１つ、または、データ通信制御のために用いられるラインサポー トプロセッサ３００をアドレスするためのＤＬＰ’　Ｓ　、ディステリごューシ ョンカードによって用いられる８４１の背面ラインがある。同様に、ディストリ ビューションカードに対するサービス要求を指示するための、ＤＬＰ″Ｓによっ て用いられる８個の背面ラインがある。これらのラインはまた、唯一のものであ り、１つのデータリンクプロセッサのみが、任意の与えられた要求ラインを使う ことができる。これに加えて、双方の組におけるラインは、優先順位によって階 級化されている。したがって、データリンクプロセッサの優先順位が、与えられ たベースモジュールの中で一但決定されると、この優先順位要求は、ノンターフ ェイスボードの上のデータ１ノンクブロセソザ（：よる使用のプ；めＬ：　７１ １ｉび越される。対応するアドレスライフ・ｂ汝Ｉ“こシーン／

【２！れる。 メインテナンス　理　：メインテサ〉スカート２０　ｔ（第１８図）は、ｉ１０ ベースモジュールの中の３２の装置をアドレスする、アドレス能力をもっている 。メインテナンスカードからのｍ＊位アドレスラインは、データリンクプロセッ サをアドレスするために“偽″でなければならない。その他の４つのアドレスラ インは、データリンクプロセッサ選択にのための１６ラインの１をエンコードす る。 ＩＡ−４図は、種々の“メインテナンス“アドレシングモードを示す。 見ノＬ二ＡＪＬ ベース　アドレス　アドレス　コメントｌＪＬ　ＬＬ　同等　コメント ０　０　Ｎｏ　１清オンラインモード ｏ　ＯＹｅＳ　正規オンラインモード ０　１　ＮＯ正規オンラインモード ０　１　ＹｅＳ　局所モード １　０　ＮＯ単一パルスだけ １　０　ＹｅＳ　単一パルスだけ １　１　ＮＯ停止ストップクロック １　１　ｙｅｓ　局所モード クロック　理回　：データリンクプロセッサを鍋える種々のボードの間のクロッ クスキューを最小化するために、りＯツクは、同様の態様で、それぞれのボード の上に受取られる。それぞれのボードは、ショットキＮＡＮＤゲートの１つの入 力によってクロックを受取り、それから、要求されるように、終了した反転また は非反転バッファによって種々の論理エレメントに対するクロックを駆動する。 メインテナンス診断上の目的で、データリンクプロセッサに対するクロックは、 特定の条件が満足されたときに止められねばならない。クロック能動化信号は、 インターフエイスポード１０５１の上で発生され、これは、クロックを受取った データリンクプロセッサ中のすべての他のボードに与えられる。この信号は、種 々のボードの上の、レジ一バと名付けられたゲートにおいて、背面クロックによ ってゲートされる。ステートマシンへのクロックは、また、ＤＭＡサイクルが進 行しているときに、止められねばならない。特別のステートマシンクロック能動 化信号が、ステートマシンクロック上で発生される。 ２！と２！輪」１厘口に−クリア論理回路（図示せず）によって、２つのクリア 信号が発生される。１つの信号は、ＤＬＩインターフェイスをクリアさせ、また 、これがホストコンピュータへクリア状態を与えるようにさせる；他方の信号は 、ＤＬＩの中のすべての論理回路をクリアさせる。このクリア信号は、ＦＲＯＭ で発生され、ＦＲＯＭの入力および出力は、望まれないまたは偽のクリア信号が 発生するのを防止するための背面クロックエツジトリガされたレジスタによって 完全にバッファされている。このＦＲＯＭは、次のようにプログラムされる。 思Ａ−二上」Ｌ ＯＭＣＬＲ／　クリアレジスタへの“ＰｔＪＴ″１　ＬＯＣＡＬ／　局所モード ２　Ｃ０ＮＮＥＣＴ／ホストに接続されたＤＬＰ３　ＬＣＬＣＬＲ／　局所クリ ア ４　５ＥＬＣＬＲ／　選択的クリア ５　８ＥＬＭＣＬＲ／選択的マスタクリア６　ＭＳＴＣＬＲ／　マスタクリア ７　ＰＷＲＣＬＲ／　パワーアップクリア８　ＣＬＰＭＬＩ／　ＤＬＰインター フェイス論理回路をクリア ＯＣＬＲＭＬＩ／　ＤＬＩインターフェイス論理回路をクリア １　０Ｌ／　全ＤＬＰをクリア ２　ＯＬ　全ＤＬＰをクリア ３　用いられず ＣＩ−ＰＷＲＣＬＲ ＋５ＥＬＣＬＲ，ＣＯＮ＋’、１ＥＣＴ＋ＬＣＬＣＬＲ，ＬＯＣＡＬ ＣＬＲＭＬ　Ｉ−ＣＬ ＋ＭＳＴＣＬＲ，Ｃ０ＮＮＥＣＴ ／ホストＭＬ　１．ＭＣＬＲ／ ＭＬＩ　ｌｊ回　−一一二 ＭＬＩインターフェイス論理回路は、第９Ａ図に描かれているように種々の主デ ータバースおよび機能ユニットから構成されている。 １、　ステートマシンアドレスバス（１６）ステートマシンアドレスバスは、Ｄ ＭＡモードにある閣、ＭＬＩ論理回路によって駆動ぎれる。このアドレスは、■ ７′０パスから、Ｐ　ＯＴ命令を経由して、、Ｄ〜１Ａアドレスレジスタ１６０ にロードされた１６ビツトカウシタから−られるｅＤＭＡモードで、このカウン タは、ワードがＭＬＩクープルの上に転送されるたびごとに、自動的にまた番ブ 増加する。 ２、Ｍｌｌデータバス（１０５ｐ、第９Ａ図）情報転送の方向はＭＬＩ（読取り ）に向かっているが、いずれかのＤ　Ｍ　Ａが活性的または、読取データレジス タに刻して発行された“’　Ｇ　Ｅ　Ｔ　”であるとき、データはＭＬＩデータ バネからＩ１０バスへとケートされるｅＮ′＋、　＋がデー今ラインをｔ勅して いるとき、この子−クは、犀−今しシスタロ　（Ｊ　＝だｓ＝　Ｌ）　Ｍ△モー ドのとき、ステートマ＞シメモリ出力バス（１２）のいずれかから駆動される。 ３、ＤＭＡ転送カウンタ１６０（＜は、′ＰＵＴ”が実行されるとき、Ｉ１０バ スから、補数形式でロードされる。 このレジスタは、ワードがＭＬＩを越してＤＭＡモードで転送されるたびごとに 、′突き当たる（ｂｕｍｐｅｄ）　”ものであり、オーバフローを起こしたとき に、Ｄ　Ｍ　Ａからの出口を与える。補数形式による、レジスタの内容は、ＧＥ ＴＭｆｌカウントレジスタからのＧＥＴ”が実行されたときＩ１０バスの上へと ゲートされる。 ４、　制御論理回路６０ｓとステートマシンとの間のインターフェイスは、それ ぞれＩ１０パス１０を受取りまた駆動するＧＥＴおよびＰＵＴの組を経由する。 ＤＬＩインターフエイスーータ　衰回　１０Ａ１Ｌ二 ＤＬＩインターフェイスの内部データバス１０（第１０Ａ図）は、３つのソース から駆動されることができる：背面データライン、ｉ１０バスおよびＦＩＦＯ出 力。データのための５つの“シンク（ｓｉｎｋ）”がある：背面データライン、 １．１０バス、ＦＩＦＯ入カレシカレジスタカウンタ、およびパリティツリー１ ００ｔ、次の表は、実行される種々の動作のためのソース／シンクの組合わせを 示す。 凱ｆ−ヱ」Ｌ １１　ソース　シンク Ｓ、　Ｍ、　ＰＬＪＴ　Ｉ　、’ＯハスＦ　Ｉ　ＦＯＩＦＯ ８，％％、ＧＥＴ　Ｆ　Ｉ　ＦＯＩ１０バス。 ＦＩＦＯパリティツリー 読取（ホストへの　ＦＩＦＯ背面 データ） 寵込（ホストから　背面　ＦＩＦＯ のデータ） 記述子のＷ４１の　背面　パリティツリーワードＡを送出 ＰＵＴ　ＭＬＩ　Ｉ１０バス　ＭＬＩカウンタ動作コード １１０記述子の　背面　ＭＬＩカウンタ。 １１１１１７）’１７−トＢｅ　ＦＩＦＯ送出 ｍ−一つ　Ｘ　の　： データがＦＩＦＯヘロードされたとき、それは主ＤＬＰクロックエツジにおいて レジスタ１００１：ヘラッチされ、次の半クロックにおいてＦＩＦＯｌｏｏ、、 へ転送される。 ずべてのＦＩＦＯ出力が逆転される。ＦＩＦＯは、逆転された背面バスおよび逆 転されないＩ　／’○バスからの経路中にあり、また、戻りの経路中にある。２ つのバスの闇のデータ転送（どちらの方向でも）のすべては、ＦＩＦＯを通って 進まねばならない。 パリティツリーは常に内部バスに接続されているが、パリティは、（１）データ がＦＩＦＯからＩ１０バスへと転送され、また（２＞Ｉ１０記述子の第１のワー ドが読取られ、ワードの最下位バイトから、ＭＬＩカウンタのロードを行なうか 否かが決定されな（プればならないときに、パリティはチェックされるのみであ る。 Ｌ　インターフェイス　１０△　： Ｄ−Ｌｌインターフェイス制御論理回路は、シーケンシャルステートマシンから 構成されており、（こでは、−」御シークンスがＰＲＯＭ１００＋ａにある。２ ４のラッチされたＰＲＯＭ出力は：（１）ＭＬＪインターフェイス制御信号を駆 動し、（２）内部タイミングおよびデータ経路を制御し、また（３）ＦＲＯＭコ ートの中の条件分岐を与え、ＭＬｌプロトコルの後にシーケンスを続げｔせる。 ＰＲＯＭ１００Ｈ，ｃは、それぞれが２７ビツト（Ｄ、１ｏ２４ワードを含み、 １０のアドレスライン（ＡＯないしＡ９）によってアドレスされる。動作を行な うとき、７つのアドレスライン（Ａ３ないしＡ９）が、ＰＲＯＭ出力からラッチ された次のアドレスラインから道筋を与えられる。ビットＡ１およびＡ２は、２ つの“分岐制御“ビットによって選択された条件で、“条件分岐”として発生さ れる。最下位ピット（ビットＡＯ＞は、常に、ラッチされたシステムストローブ （ＳＴＩＬＬ／）の後に続く。 ステートマシンがＰｔＪＴ命令をＰＵＴ　ＡＤＤＲＥＳＳおよびＣ０ＬＩＮＴレ ジスタに発行することにより、新たなシーケンスアドレスをロードし、ＵＩＯ８ ＭにＰＲＯＭアドレスを変化させる条件が満足されたとき、ビットＡ３ないしＡ ９がＩ１０バスから取出され、ビットＡ１およびＡ２はゼロにセットされ、また 、常に、アドレスラインＡＯは、ラッチされたシステムストローブの後に続く。 Ｐ　ｏＭ　ビット： ＰＲＯＭ１００１．、によって発生された、２４ピツトのそれぞれの機能は、次 の表に示されている。 凰Δ二旦五 く二二各１　堕 ００　＃５ＴＣ１ＤＬＰ状態ビット＃１０１　＃５ＴＣ２ＤＬＰ状態ビット＃２ ０２　＄５ＴＣ４ＤＬＰ状態ピット＃４０３　＃５ＣＴ８　ＤＬＰ状態ビット＃ ８ＤＬＰが接続されたとき、ＤＬＰ状態ピットがホストに送り出される。 これらはそれぞれ、ＤＬＰインターフェイス状態レジスタのビット０．１．２． ３として、ステートマシンによって読取られる。 これらのビットの機能と値は、ＭＬＩプロトコルによって特定される。 ０４　＃ＬＦＩＦＯＺｆ）と’ｌトは、５ＴＩＯＬ／がｏ−で、ＤＬＰＳＴＲ／ がローであるときに、データをＦＩＦＯの中にロードさせる。 ０５　＃ＡＦＩＦＯこのビットは、５ＴＩＯＬがローのとき、ＦＴＦＯの出力を 進める。 ０６　＃５ＥＲＲＥＱ　このビットは、ビット０８．０９．１０について記述さ れる機能を不能化する；そして、ステートマシンに割込みを発生させる。 ０７　＃ｌ０８ＮＤ　ＤＬＰが接続されたときに、ベース背面１０８ＮＤ／信号 を制御し、また、受信または伝送のための、データ経路の制御を行なう。 ０８　＃ＰＳＯこれらのビットは、サービス要求ライン（ピッ０９　＃ＰＳ１　 ト０６）が“偽゛′であるときに、７つの内部制御０　１ＰＳ２　何重号のうち の１つをエンコードし、またはサービス要求が“真”のときに、ステートマシン についての特定の状態をエンコードするために用いられる。内部制御信号は“ ら夏剋脛１旦 旦ヱ±、五艷　コメント ０　＃５ＢＳＴ　後続のブロック上の、バーストモード動作を開始。 １　＃ＲＥＱ　背面を経由してディストリビューションカードへと送り出される 、ＤＬＰ要求信号を発生。 ２　＃ＺＥＲＯ“ゼロ”データワードを発生する、背面データラインへと、ドラ イバを不能化。これは、いくつかのＭＬＩシーケンスにおいて、用いることがで きる。 ３　＃ＥＲＥＱ　背面の上に、緊急要求信号を発生。 ４　＃ＦＯＲＣＥＡＦ　このビットは、ＦＩＦＯを、５ＴＩＯＬ／の状態にかか わらず進めさせる。 ５　＃Ｃ０ＬＩＮ丁　このビットは、活性的なとき、カウンタを１だけ増加させ る。これは、これを用いて、ＰＲＯＭコードが、実行されるＭＬＩデータ転送の 数のトラックを維持するものである。 ５　１−ｏａｄ　Ｃｎｔｒ　このビットは、内部データバスの、最下位の８ビツ トを、カウンタにロードさせる。この動作は、最下位のバイトの中のワードの２ 進値としてエンコードされた記述子の長さを含む、Ｉ１０記述子の第１のワード が受信されたときに、実行される。 ７ＮＯｒＩＩＢ　ビット０８，０９．および１０の値は、上記動作のいずれもが 行なわれるべきでないときに、“すべて１″でなければならない。 ィピットが背面データラインへと送られたときに、これらを逆転させるものであ る。これは、ＭＬＩを越えて伝送されるべき“拡張された状態°゛を要求するよ うな、ＭＬＩプロトコルシーケンスにおいて要求される。 １２　＃ＤＬＰＳＴＲＤＬＰが接続されたとき、ＬＣＰＳＴＢ／背面ラインが、 ＢＵＲ８Ｔフリップフロップの論理ＯＲおよびＤＬＰストローブに続く。 １３　＃ＢＣＮＴＲＬＯＰＲＯＭブランチ制御。 １４　＃ＢＣＮＴＲＬ１　ＰＲＯＭブランチ制御。 これらのビットの値は、ＦＲＯＭアドレスピットＡ１およびＡ２が、どのように 発生されるかを決定する。 るときの、次のアドレスビットＡ１．、１６ＮＡ＃２−ビット１３および１４が 、それぞれ０゜１または１．０であるときの、次のアドレスビットＡ２゜ １７−２３−＃Ｎ△３から＃ＮＡ９゜これらのビットは、新たなアドレスが、ス テートマシンによってロードされ、または、背面からのＤＬＰクリア動作によっ てセットされるときを除き、次のＦＲＯＭアドレスを与える。 ッセーぐ゛レベル　゛　−フエ　ロ　ｌ：ネットワークサポートプロセッサ（Ｎ ＳＰ＞８０と、任意の個々のラインサポートプロセッサ（ＬＳＰ）３００との間 のデータ転送は、インターフェイスカード１０５１の上の、通常のＭＬＩ論理回 路によって実行される。これは、第７図、第８図および第９図に示されている。 実行されたこのデータ転送は、ＤＭＡモード、非ＤＭＡモードのいずれであって もよい。 ＤＭＡモードでは、ＤＭＡアドレスカウンタは、“ポインタ”としてのＭＬＩス テートマシン５０ａによって、転送されるべきメモリ中の第１のワードへと初期 化される。 同時に、転送カウンタは、ステートマシンプロセッサ５０ａによって、転送され るべきワードの数の補数とともに初期化される。そして、ＤＭＡ論１１１１路は 、ステートマシンプロセッサ５０ａによる、なおの上の干渉なしに、データ転送 を取扱う。それぞれのワードが転送されるとき、ＤＭＡアドレスカウンタは増加 され、ＤＭＡ“転送カウンタ”が減少される。そして、ＤＭＡ動作は、ＤＭＡ“ 転送カウンタ”がオーバーフローを起こすとき、すなわち、この値が“０″のと き、通常、終了する。ＤＭＡ論理回路はまた、ＤＭＡタイムアウトまたは期待さ れていないＬＡＳＰ状態信号のような、異常条件が検出されたとき、ＤＭＡモー ドを終了する。 直接メモリアクセス動作（ＤＭＡ）のすへては、ＭＬＩステートマシンプロセッ サ５０ａによって初期化され、ＤＭ　Ａ　Ｉｌｌ　ｉｍｌ　Ｐ　ＲＯ〜１によっ て制御される。Ｄ　Ｍ　Ａ動作の閣、ステートマシンプロセッサへのクロックは 止められ、ステートマシンＰＵＴレジスタ、ＧＥＴレジスタおよび■７１０バス が不能化される。 −ＤＭＡモー゛二非ＤＭＡモードにおいては、データは、ワードごとにラインサ ポートプロセッサ（ＬＳＰ）３００（特に、選択されたＬＳＰ３００ａ　、３０ ０ｂ　、３００ｃｔたは３００ｄ　＞へと転送される。この非ＤＭＡモードでは 、データ転送４１．ＭＬＩステートマシンプロセッサ５０ａの直Ｎｌ１ｌＩＩｌ ｌの下で実行される。データは、■、１０バス１０から保持レジスタ（第９図） へと転送され、それから、インターフェイスカード１０５１のＭＬ１回路１００ −を経由してＬＳＰ３００へ向かう。 メツセージレベルインターフェイス論理回路１００１は、第９図のブロック図に おいて示されている。ＤＭＡレジスタ１２０は、前面メモリパスに訃つてデータ を受取り、このデータは、その模トランスミッタＴＸそれからレシーバＲ×を通 ってヌテートマシンプ「ｔフサカード５０Ｂｌ＼と運ばれる。ラインサポートプ ロ七ツ＋ｊ３００は、Ｄ　Ｌ、　Ｔを紅白（て、接虻モジュール１ｏｅｂおよび 電気的インターフェイスＥＩ＜ラインアダプタ）にｍ続り、ＭＬ　ｉＷ＆Ｎ回銘 ラインからレシーバＲＸ　ｔ＝向りう。スラートマシンブロセッ＋ｔ５Ｑ８＄ｔ 、Ｉ　／　Ｏ／’：　ス１０　’Ｇ　Ｆ　ＥＩ　ＬテＣ）　ｈｉＡ　７　トＬ／ スレジスタ１６０および、保持データレジスタ６０へ接続される。アドレスレジ スタ１６０の出力は、メモリアドレスバス１６を経由した後、メモリ制御カード ６６およびステートマシン５０ａへと運ばれる。 デー　１ンクインターフエイス　理回　Ｄｌ）：ｌ１ｌｌ！１０図は、最初に第 ８図において回路１００ｉとして示したデータリンクインターフェイス論理回路 のブロック図である。このデータリンクインターフェイス論理回路は、第８８！ ｌのＭＬＩステートマシンプロセッサ５０ａを伴った０１１回路である。第１０ 図において、ファースト−イン−ファースト−アウト（ｆｉｒｓｔ　−Ｉｎ−ｆ ｌｒｓｔ　−ｏｕｔ　、Ｆ　ｆ　ｌ：○）スタックレジスタ１００．、が示され ている。これは、６４−ワードレジスタであって、これのそれぞれのワードは１ ６ピツトである。このレジスタは、ホストコンピュータ１００に転送されるデー タを保持するか、そうでなければ、ホストフンピユータから受取られるデータを も保持する。３状態ドライバ一レシーバ回路ｉｏｏ、は、背面を経由して、コン ピュータ１００への、またはこれからのデータを送り出し、受取る。これはまた 、内部データバスの上のデータを受取る。データの他のソースは、制御カード６ ６ａであり、これは、３状態ドライバーレシーバ１００１＝ｌ＼の前面接続を持 っている。３状態ドライバーレシーバ１００　ｉ、７は、内部データバスを経由 して、スタックレジスタ１００１３への入力を与える保持レジスタ１００１２に 接続する。スタックレジスタ］００．の出力は、３状態ドライバノ３ −レシーバ１００−および１００゜、のいずれに対しても出力を供給するインバ ータ１００　に供給される。 １＋ ＦＲＯＭシーケンサニＦＲＯＭシーケンサ１００　は、５ 第８図のインターフェイスカード１０５ｉとのブロック関連において示されてい る。このＦ　ＲＯＭシー・クンサは、ステートマシンプロセッサ５０ａを、ホヌ （・コンピュータシステムに尚けられた、通常のＤＬＩ動作を実行するために要 求されるオーバヘッド操作から切り離すように設計されている。ＰＲＯシーケン サの中の論理回路は、ホストシステムデータ転送のための通常のＭＬＩプロトコ ルを与え、これを堅持するよう設計されている。このＰＲＯＭシーケンサは、ス テートマシンプロセッサによって初期化された、開始アドレスレジスタからの、 開始ＰＲＯＭアドレスを受取る。それから、このＦ　ＲＯＭシーケンサは、一連 の制御状態を通って、殻求されたデージ転送ｉ１７＃を実行する制御信号を与え る。シーケンシングは、Ｆ　ＲＯＭシーケンサが、与えられたタスクを完了する まで、またμ、期待されていない条件が検出されまで続行すイ・。ステートマシ ンプロセッサは、割込信号および状態レジスタ信号によって、期待されτいない 条件についての通知を弐番プる。状献しタスクは、割込みの売先を１１る。 モリか゛　カート’ｆＭＬｌ＝４０−巳ン第２図に開運して前に第Ｉしたように 、オツド９−り廿ボートプロセッサ８０は、メモリーｊＩｉＩ）Ｊ−トロ６ａお よび６６ｂを保持している：ま、た、これらの制御カードのそれぞれは、ネット ワークサポートプロセッサの２つのステートマシン（５０ａ、５０ｂ）プロセッ サカードの特定の１つを伴っている。メモリ制御カード６６の基本的エレメント のブロック図が、第１１１１に示されている。 第１１図かられかるように、メモリ制御カード６６は、８にワードの局所メモリ を与える。この局所メモリは、それに伴ったステートマシンプロセッサによって 、独占的に使用されるもので、これは、すなわち、メモリ制御カード６６ａ　Ｌ ｔＭＬ　Ｉプロセッサ５０ａの独占的使用のためのものであり、一方、メモリ制 御カード６６ｂは、ＮＤＬプロセッサ５０ｂの独占的使用のためのものである、 ということである。メモリ制御カードはまた、特定のステートマシンプロセッサ が共用メモリ９０の最＾１３２にワードまでをアドレスすることを許容する論理 回路を含む。ネットワークサポートプロセッサ８０の中で許容された、瑛実の共 用メモリは、ＮＳＰソフトウェアの束縛によって、１１５にワードまでに制限さ れる。ネットワークサポートプロセッサの中の他のカードとの通信は、第１Ｂ図 に示された前面コネクタを経由して行なわれる。 第１１図に示されたメインテナンスカード信＠　（ＰＲＩＦ、ＤＳＩＭ、ＭＡＪ ＮＴ、５ＥＬ）の使用は、ここに援用して含ませた引用参照特許においてＩｌｌ 論されている。 Ｗ、１１図かられかるように、ＭＬＩメモリ制御カード６６ａが、破線によって 囲まれて示されている、付加されたモジュール選択論理回路を持っていることを 除き、それぞれの場合のメモリ制御カードは同一である。 メモリ制御カード（６６ａ　）のみの破線の中に示されているモジュール選択論 理回路は、ステートマシンカードの１つがマスクプロセッサ（５０ａ　）であり 、一方、他方のステートマシン、ＮＤＬプロセッサ５０ｂが従プロセツサである ために、必要なものである。したがって、モジュール選択論理回路は、マスタプ ロセッサカードを従プロセツサカードから区別し、それぞれのカードが共用メモ リ９０を用いることができる時間を選択する。 ステートマシンプロセッサからのメモリアドレスバス１６は、暮術論理ユニット ６６ｕ１局所メモリ６６閣およびアドレス選択レジスタ６６３へも与えられる。 アドレス選択レジスタ６６Ｓの出力はベースアドレスレジスタ６６ｒへ運ばれ、 ベースアドレスレジスタ６６ｒのデータ出力はＡＬＵ６６ｕへ与えられる。ＡＬ Ｕ６６１Ｊは、アクセスのために共用メモリ９０へ送られるメモリアドレスを与 える。 メインテナンスカード２０■　（第１Ｂ図）からのシミュレートされた信号もま た、ゲートされてＡＬＵ６６ｕおよび局所メモリ６６期へ向かってもよい。 １　、、’　Ｑ　／′ス１０は、データを、ベースアドレスしジスタロ６ｒ、局 所メモリ６６−およびデータパスコ０□、ノ、へ運ぶことができる。 Ｕ色２二立−記一エエメモ１し番Ｊ１［！カード６Ｇの局所メモリ６６馳（第１ １図＞ｉｔ、ＲＡＭの８．コ９２の１７じツ！〜ワードを、そのカードに伴った ａｆ＠定のステートマシンプロセッサに与える。このＲＡ〜１メモリは、メモリ アドレスバス１６からのアドレス情報を受取り、才た、Ｉ、’Ｏバス二〇からの 入力データも受取る。局所メモリ６６１１からのデータ出力は、共通メモリデー タ出力バス、ＭＥＭＣＩＴ”！２を通る。 、％−Ｅ土Ｉ糺二メモリ１１１１１１１カード６６の共用メモリ“制Ｗ″セクシ ョンは、ステートマシンプロセッサのアドレシング能力を１３１Ｋまで広げるこ とを可能とする回路を持っている。！！哩回路は、ＭＡＲ発生器ＰＲＯＭ（図示 せず）および１６のベースアドレスレジスタ（ＢＡＲ）６６ｒ、および′１７ビ ツト算術論狸回路（ΔＬＵ）６６Ｕから１１度されＴいる。 コ（７）　Ｍ　ｌ−Ｐ　Ｒケ１ａ　ハ、３２バーｉ’８　（３２ｂｙ８）ＰＲＯ Ｍであって、これは、バス″！６の上のメモリアドレスの最上位４ビツトをデコ ードする、このデコーディングは、共用メモリ９０がアドレスされるべきもので あるか否かを決定する。 ベースアドレンレジスタ（ＢＡＲ）６６ｒｕ、８ＢＡＲ８の２つのクループに等 分きれる。したがって、これらのベースアドレスレジスタが１６存在する。これ らの１つのグループ（ＢＡＲＯ−ＢＡＲ７）は、共用メモリ９０が、ステートマ シンプログラムカウンタ４１によってアドレスされているときに用いられる。ベ ースアドレスレジスタの他のグループ（ＢＡＲ８−ＢＡＲｌ　５）は、共用メモ リが、ステートマシンプロセッサのメモリレファレンスレジスタ（ＭＲＲ）４０ によってアドレスされているときに用いられる。 ベースアドレスレジスタ６６ｒの任意の１つは、ソフトウェアによってＩ１０前 面バス１０を通り、共用メモリ９０の中の４に領域を包含するベースアドレスへ と向がう。 ＡＬＵ６６Ｌｌへのベースアドレスレジスタ出力は、ステートマシンアドレスバ ス制御ライン１６をデコードすることにより選択される。このデコーディングは 、８ベースアドレスレジスタの１つのグループを選択する。３つの、高順位メモ リアドレス＜１４：０３）をデコードすることにより、その特定のグループの中 の８ベースアドレスレジスタの１つが選択される。 環ユニット　ＬＵ　：メモリ制御カード６６のＡＬＵ６６Ｕは、１７ビツト加暮 器である。へ入力は、ベースアドレスレジスタから引き出され、８入力はメモリ バス１６から引き出される。このデータ出力は、共用メモリアドレスバス（ＸＭ ＡＤＲｉに与えられる。１６ビツトベースアドレスレシスタは１４ピント＜１５ ：１４）を、算術論理ユニットのへ入力のビット位［１６：１４に与える。 ビット位１０および１が接地されている。１６ピツトメモリアドレスバス（ＭＡ ＤＤＲ）１６は、１２ビツト（１１：１２）を、算術論理ユニットＢ入力のビッ ト位［１１：１２に与える。ビット位［１６：　０５は接地されている。選択さ れたベースアドレスレジスタの最上位１４ピツトと、メモリアドレスバス１６の 最下位１２ピツトとの和である、ＡＬＵ出力は、１１５にワードの１つを選択す る、１７ビツト共用メモリアドレスＸＭＡＤＲである。 メモリ　ち　衰回　：特定の状態の下では、メモリ制御カード６６は、そのメモ リ制御カードに接続された、随伴ステートマシンクロックを停止させる、ＷＡＩ Ｔ信号を発生する。このクロックは、ＷＡＩＴ信号が“活性的”である限り、停 止させられている。ＷＡＩＴ条件の１つは、メモリ制御カード６６が共用メモリ ９０に書込みを行ない、またはこれらの読出しを行なっているとき、発生するも のである。このメモリ制御カードは適当なＷＡＩＴ信号を挿入して、適当な遅延 を与える。それは、共用メモリが遅すぎて、ステートマシンプロセッサおよびメ モリ制御カードの、より早い作用を維持することができないためである。 メモリ制御カード６６ａおよび６６ｂのいずれもが、同じ共用メモリカード９０ を同時にアクセスしようとするとき、他の条件が発生する。優先順位発生器＜Ｐ ＲＩＧＥＮ）ＰＲＯＭ、または、ＭＬＩメモリＩＩＩＪ御カード６６８が競合を 解き、適当なＷＡＩ下状態を発１させる。 釦３の条件は、ステートマシンプロセッサが、メモリパリティエラーを検出した ときに生ずる。メモリパリティエラーに起因するＷ　Ａ　Ｉ　Ｔ信号は、“ゲー トされず”、これは、すなわち、通り抜けされない。このＷＡＩＴ信号によって 、ステートマシンクロツタは、ステートマシンがクリアされるまで停止し、たま まとなる。 旦Ａ１１）二上− Ｗ４１２図かられかるように、１１８図の９０として示し。 たＲＡＭカードの［要因が示されている。 カードのそれぞれば、共用メモリ９ｏに対する寄与分として用いられる３２ＫＢ 容量をもっている。ＲＡＭ９０の全体のメモリ容量は、２つのステートマシン５ ０ａ　（ＭＬＩ）および５０ｂ　（ＮＤＬ）によって共用されている。第１Ｂ図 かられかるように、この容量は、４がら７のＲＡＭカードのどの場所によっても 与えられ轡るものである。 共用メモリＲＡＭカードの１つの特定のユニットは、共用メモリアドレスライン およびメモリー出力（Ｍ　Ｅ　Ｍ　Ｏ（ｌＴ）バスへの終端抵抗をもっていると いう点でユニークである。この特定のカードは、ＲＡＭＩｔ端カードと呼ばゎ、 ３ｐＫＢ　ＲＡＭ　ＴＥＲどして示される。ａ端ＲＡＭカードは、ネッ１−ワー クサポートブロセッザの中のメモリバスの毅蜆に位駅されねばならない。 Ｚ　（７）　ＲＡ、　Ｍ　ｔＪ　ｔ’　Ｌｔ、６８１７）　４０９．６　ハイｉ 　（１１０９６ｂ）１１）ＲＡＭチップを含むＣイれぞれのカードは、ＭＬＩメ モリ制御カード６６ａに接続された１つのデータおよび１つのアドレシングボー ト（第１２図）を持ち、ＲＡＭカードの上の第２のデータおよびアドレシングボ ートは、ＮＤＬメモリ制御カード６６ｂに接続される。これによって、共用メモ リが、どちらのステートマシンプロセッサによってもアクセスされることが可能 となる。メモリ制御カードとの通信は、前面コネクタを通して行なわれる。 第１２図に示されているようｍ、ＭＬＩステートマシンおよびＮＤＬステートマ シンのメモリ制御回路からのアドレスは、それぞれ、Ｂボート９０１，７シおよ びＡボート９０５１４、に入り、そこから接続されて９０．のようなＲＡＭカー ドのアドレス入力となる。入力データフェーズ上の、第１と１２のステートマシ ン（マスク５０ａおよび従５０ｂ）からのデータは、ボー１−８．、および△ｄ ヨに運ばれ、そこからカード９０．のデータ入力となる。ＲＡＭカード９０．の データ出力は、ボート町、およびＡ＋Ｉ＝に供給され、そこから、それぞれデー タライン上をＭＬＩステートマシマシモリ制ａ装！！ｌおよびＮＤＬステートマ シマシモリ制御Ｉ装置へ運ばれる。 ットワークサポートプロセッサの　： ネットワークサポートプロセッサの種々の機能を統合することは、バスを用いる ことによって達成され、第１３図からかわるように、３つの基本的リンクから構 成されているｅ３つのリンクは、ＭＬＩリンク、ＮＤＬリンク、およびＩＮＴＥ Ｒリンクによって構成される。これらのリンクによって、ネットワークサポート プロセッサの構成要素となっているカードの結合が、全ユニットとして、統合さ れた形で機能することが可能となる。 ネットワークサポートプロセッサ（ＮＳＰ＞８０は、本質的に、多プロセッサコ ンビコータであるａｌつのブロセｌｊｉＭＬＩコントローラと呼ばれる）は、第 ２図に示すように、ＭＬＩステートマシンカード５０ａ、ＭＬＩメモリ制御カー ド６６８および、インターフェイスカード１０５１から構成される。 ｊＩ２のプロセッサ（ＮＤＬコントローラ５０ｂと呼ばれる）は、ＮＤＬステー トマシンカード５０ｂおよびＮＤＬメモリ！１ｌＩＩＩ］カード６６ｂから構成 される。これらのプロセッサーコントローラの双方は、同様の方法で構成され、 ともに共用メモリ９０をアクセス可能である。 情報を運び、種々のカード（第１３図）の中でアドレスを行なう３つの主要なバ スはＩ１０バス１０．メモリアドレス（Ｍ　Ａ　Ｄ　Ｄ　Ｒ）バス１６およびメ モリデータ出力バス（ＭＥＭ○し’Ｔ）１２である。さらに、追加の制御ｌ情報 が、前面コネクタ（第１８５？に示されている）を用いて、それぞれのコントロ ーラのカードの中を通る。 １１３図に示されて（・るように、Ｍ　ＬＩリンクはＭｌｌコントローラの３つ の九−ド＜１０５ｉ　、　６５ａ　、５０ａ　）に接続する。こねはまた、ＭＬ ’ｌコントローラと共用メモリ９０どの間の接続を与える。ＮＤＬリンクは、カ ード６６ｂおよび５０１１を接続する。ＩＮＴＥＲリンクは、共用メモリ９０を ６６８および６６ｂへ接続する。 入力／　力（１，／　０　）バス：Ｉ、１０バス１０ａは共通データバスであり 、これは、ＭＬＩコントローラの３つのカードを接続する。このバスの上の情報 は、次のものを含む：（８＞　ＭＬｒステート７シン５０ａから、インターフェ イスカード１０５１への制御情報。 （ｂ）　ステートマシン５０ａからＭＬ　ＩメモリーＪｗカード６６ａへの制御 情報。 （Ｃ）　インターフェイスカードから、ステートマシンへの状態情報。 ＜６　）　インターフｌイスＦＩＦＯレジスタ（第１０図）においてス］−アさ れ、その後ステートマシンまたはメモリ９０のいずれかに送り出される、Ｄｌｌ の上の、ホストコンピコ−−９１００から受取られたデータ。 （ｅ　）　ステート−１・シンまたはメモリのいずれかから、インターフェイス カード１０５１に送り出され、Ｄｌｌを越えてホストコンピュータへの後続のｆ ｉ、逆の１；めｋ、トＩＦＯレジスタＩ、：　ｉ、　ｔ・アイるためのデータ。 ｆｆ＞Ｉｓ弓Ｌ　］の」二のＬＳＰ３００から受取られ、スラー−１へマシ′シ まには、非ＤＭＡモードてメモリ９（１、も、しくはＤＭＡモードでメモリ９０ へ送り出εＪｉ、　？・データ。 （ｐ）　ステートマシン５０８またにメモ１喝９０のいずれかからのものであっ て、非ＤＭＡモードでインターフェイスカード１０５１に送られ、ＭＬＴの上の ラインサポートプロセッサ３００へ伝送されるデータ。 Ｂ１　）　局所６６１１または共用メモリ９ｏの中に■込まれるべき、ステート マシン５０ａからのデータ。 メモリアドレス（ＭＡＤＤＲバス：メモリアドレスバス１６ａは、共通アドレス バスであって、カード５０ａ、６６ａおよび１０５ｉがら構成される１ＭＬＴコ ントローラのための３つのコントローラカードを接続する。以下の情報が、メモ リアドレスバス１６ａの上を運ばれる：（Ｑ　）　ステートマシン５０ａの上の ＦＲＯＭ回路またはメモリ制御カード６６ａの上の局所メモリ６６−をアドレス するときの、ステートマシンのプログラムカウンタ４１の出力（または、メモリ レファレンスレジスタ４ｏの出力）ｅ （ｂ）　メＥ！Ｊ制御ｎ−ｔ’　（ＭＥ＼４ＣＴＬ＞　６６１７）上の局所メモ リ６６ｍをアドレスするために用いられる、・インター７エイスカード１０５； の上のＤ１〜１Ａアドレスレジスク（第９図）、 （ＣＩ　共用メモリ９０を７ｓＨノスするために、ベースアドレスレジスタ（Ｂ ＡＲ６６ｒ　）をアドレスし２．メモリ制費回路６θｌＬ！Ｊ）上の［ジュール 選択論理回路（第１１邑）を７ドレスする、プログラムカウンタ４１の出力、ズ テ・−１−マシンＭ　ＲＲ４０の出力またはＭＬｌインターフＪイス（第９図〉 の上のＤ　Ｍ　Ａ７１〜レスレジスタ１６ｏｅ第１１図のモジュール選択論理回 路を用いて、カード５０ａまたは５０ｂのいずれが、任意の与えられた期間に、 メモリ９０へのアクセスを博るがを確認する。 メモリアドレスバス１６ｂを共通アドレスバスとして用い、ＮＤＬコントローラ （ステートマシンカード５０ｂおよびメモリ制御１］６６ｂ　）を接続する９、 ここで、以下の情報データが、バスの上に転送される： （ａ　）　ＮＤＬ　ＰＲＯＭをアドレスし、または、メモリ制御カード６６ｂの 上の局所メモリ６６ｍをアドレスするために用いられる、ＮＤＬステートマシン ５０ｂの出力−プログラムカウンタ４１の出力（ｔ′たはＭＲＲ４０の出力）。 （ｂ）　共用メモリ９０をアドレスするために、ベースアドレスレジスタ、ＢＡ Ｒ６６ｒ　（第１１図）およびメモリ制御カード６６ｂの上の論理回路へと情報 を転送する、ＮＤＬステートマシンのプログラムカウンタ４１の出力（またはＭ ＲＲ４０の出力）。 ２＋匹劃側二人工穎旦止主史ＬＬユメモリ出力バス１２ａは、ＭＬＩ：ｌントロ ーラの３つのカード（５０ａ　、６６ａ、１０５ｉ）を！＆続する共通データバ スである。このバスの上の情報は、次のものから構成されている：（ａ　）　メ ツセージレベルインターフェイスを越えてラインサポートプロセッサ（Ｌ　Ｓ　 Ｐｓ　）へデータを伝送するため“の、（ブ・ログラム情報まｆ：林データの光 ◆めの）ステート７シン５０ａまた′はインターフェイスカー（ド１０５１の上 のＤ　’Ｍ　Ａレジスタ１２０（第９１）のいずれがへの、メモリ１ｌｌＩ１１ カード６６８の上の局所メモリ６６ｍの出力。 （ｂ＞　ステートマシン５０ａ／＼の、またはインターフェイスカード１０５１ およびＬＳＰ３００への、共用メモリ９０の出力。 （Ｃ）　プログラム情報法たはデータのいずれかをＭＬｒステートマシン５０ａ へ転送する、メモリ制御カード６６ａの上の局所メモリ６６和の出力。 （ｄ　）　情報をＮＤＬステートマシン５０ｂへ転送する、共用メモ・２１９０ の出力。 同様ニ、Ｍ　Ｅ　Ｍ　ＯＵ　Ｔ　ハス１２　ｂ　）２、Ｎ　Ｄ　Ｌ　７．　テー トマシン５０ｂ　（第１３図）に対して、同様のＩＩを与える。 メモリインターフェイス：　！ＶＩ　Ｌ　Ｉメモリ制御カード６６ａは、メモリ ９０の中の共用メモリワードを選択するために用いられる共用メモリアドレスを 発生するために、ベースアト１．・スレシスタ＜ＢＡＦ！＞の出力とともにメモ リ、アドレス（Ｍ　Ａ　Ｄ　Ｄ　Ｒ）を足し合わせる。このＭＥＭＣＬカード６ ６ａ＆３また　書込データを共用メモリ９０へ転送し１．共用クモ１ノ９　（ｉ から読取データを戻（、双方向共用メモリデータバフ′１０２を取扱う、ｌ込デ ータは、〜ｌＬｊリンクＬ１．・′Ｏバス′１０ａによって与えられる。読取デ ータはアイソレータを通し・て、ｉｔ＠１３ａのＭＬＩリンクのメモリ出力バス １２ａへと転送されるわ ＮＤＬメモリ制御カード５５’ｂは、ベースアドレスレジスタ（ＢＡＲ）の出力 を、メモリアドレスに足し合わせるが、これはロードされてメモリ９０からのメ モリワードを選択する共用メモリアドレスを発生するものである。メモリ制御カ ード６６ｂはまた、書込データを共用メモリ９０に転送し、共用メモリ９０から の読取データを戻す、双方−共用メモリデータバスをも取扱う。書込データは、 ＮＤＬリンクのＩ、１０バス１０ｂによって与えられる。読取データは、アイソ レータを通して転送され、Ｎ’ＤＬリンクのメモリ出力バス１２ｂへ転送される 。 ＮＤＬリンク：第１３図に示、されているＮ　Ｄ　Ｌリンクは、５０ｂおよび６ ６ｂから構成されるＮＤＬコントローラの２つのカードを接続する。このリンク はまた、ＮＤＬコントローラと共用メモリ９０との間の接続を与えるヵＮＳＰイ ンターリンク：ＭＬＩコントローラ（カード５０ａ、６６ａｔ：ｉよび１０’５ ｉ＞と、ＮＤＬ、：ＩＩントローラ（カード５０ｂおよび６６ｂ”との闇の、曜 −の“データ”通信は、共用メモリ９０を通して２１なわれる。 ＭＬＩコントローラは　Ｍ　ｌ−１リンクの中の共用メモリインターフェイスを 通して、共用メモリ９０と通信を行なう。第１３図に示され７：ＭＬＩリンイア け、ＭＬＩコントローラの３つのカードを接続し、またコントローラを共用メモ リ９０へ接続する。同様に、ＮＤＬコントローラは、共用メモリ９０と通信を行 なう。共用メモリ９０の中のそれぞれのＲＡＭカード（第１２図）は、２つの（ ＭＬＩおよびＮＤＬ）共用メモリインターフェイスのそれぞれに対する、別個の ボートと、固有のボート選択論理回路を持っている。 第１２図のボート選択論理回路は、ＭＬＩメモリ制御カード６６ａの上に発生さ れた信号によって制−される。制御フラグ〈第１３図）は、メモリ９０へのアク セスを制御するために、２つのメモリ制御カード６６ａと６６ｂとの間を通る。 ＭＬＩコントローラが共用メモリ９０へのアクセスを要求したとき、これらのフ ラグによって、ＭＬＩリンクボートが選択される。そうでなければ、ＮＤＬリン クボートが活性化される。 同じＲＡＭカード９０は、ＭＬＩコントローラおよびＮＤＬコントローラの双方 によって同時にアクセスされることはできない。ＭＬ■メモリ制御カード６６ａ の上の論理回路によって、同時にアクセスされることが妨げられる。 しかしながら、共用メモリ９０の中の、２つの輿なったＲＡＭカードは、それが 、同時にアクセスされようとしている、同じＲＡＭカードでない限り、ＭＬＩお よびＮ’ＤＬコントローラによって、同時にアクセスされることができる。 ステートマシン　゛み １Ｆ、？、、４．５および６図において１ｉｋ１．、たように、ステートマシン プロセッサは、“フォアグランド”または“バックグランド”モードのいずれに よっても動作する。フォアグランドモードは、正着動作に関して用いられ、イン ターフェイスカード１０５１からの信号によって割込まれることかでざる。バッ ククランドモードは、ステートマシンが“外部”割込みのサービスを行なうとき に使用される。 バックグランドモードの間ステートマシンは、プログラムによってフォアグラン ドモードまで初めに戻るまで、再び割込まれることはできない。 ２つのモードを取扱うこの論理回路はそのうちの８つのアキュムレータが、それ ぞれのモードに割当てられた、１６のアキュムレータ：それぞれのモードに割当 てられたフラグレジスタ：および、ステートマシンがフォアグランドからバック グランドモードへとスイッチしたとき、ＭＲＲ４０の内容を保持する、１つのＭ ＲＲ−保持レジスタ４７、から構成されている。第１４図かられかるように、フ ォアグランドアキュムレータは３０ｆとして示され、一方、バックグランドアキ コムレータは３０ｂとして示されている。 このフォアグランドフラグレジスタは３５として示され、一方、バックグランド フラグレジスタは３６で１ＭＲＲ−保持レジスタば４７として示されている。 “フォアグランド”モードで動作しているステートマシンが一割込みを検出する と、ステートマシンの状態かｆＭされる。第１に、ブ０グラムカウンタＰＣ４１ の内容が、スタックメモリ４５の中に保持され；第２に、ブＯグラムカウンタ４ １へ、割込みのソース（インターフェースカード１０５１）によって与えられた アドレスがロードされ：１３に、フォアグランドアキュムレータ３０ｆが不能化 されるとともに、バックグランドアキュムレータ３０ｂが能動化され；第４に、 フォアグランドフラグレジスタ３５が不能、化され、バックグランドフラグレジ スタ３６が能動化され；そして、第５に、ＭＲＲ４０のデータが、ＭＲＲ−保持 レジスタ４７（第１４図）の中にストアされる。 したがって、ステートマシンのプレ割込状態が変化されることなく、将来の使用 のためにストアされる。そして、ステートマシンが、割込サービスルーチンを実 行することができる。ステートマシン状態は、割込サービスが完了した後、状態 保持手続きを逆にすることにより、再ストアされる。外部割込みが検出されたと きに処理中であるファームウェアルーチンは、割込みが発止した点で実行を再開 する。 ネットワークサポートプロセッサ（ＮＳＰ）においては、ＭＬＩステートマシン ５０ａのみが割込みを受けることができる。この割込みは、インターフェイスカ ード１０５１の上で発生される。次のステップを決定するために、ステートマシ ンの助力が要求される点に、ＰＲＯＭシーケンサ１ｏｏｒｓが到達したとぎ、割 込みが発生する。この点は、小ストコンピュータ１００へのメツセージの伝送の 完了およびホストコンピュータからのメツセージの受取りの完了を含む。 インターフェイスカード１０５１は、ＭＬＩステートマシンをアドレス○○０２ とさせる。このアドレスは、割込サービスルーチンへの分岐を保持する。このル ーチンの最初の命令の中に、インターフェイスカード状態レジスタ２００の内容 を取出す命令がある。この情報は、割込信号に対する、適当な応答を決定するた めに用いられる。 ２つのフラグレジスタ３５．３６は、ステートマシンの上の７ビツトレジスタで あって、条件付き分岐動作を実行するか、そして条件付き呼出しか条件付き戻り を実行するか：または、サブルーチンを呼出すか、サブルーチンからの戻りを行 なうかを決定する。 フラグレジスタには、ビットの２つの組が存在する。３つのビットの１つの組は 、“外部”フラグである。この組は、カードの外部にあるデータを受入れるため に用いられる。第２の組は、４ビツトから構成されている。この組は、最後の輝 術動作の後の、ＡＬＵ出力の状態を保持する。これらのビットは、全ＡＬＵ出力 がゼロ（最上位ＡＬＵ出力ビットおよび、最下位ＡＬＵ出力ビットの状ＷＡ）か どうか、およびＡＬＵの状態が出力を“′持って”いるがどうかを記録する。 ステートマシンは、動作モードを選択する、バックグランド−フォアグランド制 御フリップフロップ（１１４［）を持っている。このフリップフロップは、ＮＳ Ｐが開始されると、フォアグランドモードへ、自動的にセットされる。 これは、外部割込みによってバックグランドモードへとセットされる。フリップ フロップがバックグランドモードに残っている限り、さらに別の割込みが肯定応 答されることはない。このフリップフロップは、割込サービスルーチンの終了に おいて、フォアグランドモードへとリセットされる。それから、新たな割込みが 受入れられる。 ステートマシンは２つのプログラム−割込命令に肯定応答する。 （１）　割込不能化のための命令 （２）　割込検出能動化のための命令 この命令は、外部割込みの存在に依存しない。割込命令は、プログラムの特定の 領域を、外部割込みから守る。第１４図において、ＦＲＯＭシーケンサ１００う か、ＰＵＴ命令からの開始アドレスによって開始される、ＮＳＰ割込論理回路が 示されている。 メモリア゛レシン　：第１５図に示されているように、リネットワークサポート プロセッサのブロック図が、それぞれが共用メモリ９０へ共通接続するＭＬＩコ ントローラ（５０８，６６ｓ　）およびＮＤＬコントローラ（５０ｂ。 ６６ｂ）を示すＮ５Ｐ８０の主要エレメントを示している。 ネットワークサポー１−７０セッサの中には、次のような３つの区別可能なタイ プのメモリがある。 （ａ　）　それぞれのステートマシンカードは、ステートマシンプログラムの一 部を保持するＦＲＯＭを持っている。 ｗ４１５図において、ＭＬＩステートマシン５０８は、そのプログラムを記憶す るたの８Ｋ　ＦＲＯＭ５０ｍを持っていることが示され：同様に、ＮＤＬステー トマシン５０ｂは、そのプログラムを２にワードで記憶するためのＦＲＯＭ５０ ｎを持っていることが示されている。 ＜ｂ　＞　それぞれのメモリ制御ｌｌ（ＭＥＭＣＴＬ）カードは、ステートマシ ンプログラムの一部を含み、また、それぞれのステートマシンに対する局所メモ リも含んでいる。 たとえば、１４１５図において、ＭＬＩメモリコントローラ６６ａは、固有の局 所メモリを持っており、これは１６ＫＲＡＭ６６−を含んでいる：同様に、ＮＤ Ｌメモリ制御６６ｂは、１６Ｋ　ＲＡＭを含む固有の局所メモリ６６ｍを持って いる：さらに、第１５図のそれぞれのメモリ制御カードもまた、ステートマシン プログラムの一部を含み、局所メモリ６６−の一部分であるＦＲＯＭを含んでい る。 （ｃ　）　第１５図（第１Ｂ図も児よ）のメモリ９０は、一連のＲＡＭカードで あって、そのそれぞれは３２キロバイトの容量をもっている。これらのＲＡＭカ ードは、ステートマシンの双方に対するプログラムの一部分を保持でき、また、 それらに随伴したメモリＩＩＪＩｌ１７カードを用いて、双方のステートマシン によってアクセスされることのできる共用メモリ９０を与える。 このステートマシンは、ＰＲＯＭメモリの中に、１６にだけのプログラムワード を持つことができるゎ好麟しい実施例にあっては、ＭＬＩステートマシン５０・ ｂは８にプログラムワードを持っており、ＮＤＬステートマシン５０Ｉｌはプロ グラムの２にワードを持っている。それぞれのメモリーｊ御カードは、随伴した ステー１−マシンに利用できる、局所メモリの８にワードを持っている。共用メ モリ９０のワードの数は、第１Ｂ図に示した、ネットワークサポートプロセッサ の中に取付けられたＲＡＭカードの数とともし二液化する。この共用メモリは、 ステー１〜マシンのいずれによってもアドレスされることができる。 第１Ｂ図に中に示した好ましい実施例の場合、もし、４つのＲＡＭカードがある と、共用メモリは６５．り３６ワードおよび１３１，０７２ハイドを与え；５つ のＲＡＭカードがあると、共用メモリは、８１，９２０ワードと１６３．８４０ バイトを与え：６つのＲＡ　Ｍカードがあると、コノ共用メモ１．Ｊ　ｔａ、９ ８．３０４’；）−ドと１９６，６０８バイトを与え；７つのＲＡＭカードがあ ると、この共用メモリは１１４．６８８ワードと２２９．３７６パイ１〜を与え る。 Ｐ　ＲＯＭおよび　メモリ°Ｐ　ＲＯＩＶＩメモｌｊおよび局所ＲＡ　Ｍは　ア ドレシングの目的に対し’（４にワードのプロ＝ｌりに分割される。このＰＲＯ Ｍは、４つのアドレス可能９ ブ０ツク：　ＰＲＯＭ０．ＰＲＯＭ１．ＰＲＯＭ２．ＰＲＯＭ３に分割される。 ＰＲＯＭアドレスブロックのすべてが用いられるわけではない。局所ＲＡＭは、 ２つのアドレス可能ブロック：ＲＡＭ０−４におよびＲＡＭ４−８Ｋに分割され る。 このＦＲＯＭおよび局所ＲＡＭは、メモリアドレスＭＡＤＤＲバス１６からの１ ６ビツトによって、直接にアドレスぎれる。メモリアドレスバス（１５：４）の 上の、１１ｉ先の上位ビットを用いて、４にワードのブロックを選択する。そし て、そのブロックの中のワードが、１２の、最下位ビット（１１：１２）を用い て選択される。 用メモリア゛レシン　：（メモリアドレスバスの上の）１６ビツトは、最高６４ にワードをアドレスする。ネットワークサポートプロセッサは、最高１６２にワ ードまでのメモリを持っており、基本アドレスｌｌｉ域を広げる方性が要求され る。 第１１図において、メモリ制御カードが、１６ピツトメモリアドレスを、１７ビ ツト“共用メモリ”アドレスに転挟・するための論理回１Ｋ　（６６Ｓ　、６６ ｒ　、６６ｕ　）＠持つものとして示されている。この論ｌＩ！回路は、１６の ベースアドレスレジ２９　（ＢＡＲ６６ｒ　＞および１７ビツｉ−ｐ、　１しｅ ６ｕから桐成されている。ＢＡＲには、ＡＬＬ“６６しの八−人九に与えらｔす るベースアドレスが、ソフトウＪアによって、予めロードぎれている。メモ１− ）７ドレ７、　、、＋　７Ｔ６の最下位１２ビツトは、８−人力へ与えられる。 共用メモリ９０へ１７ヒント７′（ζレスを与えるために、２つの値がともに△ １−シの中で足し合わさｔ１５１４のベースアドレスレジスタ（ＢＡＲ）が用い られ、ベースアドレスの開に、ソフトウェアによって予めロードされることがで きろ。 このＢＡＲは、共用メｔりのすべての領域をアドレスすることができる。しかし ながら、これは、２つのアドレシング制限の下で行なわれる； （ａ）　ＢＡＲの中にロードされたベースアドレスは、モジュラス４でなければ ならない。それは、八ＬＬＪへの２つの最下位８へＲ入力が、ローとされるため である。 （ｂ）　ベースアドレスは１敗付けられた共用メモリ９０の制約の中で、４にメ モリブロックに向けられねばならない。 ＡＬＩＪ６６ａが１７ビン１〜の幅をもち、ＢＡＲは１６ビツトの幅であるため に、ＡＬＩＪｌ’＼のＢＡＲ入力は１ピツトによってオフセットされねばならな いう換言すれば、ＢＡＲピッ（−１５は、ＡＬ（Ｊピッ１〜１６ｔ＼与えられる 。このオフセラｉ・のｆｉ！ｉ東どじで、共用メモリベースアドレスは、ＢＡＲ の中に保持されている絶対値の２倍である。Ａ　Ｌ　Ｕへの余分なビット（′ニ ットーＯｊ　ｉｉ接地される一８ＡＲからＡＬＵへのビット−１うまた、共用メ モリボードの上のタイミング問題を防ぐため；：、接地さｎる。 メモリ制御回路（第１１図〉のベースアドレスレジスタ（ＢＡＲ）は、ＰＬｉＴ 　５ＴＲＯＢＥＩ命令によって、ヌテートマシンからの】７１０バスを用いてロ ードされる。この例として、次のＰＵＴ命令を示す： ＰＵＴ　Ｘ”Ａ７Ｖ　ＸＸ０Ｏｎｎｎ　ｎｎｎ　ｎｎｎ　ｎｎｏ○但し： Ｘビットは、′注意するな”というビットであり；■ビットは、１６のＢＡＲの うちの１つを選択するために用いられるビットであり： ｎビットは、ＢＡＲの中にロードされるデータビットである。 特定のベースアドレスレジスタＢＡＲ（６６ｒ　＞は、メモリアドレスバス１６ Ｆ３よびＭＲＲ出力能動化信号の、ビットの組合わせ（１５：０４）によりて、 アドレスのために選択される。メモリアドレスがプログラムカウンタ、ＰＣ４１ から引き出されたとき、ＭＲＲ出力能動化信号（ＭＲＲＯＥ）は、“偽”であり 、ビット選択は、ＢＡＲ７を通した、ＢＡＲＯのそれである。 メモリアドレスがＭＲＲ４０（第４図）から引き出されたとき、ＭＲＲ出力能動 化信号は“真”であり、そして、ビット選択は、ＢＡＲ１５を通したＢＡＲ８で ある。次の第１表は、プログラムカウンタ４コおよびメモリアドレスビット１５ ：０４の機能としての、ベースアドレスレジスタ選択を示している。 凰ユ」Ｌ プログラムカウンタアドレシング 注１［：ＢＡＲ６は用いられず。 次の第ｎ＊ｕ、ＭＲＲ４０の機能としての、ベースアドレス選択を示している。 兇」」１ メモリレファレンスアドレシング 注１　：　ＢＡ、　（ｑ　１４は用いられず、共用メモリ９０へ与えられる１７ のアドレスビットは、３つのグループに分割される。１つのグループ（１６：０ ３〉は、８個の可能なＲＡＭカードのうちの１つを選択するために使用される。 第２のグループ（１３：１２）は、選択された頁の中の４にワードブロックの１ つを選択するために用いられる。第３のグループ（０１：０２）は、選択された カードの上の４ｊｊから１つを選択するために用いられる。 プロ　ラムア゛レシン　：それぞれのステートマシンの上に置かれたプログラム ＦＲＯＭ５０は、メモリアドレスの最初の１６Ｋを保持する。しかしながら、プ ログラム情報を含むＰＲＯＭのその一部のみが、プログラムカウンタＰＣ４１ま たはメモリレファレンスレジスタＭＲＲ４０のいずれかによって直接にアドレス される。前に注意したように、ＭＬＩステートマシンはＰＲＯＭ８にワードを持 っており、一方、ＮＤＬステートマシンは、ネットワークサポートプロセッサの 好ましい実施例において、ＰＲＯＭの２にワードを持っている。 鼠皇！」１」 ネットワークサポートプロセッサ＜ＮＳＰ＞へ、データ通信能力を与えるのは、 ′ファームウェア″である、この″ファームウェア″は、プログラムＰ　Ｐ、　 ＯＭ　５０の中にストアされた命令に開運する：ファームウエアは、−ハードウ ェア形式でのソフトウェア”に琴似したものと考えることができる。ストアされ た命令によって、ハードウェアが、フロントエンド通信プロセッサとして実行を 行なう。 ホストコンピュータ１００の中では、ＮＳＰ通信は、ＤＣＣまたはデータ通信制 御として知られている、ＭＣＰ（マスク制御プログラム）ルーチンによって取扱 われる。 別個のホストコンヒュータＤＣＣルーチンが、データ通信サブシステムのそれぞ れ、およびすべてのＮＳＰに対して存在し、これは、ｌ０ＤＣまたは入力出力デ ータ通信サブシステムと呼ばれる。ＤＣＣは、メツセージをネットワークサ１ｉ ｃ−トプロセッサ（ｈ＜ＳＰ）へと開始させ、また、ＮＳＰから戻ったメツセー ジを受取る。゛″メツセージは、メツセージの内容の有効性をチェックする、長 さ方向のバリライワード（Ｌ　ＰＷ　’）が後続する、情報ブロックである。 通信は、゛′要求″および“結果′″と呼ばれるメツセージによって行なわれる 。このメツセージ（第ｍ表に示す）は、Ｉ／′０記述子ワードのデータ成分とし て何カｎすれる。５ＥＮＤメツセージ１．／′Ｏ記述子が開始されたどき、請求 メツセージがホス１−コンビコータ１００からＮ５ｐｔ＼と送り出される。ＧＥ Ｔメツセージ１１０５２述子がＴＦＪ始されたとざ、結果メソセージがＮＳＰか らホストコンピュータｌ＼と送り出される。いず航のメツセージのＳ合でも、特 定のＩ１０１００結果を記体する結果記述子が、ＮＳＰからホストコンピュータ へと送り出される。結果記述子は一第■表に７を芒れた゛結果メソセージ”と同 じではない。 凰ＩＪＬ 要求および結果メツセージ ホストコンピュータおよびネットワークサポートプロセッサ（ＮＳＰ）は、第■ 表に示すような、８つのタイプの興なったメツセージを用いる。 ＬＥ メッセージタイプ Ｉ１０記述子は、Ｎ５Ｐ８０が特定の動作を実行することを要求する、ホストコ ンピュータ１００からのコマンドである。このコマンドの後には、“ジョブ識別 子”として用いられる、記述子リンク（Ｄ／Ｌ）が続く。このジョブ識別子は、 その間に情報がＩ１０記述子の結果として転送され、記述子リンクが最初に伴っ ていた、すべての期間の開始においてホストコンピュータへと戻される。結果記 述子は、Ｉ１０記述子実行サイクルの結果を記述するメツセージである。結果記 述子、記述子リンクおよびＩ１０記述子は、援用して含められた、前に引用した 特許の中において議論され、説明されている。 残りの５つのメツセージのタイプは、■１０記迷子の種々のタイプに応答して実 行されるデータ転送である。 次のように呼ばれる、３つの特定のメツセージタイプが存在する： １、Ｃ０ＤＥ　ＦＩＬＥ； ２、ＤＵＭＰ　ＦＩＬＥ； ３、ＮＳＰ　５ＴＡＴＥ。 コードファイルメツセージは、ホストコンピュータから、ネットワークサポート プロセッサ・＼と、ファームウェアデータを転送する。ダンプファイルメツセー ジは、ＮＳＰメモリの部分を、ホスＩ−コンピュータに書き戻づために用いられ る。ＮＳＰ状態メツセージは、ネットワークサポートプロセッサの坦在の状靜を ホストコンピュータへと報告す８゜　特表昭５８−５旧ア４２　（３０）残りの メツセージのすべては、゛要求”または“結果”メツセージのいずれかである。 妥当（ｖａｌｉｃｌ　）メツセージは、第７表および第■表に掲げて示しである 。これらの表において、掲げていないメツセージコードは用いられない。 要求メツセージは、５ＥＮＤメツセ一ジ動作のデータ部分として送り出される。 結果メツセージは、ＧＥＴメツセージ動作のデータ部分として、ホストコンピュ ータへと戻される。 ＡＤＤ　ＧＲＯＵＰメツセージは、サブシステムにグループを加える。グループ はステーションの組の東まりである。ステーションの組は、共同で、また物理的 に受入れることのできるステーションの１組として定義される。それぞれのステ ーションは、ただ１つのステーションの組に加えられている。したがって、サブ システムにグループが加えられると、ステーションの組の全体的な集まりおよび それぞれのステーションの組の中のステーションが、システムに加えられる。 第ｖ表 第Ｖｌｌ（続き） ｗＶ表（続き） 第■表 、１６１拒絶された要求　；　無効情報または必須条件が満足されないこと注釈 Ｆコラムのアスタリスクは、結果メツセージが、ハードウェアではなく、ファー ムウェアのみに適用杢れることを示す。 ネットワークサポートプロセッサの中では、種々のファームウェア成分が共同し て、ホストコンピュータ６よびラインサポートプロセッサ（ＬＳＰｓ　）との通 信を保ＩＥする。 これらのファームウェア成分は、次のように分類できる＝（ａ　）　マネージャ （ｂ　）　ホスト依存ボート（ＨＤＰ）制御（Ｃ）　イグゼキュテイブ （（１）　エディタ （ｅ）　ライン制御プロセス ８＠１Ａ図（ＭＬＩ）中の、ホストコンピュータメツセージレベルインターフェ イス１５は、ホストコンピュータおよびネットワークサポートプロセッサ（ＮＳ Ｐ）との闇の通信に用いられ、一方、ネットワークサポートプロセッサメツセー ジレベルインターフェイス１００璽（ＭＬ　Ｉ　）は、ネットワークサポートプ ロセッサおよびラインサポートプロセッサ（ＬＳＰ）の間の通信に用いられる。 ’ｊｌＪ１６図に、別個のファームウェア成分が、どのようにして、ラインサポ ートプロセッサ、ネットワークサポートプロセッサおよびホストコンピュータの 闇の情報の転送に用いられるかが示されている。 ｗ４１７図に、興なった成分が位置する場所およびその相対的なサイズを示すフ ァームウェアブロックが示されている。 第１６図のメツセージ転送ブロック図において、ラインサポートブＯセッサ３０ ０が、メツセージレベルインターフェイス１００■を経由して、ネットワークサ ポートプロセッサ８０に接続される。このＮ５Ｐ８０が、イグゼキュティブファ ームウェア８０ｇｘ、ライン制御プロセスファームウェア８０□（ｐ、およびエ ディタ８０ｇＩ：ｌとともに示されているわＮ５Ｐ８０は、本ストＭＬ　ｌ　１ ５を通って、ホストコンピュータ１００へ接続するが、これはファームウェアＯ ＣＣ＜データ通信制＠）を含んでいる。 第１７図のファームウェアブロック図は、２つのコントローラすなわち、ＭＬＩ コントローラおよびＮＤＬコントローラから構成されるものとしてのネットワー クサポートプロセッサ８０を示している。これらのコントローラの双方は、メモ リ９０を共用している。ＮＤＬコントローラは、ブースストラップ８０ｂと呼ば れる、ステートマシンの上の２にのＰＲＯＭを持つており、また、オペレーティ ングシステムカーネル８０にと呼ばれる３２にのＲＡＭをも持っている。 ＭＬＩコントローラは、マネージｖ８０■と呼ばれる８Ｋ（７）ＰＲＯＭ４ｒ持 ツｔ”　＄５　Ｖ）、マタ、ＨＤＰ制御［１８０ｊ＋と呼ばれる３２にのＲＡＭ をも持っている。マネージャ８０ｍは、ＭＬＩ”＋５を経由して、ホストコンピ ュータ１００へ接＠する。）−ＩＤＰ１１１Ｊｌ１８０ｈは、ＭＬＪ１００顕を 経由して、ラインサポートプロセッサＬＳＰ３００へＮ杭亨る。 マネージャ：マネージャ（第１７図）は、メツセージレベルインターフェイスＭ Ｌ　Ｉ　１５を横切った、ＮＳＰとホストコンピュータとの闇の通信を制御する 。これは、ＭＬＩの制御を有し、Ｉ１０１００行なう。ファームウェアコード８ ０ｍの主な部分は、５０として示されるＭＬＩステートマシンＰＲＯＭの８にワ ードの中に保持される。 ＨＤＰ制御：ＨＤＰ１１］１１］（第１７図）は、ネットワークサポートプロセ ッサおよびメツセージレベルインターフェイスを駆動し、イグゼキュテイブ８０ ｅアへのインターフェイスを与える。ＨＤＰＩＩＩＩＩに対するファームウェア は、特定のＭＬＩステートマシンを伴ったメモリ（６６１ｅ）制御カードのＲＡ Ｍ部分の中に置かれている。 イグゼキュティブ：イグゼキュテイブ（第１６図）は、ＮＳＰデータ通信機能の ほとんどを実行する、ソフトウェアモジュールである。これは、０ＵＴＰＬＪＴ 要求メツセージを除き、ホストコンピュータからの要求メツセージのすべてを処 理する。この特定のメツセージは、ラインー１１１１プロセスユニツト８０１ｊ 、’と通つＴいく。ホストコンピュータが状態の！！ｉ果を要求しＴ；とき、二 のイグゼキュテイブは、ＯＵ　Ｔ　Ｐ　Ｕ　Ｔ　請求カ完ｆしり後、　□ｇ　Ｔ ＰＵＴ　Ｓ　１−ＡＴし１８帖果メツセージを戻プ、このイグゼキコティ１は、 前に受取られＩ＝要求メツセージおよび自発的サブシステムイベントの双方に応 答して、結果メ・ｌセージをホス１コンピユーに送り出す。 イグゼキュティブ８０ｅイを作り出すコンポーネントは、大きく分けて、永久独 立ランナ、割込子、Ｓ−プロセスおよびオペレーティングシステムに分ＷＡされ る。 イグゼキュティブ８０．．に対するファームウェアコードは、ＮＤＬメモリ制御 カード６６ｂのＲＡＭ６６−の中と、共用メモリ９００部分の中に置かれている 。共用メモリの残りの部分は、ネットワークの要求におけるアクティビティとし て、動的に割当てられ、また、割当てを外される。 ランナ：永久独立ランナは、Ｎ５Ｐ８０に対するパン１ラ機能を行なう。これら の機能は、ネットワークの配列およびステーションのタイプに依存しない、独立 ランナに対するコードは、初期化の闇にロードされ、共用メモリ９０の、固定さ れた場所に存在する。３つの永久独立ランチがあり、（れは： （ａ）　）−ＩＤＰハンドラ （ｂ）　要求ハンドラ （Ｃ）　状態ハンドラ である。 それぞれのハンドラのａｍを要約すると次のようになる：１−ＩＤＰハン゛う： １−ｉＤＰハンドラは、Ｎ５Ｐ８０とし５Ｐ３００との間の■／′○動作のすべ てをＩＩ！理し、１１０エラーに対すそれぞれの動作を解析する。それは、ＨＤ Ｐ制御ｌｌ（ファームウェア）によって、ラインサポートプロセッサ３００’＼ のＩｌｏの適当なルーチンを調整する。それは、ＬＳＰ３００からのすべての＠ 果記述子を受取って解析し、ホストコンピュータ１００へ、すべてのＮ５Ｐ−Ｌ ＳＰ■１０＃作の状態を報缶する。 ｔｓ＞”７二要求ハンドラは、ホストコンピュータ１００からの要求メツセージ 持ち行列を管理し、すべての要求メツセージ（Ｏ４ＪＴＰＣＩＴＩ！求メツセー ジを除く）のサービスを行なう。０ＵＴＰＵＴ要求メツセージは、それが特定さ れると、適当なエディタコンポーネントへ送り出される：そして、それは適当な ステーション到着先への道筋をとる。要求ハンドラは、マネージャコンポーネン ト８０―からの、順番に並んでいない要求メツセージを受取る。 ／’ｔ）”５二状態ハンドラは、“ＨＤＰハンドラ”によって駆ｌｌｌされる。 このハンドラの主な機能は、ＨＤＰハンドラに対するＩ１０１００行なうことで ある。特に、状態ハンドラは、ラインサポートプロセッサ（ＬＳＰ）によって拒 絶されているようなＩ１０１００検査を行ない、含まれてるラインアダプタの状 態を補正するためのＬＳＰの問合わせを行なう。それは、この情報を用いて、Ｈ ＤＰハンドラが元のＩ１０１００完了するように能勅化させる。 Ｓ／プロセス：Ｓ−プロセスは、ユーザの定めたコードの集まりである。この機 能は、ネットワーク配列およびステーションのタイプに依存し、そのコードは、 特定のネットワークに対して、ＮＤＬプログラムによって特定される。 Ｓ−プロセスに対するコードは、個別に、イグゼキュティブ８０ｅ、にロードさ れてネットワークに関係した特定のりスフを実行し、必要とされなくなると、割 当てを外される。 それぞれのＳ−プロセスを実行するには、割込子が発動されることが必要である 。割込子は、Ｓ−プロセスの中のコードを、ＮＤＬステートマシン５０ｂによっ て実行されるように能動化する。ＩＩ集およびライン制御ｌｔａ能は、Ｓ−プロ セスの桑型的な例である。エディタおよびライン制御プロセスの機能をＩｌ！す ることによってＳ−プロセスの範囲が理解される。 ＬＬ二二割込子は“一時的（ｔｒａｎｓｉｅｎｔ　）　”独立ランナである。永 久独立ランナと違って、この一時的独立ランチは、Ｓ−プロセスが存在する場合 に限って活性化され、存在するそれぞれのＳ−プロセスに対して発動される。こ の割込子は、Ｓ−プロセスに含まれるコードを翻訳して、オペレーティングシス テムルーチンに対するインターフェイスを与える。 オペレーデイン　システム：ネットワークサポートプロセッサに対するオペレー ティングシステムサポートが、２つのルーチンの形で与えられる：それらは：＜ ａ＞　カーネルルーチン （１ノン　２次的ルーチン である、 カー　ルルー　ンニη−ネル、ルーチン線、それぞれ力・年−のオペレーティ〕 ツクシステムタスク管實行Ｖるルーチンなル）し４手軽きり集、象りであるやた とえば、＃仰メモシ９Ｏの中にスペースを獲得するために、”ＧＥＴ−スペース と呼ばれる手続きが活性化され、また、これらのスペースを解除するために、“ フォゲットースペース”と呼ばれる手続きが活性化される。カーネルルーチンは 、設計のモジュール性を増すために、７つのレベルないしはサブグループで組織 される。カーネル８０には、ＮＤＬメモリ制御カード６６ｂの高速ＲＡＭ　（６ ６■）部分（ある。 ２　）Ｌ−−５−＞二２次的ルーチンは、それぞれが共通サブシステム機能を与 えるルーチンないしは手続きの集まりである。これらは：クリアーアダプタ；ク リアーステーション；および通知ラインのようなタスクガ、このグループに属す る手続きによって達成されるようなものである。 ＬＬＬＬニエディタは、ＮＤＬプログラムの中で、ユーザが与え、ユーザが特定 するルーチンである。これは、データ通信ネットワーク中の特定のターミナルタ イプの要求に従った、要求メツセージおよび結果メツセージのテキスト部分を取 扱うために用いられる。エディタに対するコードは、Ｓ−プロセスの集まりとし て、供用メモリ９０の中に存在する。したがって、このコード稔、ネットワーク に対してユーザが書いたＮＤＬプログラムカ翫ら得られるものであり、ネットワ ーク配列に依存する。ＮＤＬコンパイラ社、エディタの、Ｓ−プロセスの集まり の中への変換を保ｉｉＥ′ｔｊるゎ ＮＤＬによって特定されると、エディタは、″要求メツセージ１が律ストコン・ ピユータによってターミナルに送り・出さａｆ、とき【、実行コンポーネントか らの劃−を受取るヵこれ門、エディタを能動化して、″“Ｉ！京メツセージ″の テキスト部分のｉｌ集を行なわせる。。１来されたメツセージは、その後に、フ ァームウェアライン制御プロセス８０　へとユＣ１Ｆ 進み、ターミナルへと送り、出される。ホスト入力がネットワークから受取られ たとき、同様のプロセスが、逆方向に発生する。このエディタは、ライン制御プ ロセスからの制ｆを受取り、ホスト入力゛結果メツセージ”のテキストをｌＩｌ 集することができる。 ライン　プロセス：このファームウェアコンポーネント８０ユ。、もまた、ＮＤ Ｌプログラム中に、ユーザによって与えられ、ユーザによって特定される。ライ ン制御プロセスは、ラインと、このラインを者してサブシステムに接続したすべ てのターミナルの双方を瞥珊する。これは、ラインプロトコルを順行し、エラー 検出を取扱い、また他の機能を行なうなどの責務を負っている。このコンポーネ ントに対するコードは、Ｓ−プロセスの集まりとして、Ｎ５Ｐ８０の共用メモ’ ｉ’　９０の中に存在する。ライン制卸プロセスを＊ｍｔ−るこのＳ−プロセス は、ネットワークに対してユーザの■いたＮＤＬプログラムに源を発するもので あり、ネットワーク配列に依存するにのＮＤＬコンパイラは、ラインー１ｗプロ セスの、Ｓ−プロセスの謝まりｌ＼の変換を保証する、 第１６図のラインＩＩＩＩＩＩプロセス尊うネットワークに加えられたそれぞれ のラインに向けて活性化され、ラインがネットワークに取付けられている限り、 Ｎ５Ｐ８０の中で実行を行なう。これは、もし特定されれば、イグゼキュテイブ コンポーネントまたはエディタコンポーネントからの０ＬＪＴＰＵＴ要求メツセ ージを受取る。次に、これはＩＮＰＵＴ″結果メツセージ”のフォーマットを行 ない、これをイグゼキュティブまたはエディタに送り出して、ホストコンピュー タ１００への引き渡しを行なう。 ライン制御プロセスは主として、Ｎ５Ｐ８０とＬＳＰ３００との間の通信をつか さどる。この通信は、ＮＳＰからＬＳＰ　（第１６図）への、“５ＩＧＮＡＬ” と呼ばれるメツセージおよび、ＬＳＰ３００からＮ５Ｐ８０への、″″応答Ｒｅ ｃ＋ｌｙ）　”と呼ばれるメツセージを使用する。ホストコンビコータとＮＳＰ との閣の通信は、全体としてＮＳＰファームウェアによって特定ぎれるが、ＮＳ ＰとＬＳＰ３００との間の通信は、ネットワークに対するＮＤＬプログラムを過 し゛て、ユーザによって特定されるわ“Ｓ　Ｉ　Ｇ　Ｎ！　Ａ　Ｌ”は、ライン 制御プロセスによって作り出され、ＬＳＰ３００へと送り出きれるメツセージで ある。 ライフサボー１−プロセッサ＜　Ｌ、　Ｓ　Ｉ”　）３００は、信号を、ネット ワーク中の適当な到看先へと向ける、５ＪＣｒＮ△しは、２つのフィールドを持 っている。 くａ）　メッセージテキストフィールド（ｂ）Ｉ）ｌＪｌ［１情報フイールド メツセージフイールドは、ホストからの出力要求メツセージのテキストから構成 されている。制御情報フィールドは、ＮＤＬプログラムによって特定される、Ｌ ＳＰに対するルーチンおよびその他の情報から構成されている。 “応答”は、Ｎ５Ｐ３００によって作り出され、ネットワークサポートプロセッ サ８０の中の、ライン制御プロセス８０．□へと送り出される。“応答”は、２ つのフィールドから構成されている。 （８）　テキストフィールド （ｂ）　制御情報フィールド テキストフィールドはネットワークに入っている実際のテキストから構成される 。制御情報フィールドはテキストフィールドに付加されており、ライン制御プロ セッサ８０１ｃｐによって用いられて、テキストを正しく取扱うとともに、テキ ストをホストコンピュータ１００へと伝送する。 ットワークゝ　へのホストコンピュータネットワークメツセージは、ホストコン ピュータ１００に由来する。このメツセージは、′要求”として、５ＥＮＤメツ セ一ジ動作によって、ＭＬＩを横切ってネットワークサポートプロセッサ８ｏへ 送り出される。もし、ＮＤＬプログラム中でエディタが特定されると、Ｎ　Ｓ　 Ｐ　Ｉ＋３、メツセージのテキスト部分を編集することだできる。そして、ｌＩ 集戸れたメツセージが、ＬＳＰ３００１＼の伝送のために準働される。この準Ｉ Ｉは、ラインυｊ紳７０セスファームウェアの制御の１・で、このメ〉セージを Ｓ！ＧｈＡＬｋ：、再フォ−マツトすることによって構成される。モして、この ５ｉＧＮＡＬは、ＮＡＰ８０とＬＳＰ３００の間のＭＬ二１００■を横切って、 ラインサポートプロセッサッサ００へと進む。このう１′ンサボ一トプロセツ勺 ３００は、信号）三受取り、それを、ネットワーク中の適当な到Ｔ先へと向ける 。 ホストコンピュータ゛　への−ントワークラインサポートプロセッサ（ＬＳＰ３ ００ンは、ネットワークからのテキストを受取り、これを、ネッ１〜ワークサボ ー１プロセソｆｊ（Ｎ　Ｓ　Ｐ　８０　ンへの伝送のための応答メツセージへと フォーマットする。ネットワークサポートプロセッサが応答メツセージを受取る とき、それは、テキスト部分を、“入力結果メツセージ″へと再フォ−マツトす る。もし、エディタが特定されると、テキスト部分が編集される。そして、編集 された“入力結果メツセージ゛′は、ホスト１００への伝送の＊備が完了してい る。ホストコンピュータ１００が、Ｎ５Ｐ８０がらＭ　Ｌ　Ｉを慣切って、°° 入力結果メツで一ジ”を受取るためにば、”　Ｇ　Ｅ　ＴメツセージＩ　、、’ 　０記述子′°が、ホストコレピユータ１００によって発行されな番プればなら ない。 ＷｊＬＬ＝翻訳表は、データ通信サブシステムによって使用ξれるＥ８ＣＤＩＣ キ↑・ラクタセットを、特定のデータ通信ラインの上で用いられるキャラクタセ ットに翻訳するメカニズムを与える。これらの翻訳表は、ＮＤＬプログラムによ って必要とされる。 一一タ゛　ットワーク Ｉ１０データ通信ネットワーク（ＩＯＤＣ＞サブシステムは、ホストコピユータ あたり、最高で２５６デ一タ通信ラインをインターフェイスすることができる。 最高配列は、〈第１Ａ図に示されているように、）ホストコンピュータあたり４ つのネットワークサポートプロセッサ（ＮＳＰ）、それぞれのネットワークサポ ートプロセッサ＜ＮＳＰ＞あたり４つのラインサポートプロセッサ（ＬＳＰ）　 、およびそれぞれのラインサポートプロセッサ（ＬＳＰ）について、１６の電気 的インターフェイス（ラインアダプタ）によって与えられる。バロースのデータ 通信プロトコルは、データ通信デバイスを、電列または並列に接続して、それぞ れのデータ通信ラインに、多数のく公称１０はどの〉デバイスをサービスさせる ことができる。理論的には、１つのホストコンピュータへは、２５６０のデータ 通信デバイスを取付けることが可能である。 デバイスのインターフェイスを行なうにあたっての制限因子は、収容され、ソフ トウェアによって利用されることのできる処理能力比であるｃｉＯＤＣサブシス テムの場合には、制限因子は、ラインサポートプロセッサ（ＬＳＰ）のバンドパ ンである。このＬＳＰ３００は、］秒あたり約５０にビットを処理することがで きる。ネットワークサポートプロセッサ＜Ｎ５Ｐ）は、ＴＤ８３０のような、１ ０ないし１５のターミナルをサポートすることができ、９６００ボーまたは、同 等のワークロードを表現する任意のミックスで動作する。収容できるターミナル の厳密な数は、平均ターミナル処理能力比に依存する。これは、また、平均メツ セージ艮、データのタイプ、キーボードまたはくカード）受容応答時間などの因 子に依存する。 ラインサポートプロセッサ３００は、ベースモジュールに適合可能な、いくつか のスライドインカードによって構成されるユニットである。このユニットは、ｕ ｒｏ−ステートマシンプロセッサ、そのカードへ組み入れられる４つのラインア ダプタを意味する“Ｑ　ｕａｄ　Ｌ　Ａ　”と呼ばれるカードの組、およびメツ セージレベルインターフェイスバスへのラインアダプタインターフェイスを示す 、ＭＩＩ／ＬＡと呼ばれるインターフェイスカードによって、構成されよう。 データ通信ラインアダプタは、基本的に、一方で、データ通信ライン電気的イン ターフェイスへと、また他方で、ステートマシンプロセッサ（（ｌｌｏ−８Ｍ） へとインターフェイスするデバイスである。このラインアダプタの主な機能４３ 、バイト情報への、／がらのビット情報を連続さゼ、タイミングを与え、サービ ス要求を発生Ｌ１ＲＡＭメモリ記憶を与え、自動呼出インターフェイシングを与 え、デ−夕通信ラインに適合するレベルチェンジ↑への接続を与える。 バイト配向うインアダプタは、基本的配列：４ラインアダプタおよび単一ライン アダプタへと゛調整されることができる。単一ラインアダプタは、ラインサポー トプロセッサ３００の一部分であり、同じ回路ボードをＭＬＩと共用し、ライン サポートプロセッサによって制−される通信ラインの質と無関係に、常に要求さ れる。４ラインアダプタカードは、１つのボードの上に４つのラインアダプタを 含む。 これらのボードは、ベースモジュール背面へ差し込まれる、スライドインボード である。 ラインアダプタカードは、ともに、前面ケーブルを用いて、ステート７シンプロ セツサ（ＵＩＯ−８Ｍ）へ接続される。デ〜り通信ラインへの接続は、ラインア ダプタへケーブルでつながれる電気的インターフェイスポードを通して行なわれ る。４ラインアダプタの上の興なった組合わせへとケーブルでつながれることの できる、存在する電気的インターフェイスボードの賛なったタイプが存在する； したがって、電気的インターフェイスポードのみが、データ過信ラインの電気的 特性に依存する変化を要求する。 １ないり、１６ラインアダプタが、ラインサポートプロセッサのステートマシン プロセッサによってアドレスされることができる１それぞれのラインアダプタは 、そのア１ぐレスを特定ブるために、独特のジ↑ンバを受ける。 ステートマシンプロセッサが、璽込／′読取データまたは“ＦＷ”の形で通信を 行ない、または、制御を与える、ラインアダプタの上に、同様のアドレス可能コ ンポーネントが含まれる。ラインアダプタの中の、それらのアドレス可能コンポ ーネントは、以下のとおりである：　（ａ　）　ＵＳＡＲＴ：（ｂ）タイマ；　 （Ｃ）自動呼出出カニ（ｄ）自動呼出ａｌ；（ｅ）コンポーネントリクエスタ： （ｆ）メモリ。 ＵＳＡＲＴ　（汎用同期７／非問期のレシーバ／トランスミッタ）は、ステート マシンプロセッサからのデータバイトを受け、それらを、伝送のための、直列ビ ットに変換する；それは、１列ビットデータを受け、これを並列データバイトへ と変換する。このデバイスは、それが動作するようなＳ様を特定する２つの！１ ｌｌＩｉｐレジスタの中に書込むことによって初期化されるｅＩ制御レジスタの 種々のビットは、次のような事柄を特定する：（１）同期／非同期モード；（ｉ ｌ）キャラクタごとのビット；　（ｌｌｉ　）パリティ；（ｉｖ）ボー速度：　 （Ｖ　＞　トランスペアレントモード；（ｖｉ）エコーモード。 したがって、ラインアダプタカード　ステートマシンプロセッサカードおよびラ インアダプタインターフェイスカードの組合わせは、ベースモジュールの背面と 、また、前面フネクタを通して、ネットワークと接続されるラインサポートプロ セッサを形成する。 ここで用いられているデータ通信ラインアダプタは、［５Ｐ３００のステートマ シンプロセッサによっ１１１１ｍｌされる、アプリケーション依存デバイスであ る。利用できるものとして、ラインアダプタの２つの基本的タイプが存在する； 　（ａ）キャラクタ配向および（ｂ　）ビット配向、である。 これらのそれぞれは、データ通信ラインへの種々の電気的インターフェイスを持 つことができる。 １ないし１６ラインアダプタは、１つのＬＳＰステートマシンプロセッサによっ てサービスを受けることかできる。 アドレス可能であって、ＰＵＴまたはＧＥＴ命令によって、ステートマシンプロ セッサによるサービスを受けることのできるコンポーネントを、それぞれのライ ンアダプタは含んでいる。このラインアダプタの上のコンボーネン１は、ある場 合には、コンポーネントに対してシーケンシャル制御を与える、１つの命令また は一連の命令によってサービスを受ける。 【 ＦＩＧ、９Ａ、ＭＬエイン７−フＬイス橘Ｕ里回豚主デニ７経石シＦＩＧ、１５ ．　メ−Ｅ−’／４ｒｌ−Ｌ国際調査報告

Claims (1)

1. 【特許請求の範囲】 １゜　データ転送ネットワークのための周辺コン（・ローうであって、前記周辺 −コントローラはプロセッサ手段、外部メモリ手段およびインターフェイス回路 手段を含んで、ホストコンピュータと複数の周辺端末装置との間の、前記周辺端 末装置への転送を制御するライン通信プロセッサを通したデータ転送を制御する 動作を行なう周辺コントローラにおける、 （ａ　）　前記主ホストコンピュータと前記周辺端末装置を前記ライン通信プロ セッサを軽重して接続するＤＭＡ論理ユニット： （ａｌ）　前記ライン通信プロセッサから受取られた連続したデータワードの蓄 積のために前記コントローラーメモリ手段をアドレスする手段； （ａ２）　転送されるべきデータワードの数をセットしカウントする手段； （ａ３）　前記ライン通信プロセッサから前記コントローラーメモリ手段へのワ ード転送の直接バーストのために直接メモリアクセスモードを、選択されたライ ン通信プロセッサへと能動化する制御手段； （ａ４）　前記プロセッサ手段、前記コントローラーメモリ手段、および前記ホ ストコンピュータを接続するバス手段、 を鍋える、ｌｉ接メモリアクセスシステム。 ２、　１１記アドレスのための手段は゛（ａ　＞　前記コントローラーメモリ手 段に接続されたアドレスバスへとアドレス信号を与えるＤＭＡアドレスカウンタ レジスタ、 を含み、前記アドレスカウンタは、それぞれのワードが前記コントローラーメモ リ手段へと転送された後に、前記制御手段によって増加される、請求の範囲第１ 項記載の直接メモリアクセスシステム。 ３、　セットし、カウントする前記手段は：（ａ　）　前記プロセッサ手段によ って、転送されるべきワードの数を表わす儲がロードされた転送カウンタレジス タ、 を含み、前記転送カウンタは、転送されたそれぞれのワードの後で減少される、 請求の範囲第２項記載の直接メモリアドレスシステム。 ４、　前記転送カウンタレジスタは、ワードの所望の数が転送されたときに、割 込信号を前記プロセッサ手段へ開始する、請求の範囲第３項記載のシステム。 ５、前記制御手段は： （Ｂ）　前記プロセッサ手段からの信＠によってロードされ、直接メモリアクセ ス゛読取り゛′モードを開始する、制御レジスタ、 を含む、請求の範囲１ｆ！３１１記載のシス＋ム、６、　＜ａ）　前記制御Ｌノ ジスタによって活性化され、選択された通信プロセッサを、前記コントローラー メモリ手段に直接に接続されたデータバスへと接＠−する制御論理回路、 をさらに含む、請求の範囲第５礒記載のシステム。 ７、　前記−ＪＩｌｌ論理回路は前記転送カウンタレジスタおよび前記アドレス カウンタレジスタを特徴とする請求の範囲第６項記載のシステム。 ８、　データ転送ネットワークのための周辺コントローラであって、前記周辺− コントローラはプロセッサ手段、外部メモリ手段およびインターフェイス回路手 段を含んで、ホストコンピュータと複数の周辺端末装置との間の、前記周辺端宋 装［ｌ＼の転送を制御するライン通信プロセッサを通したデータ転送を制御Ｉ］ する動作を行なう周辺コントローラにおける： （ａ＞　前記プロセッサ手段にｍ統され、次のものを含むメソセージレベルイン ターフｌイス論理手段：（ａｌ）　前記外部メモリ手段を前記複数の周辺端末装 置のうちの任意の選択された１つに接続する双方向メッセージレ１２ルデータパ ス； （Ｃ２）　前記プロセッサ手段を前記インターフェイス論理手段へと推級するｌ 　、／　Ｏバス、を鍋える、ｌｌ接メモリアクｔスジステム。 ９、　前記メッセーシレヘル１ンターフェイス（ＭＬｆ）論理ｆｆｆｌは： （２ン　前記プロセッサ手りがらのアドレステータを受取り、前記ライン通信プ ロセッサから転送されるデータを受取る前記メモリ手段の領域を選択するＤＭＡ アドレスレジスタ； （ｂ）　転送されるべきワードの数をセットしカウントするＤＭＡカウントレジ スタ： （Ｃ）　前記ライン通信プロセッサを経由して、前記双方向メツセージレベルデ ータバスへとＮ統された周辺端末装置を選択する手段： （ｄ　）　前記ライン通信プロセッサを前記外部メモリ手段へと接続する手段、 を含む、請求の範囲第８項記載の直接メモリアクセスジズテム。 １０、＠記うイン通信プロセッサを前記外部メモリ手段へと接続する前記手段＆ ！： （ａ）　前記ライン過信プロセッサからのデータを受取って前記外部メモリへと 運ぶレシーバ手段、を含む、請求の範囲＃！９墳記載のシステム。 １１、　前記ＭＬＩ論理手段は： （ａ）　（ａｌ）　前記１．１０バスに接続され、前記プロセッサ手段からのＤ 　Ｍ　Ａ能動化ビットを受取ることによってＤＭＡモードへとセット可能な制御 レジスタ：（Ｃ２）　前記制御レジスタからの入力を持ち、次のものを含む制御 回路： （ａ　２−１　＞　ＤＡＭ動作のために制御信号を与えるＤＭＡ制御１ＦＲＯＭ 　； （Ｃ３）　ＤＭＡ要求フリップフロップ、を含む制御論理回路： を含む請求の範囲第９１ｊ記載のシステム。 １２、　前記ＤＭＡ制御１１ＦＲＯＭは：（ａ）　前記ＤＭＡモードの持続を与 える前記ＤＭＡ要求フリップフロップをセットする制御出力信号（ＳＤＭＡＲＱ ＞、 を含む、請求の範囲第１１項記載のシステム。 １３、　前記Ｄ　Ｍ　Ａ　Ｉｌｌ　ＩＩＩ　Ｆ　ＲＯＭはざらに：（ａ）　前記 ＤＭＡアドレスレジスタの増加および前記ＤＭＡカウントレジスタの減少を能動 化する制御出力信号、を含む、請求の範囲第１１項記載のシステム。 １４、　前記ＭＬＩ論理手段は： （ａ）　前記ライン通信プロセッサを経由して、選択された周辺端末装置へと転 送されるべきデータの外部メモリアドレスを、前記プロセッサ手段を用いてロー ドするＤＭＡアドレスカウンタ； （ｂ＞　前記ライン通信プロセッサへと転送されるべきワードの数を表わす値を 、前記プロセッサ手段によって、ロードするＤＭＡカウントレジスタ： （０）　（Ｃ１）　前記Ｉ７／′０バスに接続され、前記プロセッサ手段からの ＤＭＡ能動化ビットを受取ることによって、ＤＭＡモードへとセット可能なＩｌ ｊ　＊レジスタ：（Ｃ２）　前記制御レジスタからの入力を耗ち、次のものを含 む制御回路： （Ｃ２−１＞　ＤＭＡ動作のために制御信号を与えるＤＭＡ制御ＦＲＯＭ： （ｃ　３）　請求フリッラフリップフ ロップ制御論理回路： を含む、請求の範囲第８項記載の直接メモリアクセスシステム。 １５、　前記Ｄ　Ｍ　Ａ　ＩＩＩ　ａ　Ｐ　ＲＯＭは：（ａ　）　前記ＤＭＡ１ ！求フリツプフロツプをセットする第１の出力信号手段 を含む、請求の範囲第１４１ｊ記載のシステム。 １６、　前記ＤＭＡ要求フリップ７０ツブをセットすることによって、メモリア ドレシングを能動化して前記ＤＭＡアドレスカウンタから発生させる、請求の範 囲第１５項記載のシステム。 １７、　前記ＤＭＡ制御ｌＰＲＯＭ４；ｔ　：（ａ）　前記ＤＭＡカウントレジ スタおよび前記ＤＭＡアドレスレジスタによって、カウント動作を能動化させる １２の出力信号手段、 を含む、請求の範囲ｗ４１５項記載のシステム。