JPS5849920B2 - デ−タデンソウホウシキ - Google Patents

Description

【発明の詳細な説明】 この発明は、アナログ量をデジタル変換してデジクル信
号とし動作監視機能を付して遠方へ伝達するデータ伝送
方式に関する。

第１図は従来のデータ送信装置の一例を示すブロックダ
イヤグラムである。

同図で、ＩＡ，ＩＢおよびＩＣは伝送すべきアナログ量
、例えば三和送電線の各相電流を表わす。

ＭＰＸはこれらのアナログ量をサンプルホールドし一量
づつ順次アナログ・デジタル変換器ＡＤへ印加するマル
チプレクサ、ＰＳはアナログ・デジタル変換器ＡＤのビ
ット並列出力をビット直列に変換して送出する並列直列
変換器である。

ＰＳは、図示しない同期のためのビット、あるいは付随
的なビット、例えば装置の異常を表示するためのフラグ
等、を付加する機能を有する。

ＲＢは冗長ビット、例えば、パリテイピットを付加する
冗長ビット付加回路である。

第１図の冗長ビット付加回路ＲＢで付加された冗長性は
、受信側でこれを検定して、伝送中の誤りに対する処置
に用いられる。

しかしこの方式では冗長ビット付加回路ＲＢ以前の信号
処理過程における誤りについては検出できない。

第２図および第３図は第１図に示す従来装置の欠点を解
消するために提唱された装置の一例を示すブロックダイ
ヤグラムである。

第２図および第３図で第１図と同一機能を有する部材は
同一符号で示す。

第２，第３各図でＳＵＭはアナログ量ＩＡ，ＩＢおよび
ＩＣのアナログ和あるいはこのアナログ和の符号反転値
を導出するアナログ加算回路で、そのアナログ和出力Ｉ
ＺはマルチプレクサＭＰＸに印加され、各アナログ量Ｉ
Ａ，ＩＢおよびＩＣと同様にＡＤ変換される。

第２図に示す装置の方式では、受信側で、第１図に示す
装置の場合と同様の冗長性の検定が行われる他受信側で
各アナログ量ＩＡ，ＩＢ，ＩＣを加算してその加算値、
ＩＡ＋ＩＢ＋ＩＣとアナログ和出力ＩＺとが所要精度で
一致するか否かの比較を行う。

この方式によれは送信側の全範囲の誤りが検出対象とな
り第１図の装置の様な盲点は生じない。

しかし、この方式では送信側の装置内の誤りと伝送路上
の誤りとを区別することはできないので、装置の保守上
難点がある。

第３図に示す装置は第２図に示す装置の欠点を解消しよ
うとするもので第２図に示す装置と同様に、各アナログ
量ＩＡ，ＩＢ，ＩＣおよびアナログ和出力ＩＺをアナロ
グ・デジタル変換器ＡＤでデジタル変換しこの出力で各
アナログ量ＩＡ，ＩＢ，ＩＣのデジタル値の和ＩＡ＋Ｉ
Ｂ＋ＩＣとアナログ和出力ＩＺのデジタル値とを零検定
回路ＺＣＨで比較照合し、その結果の良否をフラグビッ
トＦとして並列直列変換器ＰＳへ印加し、デジタル変換
した各アナログ量ＩＡ，ＩＢあるいはＩＣ等のデータに
付随して送出する方式である。

しかしながら第３図の方式は並列直列変換器ＰＳにおけ
る誤りは検出対象とならない。

また、第３図の装置では零検出回路ＺＣＨはその詳細例
を次に述べる様に複雑な構成となる。

第４図は零検出回路ＺＣＨの一例を示す図である。

図中Ｘ１，Ｘ２・・・Ｘ．Ｍはアナログデジタル変換器
ＡＤのＭビットの出力で、この出力は全加算器ＦＡ１，
ＦＡ２・・・ＦＡＭにそれぞれ印加される。

最上位の全加算器ＦＡＭについて説明すると、全加算器
ＦＡＭの出力ＷＭはレジスタＲＭに印加され、レジスタ
ＲＭの出力ＹＭは全加算器ＦＡＭに印加される。

ＣＩＭは次段の全加算器ＦＡ（Ｍ−１）の桁上げ出力Ｃ
Ｏ（Ｍ−ｔ）を受ける端子である。

そして全加算器ＦＡＭはアナログ・デジタル変換器ＡＤ
の出力ＸＭ，レジスタＲＭの出力ＹＭおよび次段の全加
算器ＦＡ（Ｍ−３の桁上げ出力Ｃｏ（Ｍ−１）を全加算
して出力ＷＭおよび桁上げ出力（６Ｍ）を生ずる。

この全加算器ＦＡＭ以降の各全加算器ＦＡ，，ＦＡ２・
・・ＦＡ（Ｍ−１）の動作もこの全加算器ＦＡＭに準ず
る。

一方各レジスタＲ， ， Ｒ２・・・ＲＭは最初クリア
されておりアナログ・デジタル変換器ＡＤがアナログ量
ＩＡのデジタル値ＤＩＡ（以下同様に各アナログ量にＤ
を付してデジタル値を示す）を出力したとき、これを蓄
える。

次にデジタル値ＤＩＢを出力するとＤＩＡ＋ＤＩＢ，更
にデジタル値ＤＩＣを出力するとＤＩＡ十ＤＩＢ＋ＤＩ
ｃとなる。

最後に上記アナログ・デジタル変換器ＡＤがデジタル値
ＤＩＺを出力すると、各全加算器ＦＡ１，ＦＡ２・・・
ＦＡＭの出力Ｗ１，Ｗ２・・・ＷＭはＤＩＡ＋Ｄ Ｉ
Ｂ＋Ｄ Ｉ Ｃ十Ｄ Ｉ Ｚとなる。

そしてアナログ加算回路ＳＵＭでＩＺ＝−（ＩＡ＋ＩＢ
＋ＩＣ）を導出する様にしておけば、理論的にはＩＡ＋
ＩＢ＋ＩＣ＋ＩＺ＝ｏとなるので所要の精度εを設定し
てこの精度εに対してＩ ＤＩＡ＋ＤＩＢ＋ＤＩＣ＋Ｄ
ＩＺ ｌ＜εであることを判定することにより誤りを検
出することができる。

Ｇはその判別回路であり、周知の論理ゲートより構威さ
れる。

なお、判別回路Ｇの入力として各全加算器ＦＡ１，ＦＡ
２・・・ＦＡＭの出力Ｗ１，Ｗ２・・・ＷＭの他、最上
位の全加算器ＦＡＭの桁上げ出力ＣＯＭも適宜使用され
る。

以上の様に第３図および第４図に示す装置による方式も
複雑で並列直列変換器ＰＳにおける誤りは検出できない
という盲点がある。

この発明は上記の事情に鑑みてなされたもので構或が簡
単で、かつ盲点の生じない監複機能を有するデータ伝送
方式を提供することを目的とするものである。

以下この発明の方式を第５図乃至第７図を参照して説明
する。

第５図で、第１，第２，第３各図と同一機能を有する部
材は同一符号で示す。

但し第１，第２，第３各図に示す装置では並列直列変換
器ＰＳの送出するビットの配列、即ちフォーマットにつ
いて特に約束しなかったが、第５図に示す装置では、最
小桁から最大桁への順序でビットを送出する。

第６図はその様子の例を示す図である。

第６図で、ＳＹは同期をとるためのビット群、ＤＩＡ，
ＤＩＢ，ＤＩＣおよびＤＩＺは夫々アナログ量ＩＡ，Ｉ
Ｂ，ＩＣおよびＩＺのデジタル変換値である。

たとえはこのアナログ量ＩＡのデジタル変換値ＤＩＡの
内訳は第６図の下欄に示す様に、最小桁のビットのデジ
タル量Ａ１から最大桁のビットのデジタル量ＡＭまでの
Ｍビットから或っており、最小桁のビットのデジタル量
Ａ，を先頭に送出される。

他のデジタル変換値ＤＩＢ，ＤＩＣあるいはＤＩＺもこ
れｊこ準ずる。

ＤＩＲは付加ビット群でフラグビットＦおよび冗長ビッ
トＲ， ， Ｒ２・・・ＲＫから或る。

冗長ビットＲ１，Ｒ２・・・ＲＫは例えばパリティある
いはＣＲＣ即ちサイクリックリダンダンシチェック等周
知の手法が適用される。

そして冗長ビット付加回路ＲＢの出力はデータ伝送路を
介して伝送されると共に、１ビットの全加算器ＦＡＤへ
入力Ｘとして印加される。

この１ビットの全加算器ＦＡＤの出力Ｗは各シフトレジ
スタＳ１，Ｓ２・・・ＳＭの初段のシフトレジスタＳＭ
へ印加される。

そして全加算器ＦＡＤの桁上げ出力ＣＯは１ビット遅延
回路Ｄ１を経てこの全加算器ＦＡＤの桁上げ入力ＣＩへ
印加される。

モして終段のシフトレジスタＳ，の出力Ｕ１は全加算器
ＦＡＤの他方の入力Ｙへ印加される。

各シフトレジスタＳ１，Ｓ２・・・ＳＭの出カＵ， ，
Ｕ２・・・ＵＭは判別回路Ｇへ印加され、判別回路Ｇ
は判別結果によりフラグビットＦを発生する。

各シフトレジスタｓ１，ｓ２・・・ＳＭは初めクリアさ
れており、ビットＡ１，Ａ２・・・等はシフトレジスタ
Ｓ，，Ｓ２・・・ＳＭを順送される。

デジタル変換値ＤＩＡの送出終了時点ではビットＡ１，
Ａ２・・・ＡＭは夫々各レジスタＳ，，Ｓ２・・・ＳＭ
に蓄えられている。

同様にデジタル変換値ＤＩＢが上記のデジタル変換値Ｄ
ＩＡに準じて送出される。

即ち先ずビッｌ−Ａ，と同じ桁のビッｌ−Ｂ，が全加算
器ＦＡＤのＸ入力となる。

この時全加Ｘ器ＦＡＤ（７）Ｙ入力となる。

この時全加算器ＦＡＤのＹ人カはレジスタＳ１に蓄えら
れたビッｔ−Ａ，の値であり、従って、このときの全加
算器ＦＡＤの出カＷはビットＡ，とビットＢ１の和であ
る。

同様にして次にビットＡ２とビットＢ２が加算される。

このときビットＡ，とビットＢ１との桁上げ出カｃ６は
遅延回ＭＤ１で１ビット遅れて桁上げ入カＣＩとなるの
でビットＡ２とビットＢ２との加算に桁上げ入カとじて
加わる。

以下同様にしてデジタル変換値ＤＩＢが送出終了した時
点では、デジタル変換値ＤＩＡおよびデジタル変換値Ｄ
ＩＢの和ＤＩＡ＋ＤＩＲの値が各シフトレジスタｓ，，
ｓ２・・−ＳＭに蓄えられる。

このようにして最後にデジタル変換値ＤＩＺが送出され
、その最後のビットＺＭまで送出された時点では各デジ
タル変換値ＤＩＡ，ＤＩＢ，ＤＩＣ，ＤＩＺの和ノＤ
Ｉ Ａ＋Ｄ Ｉ Ｂ＋Ｄ Ｉ Ｃ十ＤＩＺの値が各シフ
トレジスタＳ，，Ｓ２・・・ＳＭに蓄えられている。

これは各アナログ量Ｉ Ａ，ＩＢ，ＩＣ，ＩＺ（７）和
ＩＡ＋ＩＢ＋ＩＣ＋ＩＺに相当するものであり、アナロ
グ加算回路ＳＵＭにおいＴＩＺ＝−（ＩＡ＋ＩＢ＋ＩＣ
）の演算を行えば理想的にはこの値は零である。

判別回路Ｇは各シフトレジスタＳ，，Ｓ２・・・ＳＭの
出カＵ ，Ｕ・・・ＵＭを与えられ、後述の例の様に
実際に送出されたデータについて各デジタル変換値ＤＩ
Ａ，ＤＩＢＤＩＣ，ＤＩＺの和の絶対値が所定の誤差ε
の範囲内ニアルカ否カ、ｆｆｌ］ちＩ ＤＩＡ＋ＤＩＢ
＋ＤＩＣ＋ＤＩＺ＋＜εであるか否かを判定し、その結
果をフラグＦとして出力し、並列直列変換器Ｐｓへ与え
る。

そして各デジタル変換値ＤＩＡ，ＤＩＢ，ＤＩＣ，ＤＩ
Ｚのデジタル量Ａ，，Ａ２・・・ＡＭ，Ｂ１ｔＢ２・・
・ＢＭ， Ｃ ， Ｃ ・ＣＭ， Ｚ， ， Ｚ２・
ＺＭ， ？ｃ対し１２ て冗長ビットＲ１，Ｒ２・・・ＲＫが付加されて所定の
データ伝送路を送出される。

なお、冗長ビット付加回路ＲＢは通常行われている様に
、最小桁のビットのデジタル量Ａ，からフラグビットＦ
までは並列直列変換器ＰＳの出カをそのまま通過させそ
の後に上記冗長ビットＲ，，Ｒ２・・・ＲＫを付加する
。

第７図は第５図に示す装置の判別回路Ｇの構或例を示す
。

この例では各シフトレジスタＳ ，Ｓ２・・・ＳＭから
与えられるＭビットの入カＵ ，Ｕノ ・・・ＵＭの
うち上位（Ｍ−Ｎ）ビットのみが使用され、下位Ｎビッ
トは無視される。

上位（Ｍ−Ｎ）ビットはＮＯＲ回路ＮＯＲＩおよびＡＮ
Ｄ回路ＡＮＤ１へ印加され、その出カがＮＯＲ回路ＮＯ
Ｒ２を経て出力Ｆとなる。

出カＦは並列直列１ 変換器ＰＳにより、第６図に示す
タイミングにおいて採用され送出される。

また第６図に示すフォーマットはデジタル量Ａ，，Ａ２
・・・ＡＭ等が純２進数、負数が２の補数表示のときの
例である。

この様な表示においては周知の様に、正の微小な値はあ
る桁以上が全て。

負の微小な値はある桁以上が全て１であることから第７
図に示す構戒の判別回路Ｇで所要の機能が得られる。

但しこの方法では正の場合と負の場合とで最小桁分の相
違があるがこれは許容できるものとする。

数値表示方法による相違等は、周知の方法で容易に変形
することができ、本案の趣旨ではないので省略する。

なお本発明の方法は上記実施例に限定されるものではな
く、その要旨を変更しない範囲で種々変形して実施する
ことができる。

たとえは上記実症例ではアナログ加算回路ＳＵＭの演算
はＩＺ＝−（ＩＡ＋ＩＢ＋ＩＣ）としたがたとえばＩＺ
＝ＩＡ＋ＩＢ＋ＩＣでもよい。

この場合Ｉ ＤＩＡ＋ＤＩＢ＋ＤＩＣ−ＤＩＺ Ｉ＜ε
であるか否かを判別すればよい。

この変形ｉｔ周知の方法で容易に実施することができ具
体例は省略する。

また上記実症例ではデジタル変換値ＤＩＡ，ＤＩＢおよ
びＤＩＣの他ＤＩＺをも送出することとしたか、ＤＩＺ
を送出しない場合も同様に適用できる。

第８図はその例を示す。ブロックダイヤグラムで並列直
列変換器Ｐｓは第９図にフォーマットを示す第１，第２
の出カＰｓｌ，Ｐｓ２を生ずる。

またＦＡＤの出カＷと並列直列変換器ＰＳの第２の出力
ＰＳ２はＯＲ回路ＯＲＩを経てシフトレジスタＳＭへ印
加される。

その他の構成は第５図に示す装置と同様である。

即ち並列直列変換器ＰＳの第１の出力ＰＳ，は第６図に
示すフォーマットの中からデジタル変換値ＤＩＺを除い
たものに等しく、これが冗長ビット付加回略ＲＢを経て
送出される。

但し、冗長ビットＲ１，ｌ−ｔ２・・・ＲＫは第５図に
示す装置と同様に冗長ビット付加回路ＲＢで付加される
ので並列直列変換器ＰＳの第１の出力ＰＳ１においては
そのタイミングだけが確保されている。

並列直列変換器ＰＳの第２の出力ＰＳ２は第１の出力Ｐ
Ｓ１の同期ビツｌ−ＳＹの期間に第６図に示すフォーマ
ットのデジタル変換値ＤＩＺに相当する値が出力される
ことになる。

第９図に示すフォーマットから明らかな様に第８図に示
す装置ではデジタル変換値の加算時にＤＩＺを除去する
外は第５図に示す装置と同様にデータを送出することか
できる。

また上記実施例ではデジタル変換値ＤＩＡ等をデータピ
ットのみで構威し、冗長ビットＲ１，Ｒ２・・・ＲＫを
最後に一括して付加したが、デジタル変換値ＤＩＡ等に
夫々冗長性を付加するようにしてもよい。

第１０図はその一例を示すフォーマット第１１図はブロ
ックダイヤグラムである。

第１０図でＦＡ，ＦＢ，ＦＣは伺らかの付随情報ビット
あるいは単なるタイミング整合用の空きビットである。

またＰＡ，ＰＢ，ＰＣはデジタル変換値ＤＩＡの冗長ビ
ット例えばパリテイピットである。

Ｆはフラグビット、ＰＺはデジタル変換値ＤＩＺの冗長
ビット例えばパリティビットである。

第１０図に示すフォーマットでは数値データの他に冗長
ビットＦＡあるいはＰＡ等が加わったため、例えば、第
１１図に示す様にシフトレジスタＳ，，Ｓ２・・・ＳＭ
にシフトレジスタＳＦ段およびシフトレジスタＳＰ段が
付加する。

第１１図に示す装置の動作について簡単に説明する。

第１０図に示すフォーマットでビットＰＡが送出された
時点で、データＡ，，Ａ２・・・ＡＭはシフトレジスタ
Ｓ１，Ｓ２・・・ＳＭに蓄えられており、ビットＦＡは
シフトレジスタＳＦに、ビットＰＡはシフトレジスクＳ
Ｐに蓄えられている。

同様にしてビットＰＣが送出された時点でデジタル変換
値ＤＩＡ，ＤＩＢ，ＤＩＣの和ＤＩＡ＋ＤＩＢ＋ＤＩＣ
の値がシフトレジスタＳ，，Ｓ２・・・ＳＭに蓄えられ
ている。

次にデジタル変換値ＤＩＺの各ビットＺ１，Ｚ２・・・
ＺＭが送出された時点では、デジタル変換値ＤＩＡ，Ｄ
ＩＢ，ＤＩＣ ，ＤＩＺの和ＤＩＡ＋ＤＩＢ＋ＤＩＣ＋
ＤＩＺの値がシフトレジスタＳ３，Ｓ４・・・ＳＰに蓄
えられ冗長ビットＦＡあるいはＰＡは判別回路Ｇへは与
えられない。

そして上記デジタル変換値の和の値は判別回路Ｇで判別
され、その結果フラグＦを発生する。

なおここで ビットＦＡおよびビットＰＡ等によって桁
上げを生じない様な処置が施されるが、容易に実現町能
であり本案の範囲外であるので説明を省略する。

なお、ビットＦＡあるいはＰＡ等は例えはパリテイつま
り１ビットとしたが、他の冗長性を与えてもよい。

その場合シフトレジスタ段数がそれに応じて追加する必
要がある。

また上記実症例では３相の各電流即ち３量を対象として
説明したが、入力量に対する制約はない。

例えば第１２図に示す様に３相の各電流ＩＡ，ＩＢおよ
びＩＣと３相の各電圧ＶＡ，ＶＢおよびＶＣの計６量を
対象とし、アナログ加算回路ＳＵＭで工ｚ＝−（ＩＡ＋
ＩＢ＋ＩＣ＋Ｌ・ＶＡ＋Ｌ・ＶＢ＋Ｌ−ＶＣ）（Ｌは常
数）を導出した後上記各アナログ量ＩＡ，ＩＢ，ＩＣ，
ＶＡ，ＶＢ，ＶＣ およびＩＺをマルチプレクサＭＰ
Ｘへ与えるようにすればよい。

なおこの場合上記各アナログ量ＩＡ，ＩＢ ，ＩＣ，Ｖ
Ａ，ＶＢ ，ＶＣの６量を一括してそのアナログ和ＩＺ
を求めるようにしたがたとえば第１３図に示す様に分割
して適用してもよい。

即ち、第１のアナログ加算回路ＳＵＭ１および第２のア
ナログ加算回路ＳＵＭ２でそれぞれ第１，第２のアナロ
グ和Ｉ７，＝＝−（ ＩＡ＋ＩＢ＋ＩＣ）オヨヒＶ Ｚ
＝− （ ＶＡ＋ＶＢ ＋ＶＣ ）を求めテマルチプ
レクサＭＰＸへ与えるようにしてもよい。

この場合のフォーマット例を第１４図に示す。

第１４図に示すフォーマットではアナログ量ＩＡに対応
するデータがＤＮＡ、アナログ量ＶＡに対応するデータ
がＤＶＡ等となっている以外は第６図に示すフォーマッ
トに準ずる。

なおビットＦ工はＤＩＡ＋ＤＩＢ十ＤＩＣ十ＤＩＺ ｌ
＜εの検定結果、ＩＲ，，ＩＲ２・・・ＩＲＫはＤＩＡ
，ＤＩＢ・・・ＤＩＲに一括して付加した冗長ビットで
あり、ビットＦＶおよびビットｖＲ１，■Ｒ２・・・Ｖ
ＲＫもこれに準ずる。

さらに上記実施例ではアナログ・デジタル変換器ＡＤを
全て共通に１個使用することとしたが例えば第１５図に
示す様に２重化してもよい。

第１５図においてアナログ量ＩＡ，ＩＢ，ＩＣ，ＶＡ，
ＶＢおよびＶＣは第１のマルチプレクサＭＰＸＩに印加
され、第１，第２のアナログ加舞回ｆｐｓＵＭ１ ，Ｓ
ＵＭ２の出力工ＺおよびｖＺは第２のマルチプレクサＭ
ＰＸ２に印加される。

第１のマルチプレクサＭＰＸｉの出力は第１のアナログ
・デジタル変換器ＡＤ１を経て並列直列変換器ＰＳに印
加され、冗長ビット付加回路ＲＢを経て送出される。

一方第２のマルチプレクサＭＰＸ２の出力は第２のアナ
ログ・デジタル変換器ＡＤ２へ印加され、この第２のア
ナログ・デジタル変換器ＡＤ２の出力は各シフトレジス
タｓ１，ｓ２・・・ＳＭの並列入力端子ｖ１，ｖ２・・
・ＶＭへ印加される第１６図は第１５図に示す装置の動
作を説明する図で、冗長ビット付加回銘ＲＢの出力のフ
ォーマットと第２のアナログ・デジタル変換器ＡＤ２の
出力のタイミングを示す。

冗長ビット付加回路ＲＢ出力はデジタル変換値ＤＩＺお
よびＤＶＺを除く他のデジタル変換値ＤＩＡ，ＤＩＢ，
ＤＩＣＤＶＡ，ＤＶＢ ，ＤＶＣからなる。

デジタル変換値ＤＩＺおよびＤＶＺに相当するものは第
２のアナログ・デジタル変換器ＡＤ２の並列出力ＤＩＺ
ＰおよびＤＶＺＰであり、それぞれ同期ビット群ＳＹの
終り、および付加ビット群ＤＩＲの終りに出カされる。

そして各シフトレジスタＳ１，ｓ２・・・ＳＭは、第２
のアナログ・デジタル変換器ＡＤ２の出力ＤＩＺＰによ
って同期ビット群ＳＹの終りにセットされる。

即ちデジタル変換値ＤＩＡの開始直前にアナログ加算出
力ＩＺのデジタル値が各シフトレジスタＳ ，Ｓ・・・
ＳＭヘセットされ、そのデータ１２ が加算されデジタル変換値ＤＩＣの終りに判別回路Ｇに
よって判別され、その結果によってフラグＦＩを発生す
る。

同様にしてデジタル変換値ＤＩＲの終りに第２のアナロ
グ・デジタル変換器ＡＤ２からアナログ加算出力ｖＺの
デジタル値ＤＶＺＰが出力され、デジタル変換値ＤＶＣ
の終りに判別回路Ｇによって判別されその結果によって
フラグＦＶを発生する。

以上の様に本発明によれは冗長ビット付加部を経由した
後の伝送されるデータを判別するもので盲点が生じるこ
とがなく、判別結果を遅滞なく付加して伝送することが
でき、しかもデータ送出順序をその最小桁を先頭とする
ことにより直列演算が町能となり構或が簡単になる。

【図面の簡単な説明】

第１図、第２図および第３図は従来のデータ伝送装置の
一例を示すブロックダイヤグラム、第４図は第３図に示
す装置の零検定回路を示すブロックダイヤグラム、第５
図は本案の一実症例を示すブロックダイヤグラム、第６
図は上記実施例の動作を説明するフォーマット、第７図
は上記実症例の判別回路を示すブロックダイヤグラム、
第８，第１１，第１２，第１３および第１５各図は本発
明の他の実症例を示すブロックダイヤグラム、第９，第
１０，第１４および第１６各図は上記の他の実施例の動
作を説明するフォーマットを示す図である。 Ｉ Ａ ， Ｉ Ｂ ， Ｉ Ｃ−−曲７−１−１ｍｌ
グ’ａｒ ＶＡ，ＶＢ，ＶＣ・・・・・・第２アナロ
グ量、ＳＵＭ・・曲アナログ加算回路、ＩＺ・・・・・
・アナログ加算出カ、ＭＰＸ・・曲マルチプレクサ Ａ
Ｄ・・曲アナログ・デジタル変換器、ＰＳ・・・・・・
並列直列変換器、ＲＢ・・曲冗長ビット付加回路、ＦＡ
Ｄ・・・・・・全加算器、Ｄ１・・曲遅延回路、Ｓ１，
Ｓ２・・・ＳＭ・・・・・・シフトレジスタＵ ，Ｕ
・・・ＵＭ・・曲シフトレジスタ出力Ｇ・・曲１２ 判別回路、Ｆ・・・・・・フラグ。

Claims (1)

1. 【特許請求の範囲】 １ アナログ加算回路、マルチプレクサ、アナログ・デ
   ジタル変換器、並列直列変換器、冗長ビット付加回路、
   遅延回路を含む全加算器、シフトレジスタおよび判別回
   路からなり、■前記アナログ加算回路は、多数の入力端
   子が夫々複数のアナログ入力端子に接続され、それらの
   入力量を加算して出力させ、■前記マルチプレクサは多
   数の入力端子が夫々前記複数のアナログ入力端子および
   前記アナログ加算回路の出力端子に接続され、それら入
   力量をサンプルホールドし一人力量ずつ順次出力させ、
   ■前記アナログ・デジタル変換器は入力端子が前記マル
   チプレクサの出力端子に接続され その入力されたアナ
   ログ量を順次デジタル信号に変換して出力させ、■前記
   並列直列変換器は、第２人力端子が前記判別回路の出力
   端子に接続され、第１人力端子が前記アナログ・デジタ
   ル変換器の並列出力端子に接続されて、複数のアナログ
   入力量に対応する第１の出力信号とｉＩｊ記アナログ加
   算回路の出力に対応する第２の出力信号のうち、両者を
   共に出力する一出力端子である場合、あるいは前記第１
   の出力信号を出力する第１出力端子と前記第２の出力信
   号を出力する第２の出力端子とを有する場合のどちらか
   であって前記第１および第２の出力信号は倒れも前記デ
   ジタル信号の最小桁を先頭にして直列に出力させ、■前
   記冗長ビット付加回路は、入力端子が、前記並列直列変
   換器の一出力端子あるいは第１出力端子に接続され、こ
   の入力された信号に冗長ビットを付加して出力端子より
   送信出力を送出し、■前記全加算器は、第１入力端子が
   前記冗長ビット付加回路の出力端子に接続され、第２人
   力端子が前記シフトレジスタの直列出力端子に接続され
   て、両入力端子に入力された前記デジタル信号の部分を
   桁毎に加算して出力し、■前記シフトレジスタは、初段
   の入力端子が＠記全加算器の出力端子にのみ接続される
   か、あるいは前記全加算器の出力端子と前記並列直列変
   換器の第２出力端子とに接続され、かつシフトした信号
   を終段の直列出力端子から出力させ、■前記判別回路は
   前記シフトレジスタの各段の出力端子に並列に接続され
   、この並列入力が表わす値の絶対値が十分に小さいか否
   かを判別し、この判別結果をフラグとして前記並列直列
   変換器へ接続された出力端子から出力して、フラグ信号
   を送信出力に包含させることを特徴とするデータ伝送方
   式。 ２ 第１および第２のアナログ加算回路、第１および第
   ２のマルチプレクサ、第１および第２のアナログ・デジ
   タル変換器、並列直列変換器、冗長ビット付加回路、遅
   延回路を含む全加算器、シフトレジスタおよび判別回路
   からなり、■前記第１のアナログ加算回路は、多数の入
   力端子が夫々第１の複数のアナログ入力端子に接続され
   、それらの入力量を加算して出力させ、■前記第２のア
   ナログ加算回路は、多数の入力端子か夫々第２の複数の
   アナログ入力端子に接続され、それらの入力量を加算し
   て出力させ、■前記第１のマルチプレクサ（ま、多数の
   入力端子が夫々前記第１および第２の複数のアナログ入
   力端子に接続され、それらの入力量をサンプルホールド
   し一人力量ずつ順次出力させ、■前記第２のマルチプレ
   クサは、二入力端子が夫々前記第１および第２のアナロ
   グ加算回路の出力端子に接続され、■前記第１および第
   ２のアナログ・デジタル変換器は夫々第１および第２の
   マルチプレクサの出力端子に接続され、その入力された
   アナログ量を順次デジタル信号に変換して出力させ、■
   前記並列直列変換器は、第２人力端子が前記判別回路の
   出力端子に接続され第１人力端子が前記第１のアナログ
   ・デジタル変換器の並列出力端子に接続され、第１人力
   端子に入力された前記デジタル信号の最小桁を先頭にし
   て直列に出力させ、■前記冗長ビット付加回路は、入力
   端子が前記並列直列変換器の出力端子に接続され、この
   入力された信号に冗長ビットを付加して出力端子より送
   信出力として送出し、■前記全加算器は第１人力端子が
   前記冗長ビット付加回路の出力端子に接続され、第２人
   力端子が前記シフトレジスクの直列出力端子に接続され
   て、両入力端子に入力された前記デジタル信号の部分を
   桁毎に加算して出力させ、■前記シフトレジスタは、直
   列入力端子が前記全加算器の出力端子に接続されると共
   に、前記第２のアナログ・デジタル変換器の並列出力端
   子を夫々各段のセット入力端子に接続され、［相］前記
   判別回路は前記シフトレジスタの各段の出力端子に並列
   入力端子が接続され この並列入力が表わす値の絶対値
   が十分に小さいか否かを判別し、この判別結果をフラグ
   として前記並列直列変換器へ接続された出力端子から出
   力してフラグ信号を送信出力に包含させることを特徴と
   するデータ伝送方式。