JPS5844750A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5844750A JPS5844750A JP56142235A JP14223581A JPS5844750A JP S5844750 A JPS5844750 A JP S5844750A JP 56142235 A JP56142235 A JP 56142235A JP 14223581 A JP14223581 A JP 14223581A JP S5844750 A JPS5844750 A JP S5844750A
- Authority
- JP
- Japan
- Prior art keywords
- ring
- semiconductor substrate
- semiconductor device
- notch
- wall
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、圧接平型構造の半導体装置に係り、特に半導
体基体を所定位置に接触配置することができる信頼性の
高いパッケージ構造に関するものである。
体基体を所定位置に接触配置することができる信頼性の
高いパッケージ構造に関するものである。
従来のこの種半導体装置の一例を第１図に示す。
第１図は電力用平型ダイオードの断面略図を示している
。
。
本構造の特徴は、少くとも１つのｐｎ接合を持つ半導体
基体ｌおよびこれと鑞付されているアノード電極（内部
電極）２が平面移動しないように、中央位置規制リング
３をアノードポスト、（外部電極）４上に固定している
ことにある。アノードポスト４はカソードポスト（外部
電極）５Ａセラミツクシール６、フランジ７．８と共に
気密容器９を形成しており、半導体基体１とアノード電
極２の鑞付体は両ポスト４，５間に圧接されて、電気的
、熱的伝導路が形成されている。かかる構造において、
中央位置規制リング３全アノードポスト４上に鑞付など
で固定する必要があるために、このリング３は金属物質
であること、又、平面移動を防止するために強度が高い
ことが必要とされる。
基体ｌおよびこれと鑞付されているアノード電極（内部
電極）２が平面移動しないように、中央位置規制リング
３をアノードポスト、（外部電極）４上に固定している
ことにある。アノードポスト４はカソードポスト（外部
電極）５Ａセラミツクシール６、フランジ７．８と共に
気密容器９を形成しており、半導体基体１とアノード電
極２の鑞付体は両ポスト４，５間に圧接されて、電気的
、熱的伝導路が形成されている。かかる構造において、
中央位置規制リング３全アノードポスト４上に鑞付など
で固定する必要があるために、このリング３は金属物質
であること、又、平面移動を防止するために強度が高い
ことが必要とされる。
更に、アノードポスト４、リング３に高度な加工精度お
よび鑞付精度が要求される。
よび鑞付精度が要求される。
本発明の目的は半導体基体を気密容器内の所定位置に容
易に、かつ確実に配置することができる半導体装置を提
供するにある。
易に、かつ確実に配置することができる半導体装置を提
供するにある。
本発明の特徴とするところは中央位置規制リングを樹脂
よりなる少くとも１個の弧状体として略リング状のもの
とし、気密容器内壁をガイドとして半導体基体の移動を
防止することにある。
よりなる少くとも１個の弧状体として略リング状のもの
とし、気密容器内壁をガイドとして半導体基体の移動を
防止することにある。
以下、本発明の一実施例を第２図により説明する。
なお、第２図において第１図に示すものと同−物相当物
には同一符号を付けている。
には同一符号を付けている。
従来例なる第１図のものと異なる点は、半導体基体１、
アノード電極２の平面移動を防、止するリング１３の材
質としそテフロンのようす、比較的加工成型が容易でか
つ強度の強い熱可塑性樹脂を使用していることである。
アノード電極２の平面移動を防、止するリング１３の材
質としそテフロンのようす、比較的加工成型が容易でか
つ強度の強い熱可塑性樹脂を使用していることである。
そして、第３図に示すように、リング、１３はＣ字状古
している。リング１３は気密容器９の内壁をガイドとし
て、半導体基体１、アノード電極２を固足している。と
ころ＼で、テフロンのような熱可塑性樹脂を使用する場
合、熱膨張係数が爾く、半導体装置の通常の動作温度範
囲内での膨張・収縮する割合が大きく、す／グ状のまま
ではこの膨張書収縮がリング１３の・高さ方向即ち、両
ボス）、４．５の圧接方向に生いアノード電極２を持つ
上げ更に、アノード電極２とアノードボスト４の間にテ
フロンリングが侵入してしまうという不具容ヲ生ずる。
している。リング１３は気密容器９の内壁をガイドとし
て、半導体基体１、アノード電極２を固足している。と
ころ＼で、テフロンのような熱可塑性樹脂を使用する場
合、熱膨張係数が爾く、半導体装置の通常の動作温度範
囲内での膨張・収縮する割合が大きく、す／グ状のまま
ではこの膨張書収縮がリング１３の・高さ方向即ち、両
ボス）、４．５の圧接方向に生いアノード電極２を持つ
上げ更に、アノード電極２とアノードボスト４の間にテ
フロンリングが侵入してしまうという不具容ヲ生ずる。
そこで第３図に示すように、リング１３の円周上の一部
又はそれ以上の部分に切欠ｓ１つくることにより、リン
グ１３の熱膨張・収縮を円周方向で吸収させることによ
り前記不具合を解消することが出来る。
又はそれ以上の部分に切欠ｓ１つくることにより、リン
グ１３の熱膨張・収縮を円周方向で吸収させることによ
り前記不具合を解消することが出来る。
即ち、リング１３はセラミックシール６の内壁に接し、
かつ、切欠Ｓを有しているため、膨張はリング１３の円
周方向に起り、切欠Ｓの間隔をせばめるようになるだけ
で、アノード電極２を持ち上げることはない。従って、
半導体基体１、アノード電極２は常に、所定の位置に規
制され、また、両ポスト４．５との電気的、′熱的結合
を阻害されることもない。
かつ、切欠Ｓを有しているため、膨張はリング１３の円
周方向に起り、切欠Ｓの間隔をせばめるようになるだけ
で、アノード電極２を持ち上げることはない。従って、
半導体基体１、アノード電極２は常に、所定の位置に規
制され、また、両ポスト４．５との電気的、′熱的結合
を阻害されることもない。
リング１３は、第３図に示すように、Ｃ字状である必要
はなし、複数個の円弧状部材がらなり、これらを組合せ
た時、略リング状となれば良い。
はなし、複数個の円弧状部材がらなり、これらを組合せ
た時、略リング状となれば良い。
それらの接合面は、第３図が示すように、リングの平面
に対し、垂直となっている必要はなし、斜めであっても
よく、あるいは外側面からみた時にクランク状になって
いてもよい。即ち、円周方向で、リング１３が自由に膨
張、収縮できるような切欠であればよい。
に対し、垂直となっている必要はなし、斜めであっても
よく、あるいは外側面からみた時にクランク状になって
いてもよい。即ち、円周方向で、リング１３が自由に膨
張、収縮できるような切欠であればよい。
半導体基体１はダイオード、トランジスタ、サイリスタ
等、如何なる機能を持っていてもよい。
等、如何なる機能を持っていてもよい。
本発明によれば、半導体装置で両面圧接構造が容易に達
成され、構造の簡単な信頼性の高い半導体装置を得るこ
とが出来る。
成され、構造の簡単な信頼性の高い半導体装置を得るこ
とが出来る。
第１図は、従来の両面圧接構造の半導体装置の断面図、
第２図は、本発明の一実施例になる圧接構造の半導体装
置の断面図、第３図は第２図に示す半導体装置に使用さ
れる中央位置規制リングの平面図である。
第２図は、本発明の一実施例になる圧接構造の半導体装
置の断面図、第３図は第２図に示す半導体装置に使用さ
れる中央位置規制リングの平面図である。
Claims (1)
- １、少なくとも１つのｐｎ接合を有する半導体基体とこ
れを支持する内部電極とを間に挿入し、これらを圧接す
る相対向した２個の外部電極と、この間の絶縁を確保し
かつ上記外部電極とともに内部を気密封止するセラミッ
クシールとからなる半導体装置において、前記半導体基
体とこれを支持している内部電極を前記２個の外部電極
間に圧接するための中央位置規制リングを樹脂よＩ）な
る少くとも１個の弧状体として略リング状となし、上記
外部電極、セラミックシールからなる気密容器の内壁を
ガイドとして、半導体基体および、これを支持する内部
電極を気密容器内の所定位置に配置することを特徴とし
た半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142235A JPS5844750A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142235A JPS5844750A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844750A true JPS5844750A (ja) | 1983-03-15 |
| JPS629221B2 JPS629221B2 (ja) | 1987-02-27 |
Family
ID=15310565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142235A Granted JPS5844750A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289184A (ja) * | 1991-03-18 | 1992-10-14 | Asahi Chem Ind Co Ltd | 複極式フィルタープレス型電解槽 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4848079A (ja) * | 1971-10-21 | 1973-07-07 | ||
| JPS54113259A (en) * | 1978-02-24 | 1979-09-04 | Toshiba Corp | Compression bonded semiconductor device |
| JPS55132945U (ja) * | 1979-03-13 | 1980-09-20 |
-
1981
- 1981-09-11 JP JP56142235A patent/JPS5844750A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4848079A (ja) * | 1971-10-21 | 1973-07-07 | ||
| JPS54113259A (en) * | 1978-02-24 | 1979-09-04 | Toshiba Corp | Compression bonded semiconductor device |
| JPS55132945U (ja) * | 1979-03-13 | 1980-09-20 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289184A (ja) * | 1991-03-18 | 1992-10-14 | Asahi Chem Ind Co Ltd | 複極式フィルタープレス型電解槽 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629221B2 (ja) | 1987-02-27 |
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