JPS5844629U - Data transfer control circuit - Google Patents
Data transfer control circuitInfo
- Publication number
- JPS5844629U JPS5844629U JP13762581U JP13762581U JPS5844629U JP S5844629 U JPS5844629 U JP S5844629U JP 13762581 U JP13762581 U JP 13762581U JP 13762581 U JP13762581 U JP 13762581U JP S5844629 U JPS5844629 U JP S5844629U
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- JP
- Japan
- Prior art keywords
- data
- register
- input
- output
- transfer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
第１図は従来の主記憶装置と入出力系装置の接続構成を
示す図、第２図は本考案により制御される主記憶装置と
入出力系装置の接続構成を示す図、第３図は本考案の特
徴を有するところの一実施例を示す回路図、第４図は第
３図の動作タイミングを示ずタイムチャート図である。
１・・・主記憶装置、２・・・中央処理装置、３・・・
チャンネル装置、４・・・入出力制御装置、５・・・入
出力装置、６・・・チャンネル十入出力制御装置、３１
゜３４．３６，３７，３９，６１．６３・・・レジスタ
、３２・・・バッファメモリ、３３．３５．３８．６２
・・・スイッチ、６４．６５．６６・・・カウンタ、６
７、−６８．６９，７１．７３．７６．７８・＝・フリ
ップフロップ、７０，７５．７７・・・アンドゲート、
７２．７４・・・オアゲート。FIG. 1 is a diagram showing a connection configuration between a conventional main storage device and an input/output device, FIG. 2 is a diagram showing a connection configuration between a main storage device and an input/output device controlled by the present invention, and FIG. 3 is a diagram showing a connection configuration between a main storage device and an input/output device controlled by the present invention. FIG. 4 is a circuit diagram showing an embodiment of the invention having the features of the present invention, and FIG. 4 is a time chart diagram without showing the operation timing of FIG. 3. 1... Main storage device, 2... Central processing unit, 3...
Channel device, 4... Input/output control device, 5... Input/output device, 6... Channel 10 input/output control device, 31
゜34.36,37,39,61.63...Register, 32...Buffer memory, 33.35.38.62
...Switch, 64.65.66...Counter, 6
7, -68.69, 71.73.76.78...=Flip-flop, 70,75.77...And gate,
72.74...or gate.
Claims (1)
の間でデータ転送を行うためのデータ・レジスタと、入
出力装置と入出力バスを介して接続され、入出力装置と
の間でデータ転送を行うための入出力レジスタと、前記
データ・レジスタと前記入出力レジスタとの間のデータ
転送回数をカウントし、データ位置及びデータ転送数を
管理するアドレス・カウンタ及びデータ・カウンタを備
えた構成の入出力制御装置において、主記憶装置のデー
タを入出力装置へ転送するとき、前記データ働レジスタ
におけるデータの有無を表示するデータ・レジスタプラ
グと、前記入出力レジスタにおけるデータの有無を表示
する入出力レジスタ７ラグと、入出力装置に対してデー
タの転送が許可され、前記データ・カウンタに転送すべ
きカウントが残っている間、一定周期のクロックパルス
でセットされ、前記データ・レジスタフラグによ−り前
記データ・レジスタにデータが無いことを判定すると、
≠−タ・バスを介して主記憶装置から前記データ働レジ
スタにデータを取込むことを要求し、前記データ・レジ
スタから前記入出力レジスタヘデータが転送されたとき
リセットされるデータ転送要求フラグと、前記データ転
送要求フラグがリセットされていて前記データ・レジス
タフラグによって前記データ・レジスタにデ、りが有る
ことを判定子るとともに前記入出力レジスタフラグによ
って前記入出力レジスタにデータが無いことを判定する
とセットされ、前記データ・し ゛ジスタから
前記入出力レジスタへデータを転送することを制御し、
前記データ・レジスタから前記入出力レジスタへデータ
が転送されたときりセットされるデータ転送制御フラグ
を設け、データの先取り制御を行うことを特徴とするデ
ータ転送制御回路。A data register is connected to the main storage device for data transfer and is used to transfer data between the main storage device and an input/output device, and is connected to the input/output device via an input/output bus. An input/output register for performing data transfer, and an address counter and a data counter for counting the number of data transfers between the data register and the input/output register, and for managing the data position and the number of data transfers. In the input/output control device of the configuration, when data in the main storage device is transferred to the input/output device, a data register plug that displays the presence or absence of data in the data working register, and a data register plug that displays the presence or absence of data in the input/output register. The input/output register 7 lag is set by a clock pulse of a constant period while data transfer is permitted to the input/output device and there is a count remaining to be transferred to the data counter, and the data register flag is set. When it is determined that there is no data in the data register,
a data transfer request flag that requests the loading of data from the main storage device to the data working register via the data bus, and is reset when data is transferred from the data register to the input/output register; , the data transfer request flag is reset, the data register flag determines that there is a defect in the data register, and the input/output register flag determines that there is no data in the input/output register. is then set and controls the transfer of data from the data register to the input/output register,
A data transfer control circuit comprising: a data transfer control flag that is set when data is transferred from the data register to the input/output register; and performs data prefetch control.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13762581U JPS5844629U (en) | 1981-09-18 | 1981-09-18 | Data transfer control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13762581U JPS5844629U (en) | 1981-09-18 | 1981-09-18 | Data transfer control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844629U true JPS5844629U (en) | 1983-03-25 |
Family
ID=29930881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13762581U Pending JPS5844629U (en) | 1981-09-18 | 1981-09-18 | Data transfer control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844629U (en) |
-
1981
- 1981-09-18 JP JP13762581U patent/JPS5844629U/en active Pending
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