JPS5841786B2 - 電荷結合回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、１導電形領域を有する半導体基板を有する電
荷結合装置を具え、この電荷結合装置内では、情報を表
わす電荷キャリヤを、複数の蓄積場所に蓄積し、これら
連続する蓄積場所間を前記。

領域の第１部分から第２部分へ移送することができ、さ
らに信号情報を前記電荷キャリヤに変換するために入力
ゲート電極を設けた電荷結合回路装置に関するものであ
る。

例えば、音声あるいは映像周波数信号のための遅延線に
用いることのできる電荷結合装置は、１９７０年５月１
１日発行の６エレクトロニクス（Ｅ １ｅｃｔｒｏｎｉ
ｃｓ ） ”の１１２頁以降に記載されており、一般に
、入力信号を装置例えばシフトレジスタ内で電荷に変換
して、この電荷を一連の連続段を経て出力に移送し、電
荷を前記連続する段の一つにその都度一定期間の間蓄積
するという原理に基づいている。

電荷結合装置を信号処理に応用する他に、映像応用に用
いることもできる。

この場合、信号入力は映像の形であり、半導体基板内で
電荷形態に変換される。

しかし、本発明は一般に、アナログ電気信号を電荷形態
に変換する信号処理応用のための電荷結合回路装置に関
するものである。

現在、電荷結合装置（ＣＣＤ （ｃｈａｒｇｅｃｏｕｐ
ｌｅｄ ｄｅｖｉｃｅ ） ）は、一般に２つのカテ
ゴリーに分類することができる。

一方のカテゴリーでは、その構造および動作は、電荷が
半導体基板内の蓄積場所に蓄積され、基板の表面近辺を
経て移送されるものである。

このような装置は、一般に、表面チャネル電荷結合装置
と称されている。

他のカテゴリーでは、その構造および動作は、少くとも
動作中はその周辺部分から絶縁される半導体層内の記憶
場所に電荷が蓄積され、半導体層の内部を経て移送され
るものである。

このような装置は、本願人に係る特願昭４７−１０７２
６２号「半導体装置」に記載されており、バルクチャネ
ル電荷結合装置と称されることがある。

電気信号が入力段で電荷の個別の束（ｐａｃｋｅ ｔ
）に変換される従来技術の表面チャネル電荷結合装置で
は、電荷キャリヤ束のアナログ入力を蓄積場所に蓄積さ
れるために種々の手段が用いられている。

普通用いられている１つの手段では、入力段は、半導体
基板あるいは電荷移送チャネルが形成される基板部分と
は反対導電形の表面領域を具えている。

この表面領域は、絶縁層によって半導体基板あるいは基
板部分の表面から分離されている入力ゲート電極によっ
て接触されており、あるいは部分的にオーバラップされ
ている。

この反対導電形の表面領域は、移動電荷キャリヤ供給源
を形成し、表面チャネルの第１蓄積場所への電荷キャリ
ヤの導入は、入力ゲート電極に供給される電位、および
第１蓄積場所での空乏層内の電位によって決定される。

このような構造形態の入力段の動作の種々の異なるモー
ドは、ゲートパルスおよび入力信号の使用に対して可能
である。

他の形態では、入力ゲート電極を別個に設けずに、第１
蓄積場所に関係する電荷移送電極によって有効に構成す
る。

これら従来技術構造は、アナログ電荷を第１蓄積場所に
与えるために用いることができるが、入力信号に対して
直線的に変化する電荷入力を得ることが困難であるとい
う欠点が存在する。

半導体層の内部を経て電荷が移送される構造および動作
の電荷結合装置に多く用いられる入力段に同様の問題が
発生することがわかった。

電荷が普通、多数電荷キャリヤの形であるこれら装置に
おいて、入力段は、絶縁層によって半導体層から分離さ
れた入力ゲート電極と、半導体層内に高密度でドープさ
れた表面領域により形成された近接表面領域とを具える
ことができる。

動作中は、クロック電圧を入力ゲート電極に供給し、一
定バイアスに重畳された入力信号を表面領域に供給する
。

表面チャネル電荷結合装置に用いられる入力段に関して
は、良好な直線性と低雑音感度を得ることが困難である
。

本発明電荷結合回路装置は、入力ゲート電極を障壁層に
よって前記領域の第１部分から分離し、さらに入力ゲー
ト電極は関連する蓄積場所を具え、蓄積されおよび移送
される電荷キャリヤの供給源を形成する、半導体基板内
のソース領域を、このソース領域を画成する少くとも１
つの整流障壁によって、入力ゲート電極に関連した前記
蓄積場所から分離し、さらに、前記電荷結合装置に接続
され、蓄積場所間での電荷の移送を行なう駆動回路手段
と、前記ソース領域から入力ゲート電極に関連した蓄積
場所への電荷キャリヤの導入を行なうために、前記蓄積
場所近辺の少くとも一部に形成した空乏層をソース領域
にパンチスルーさせることによって、信号情報を、入力
ゲート電極に関連した蓄積場所への電荷入力に変換する
ために、前記入力ゲート電極と前記ソース領域への接続
を有する回路手段とを具えることを特徴とするものであ
る。

これらの回路装置においては、ソース領域からの電荷の
パンチスルー制御導入を用いることによって、特定の回
路装置に関連して後述するように、電荷導入の直線性お
よび入力信号中の雑音に対する感度に関して種々の利点
が得られる。

電荷結合回路装置の第１の形態では、電荷キャリヤの蓄
積および移送が、１導電形領域の表面内部および近辺で
行なわれるようにし、ソース領域は反対導電形の領域と
する。

いわゆる表面チャネル電荷結合装置を具えるこのような
回路装置では、本発明に基づく電荷の制御パンチスルー
導入は、特に有益であることがわかった。

第１に、パンチスルーのための限界電圧から、蓄積場所
がいっばいになる電圧までの信号入力電圧の範囲にわた
って高度の直線性が得られることがわかった。

第２に、電荷導入が、入力信号中の雑音に対し比較的無
感度であることがわかった。

後者の特性は、後に詳細に説明するように、ソース領域
を画成する整流障壁へのパンチスルーが得られたときに
、電荷導入が生起する機構に容易に帰することができる
。

前記第１形態の回路装置に用いるのに適した電荷結合装
置は、反対導電形のサブストレート上に設けた１導電形
の半導体層を有する半導体基板と、前記１導電形の層の
表面付近に設けられ、電圧な受信して電界が前記層内に
発生するようにし、この電圧によって、前記層の表面の
内部および近辺を層の第１部分から第２部分へ電荷を移
送することのできる電極手段と、障壁層によって層の第
１部分から分離された入力ゲート電極と、第１導電形の
層および反対導電形のサブストレートへのオーミック接
続とを具えることができる。

この表面チャネル電荷結合装置は、従来技術によって容
易に形成することができ、反対導電形のサブストレート
上に設けた１導電形の半導体層内に表面チャネルが形成
され、入力段が反対導電形の追加の表面領域を必要とし
ない限りにおいては、従来技術構造とは異なっている。

このような装置は、従来の電荷移送動作、例えば遅延線
として構成することができる。

しかし、この構造はまた、本願人に係る特願昭４８−１
３５２２７号「半導体装置」において記述しているよう
に、１導電形層の第１部分内の複数個の場所に電界効果
トランジスタ読取手段が設けられている新規な形の電荷
移送装置に用いることもできる。

このような電荷移送装置：は、電荷結合電界効果トラン
ジスタ装置（ＣＣＦＥＰ）と称することもできる。

前記第１形態の回路装置に用いるのに適した他・の電荷
結合装置は、１導電形の表面領域を有する半導体基板と
、１導電形の領域表面付近に設けられ、電圧を受けて電
界を層内に発生させ、この電界によって層の表面の中お
よびその近辺を領域の第１部分から第２部分へ電荷を移
送することのできる電荷手段と、障壁層によって領域の
第１部分から分離された入力ゲート電極と、入力ゲート
電極の少くとも部分的に下側の半導体基板内に延在し、
１導電形の領域から分離された反対導電形の埋込層を具
えるソース領域と、１導電形の表面領域を有する基板部
分および反対導電形の埋込層へのオーミック接続とを具
えることができる。

反対導電形の埋込層は、種々の異なる形で設けることも
できる。

１つの形態では、との埋込層が、表面電荷移送チャネル
が形成される１導電形のエビ汐キシャル表面層と、１導
電形のサブストレート領域との間に設けられ、反対導電
形の埋込層に接触する手段が設けられている。

他の形態では、反対導電形の埋込層が、１導電形の基板
内の局部的なイオン注入によって形成され、イオン注入
された埋込層を接触する手段が設けられている。

表面チャネル装置として動作するように構成された前記
電荷結合装置の１つを具える好適な回路装置においては
、電荷蓄積および移送が行なわれる・１導電形の半導体
基板部分、および電荷キャリヤ供給源を同一電位に形成
する反対導電形の半導体基板部分を接触する手段を設け
、入力信号情報を入力ゲート電極に供給する手段を設け
る。

したがって例えば、反対導電形のサブストレート上に設
けた１導電形の電荷蓄積および移送表面層を具える装置
においては、層およびサブストレートは同一電位例えば
アース電位に容易に接続され、入力信号は絶縁入力ゲー
ト電極に供給される。

電荷の導入が、１導電形の層の厚さにわたって周期的に
延在すべき空乏層を必要とするこのような装置を具える
回路装置において、導入された電荷の所望の移送を得る
ためには、入力ゲート電極に供給される電位にかなり大
きい電圧スイング（ｓｗｉｎｇ）を与えることが必要で
ある。

アナログ入力信号を一連の電荷束に変換するためには、
入力信号から取り出されたサンプルされた信号および入
力ゲート電極に供給された直流バイアスのレベルに対し
て種々の可能性が存在する。

一般に、サンプルされた信号は、異なる大きさの方形波
パルスの形であり、電荷移送のために用いられるクロッ
ク電圧と正確に同期する。

直流バイアスを必要としない十分な大きさのパルスのよ
うなサンプルされた信号（サンプルされた信号は入力ゲ
ート電極に供給されるのみである）を取り出すことは可
能であるカ、動作の好適なモードは、直流レベル例エバ
パンチスルー電圧に相当する直流レベルに重畳したサン
プルされた信号を入力ゲート電極に供給する場合である
。

電荷導入お、よび電荷移送処理の所望の共用性を達成す
るために、大きな電圧スイングを必要としない装置のい
くつかの形態では、直流レベルは、入力ゲート電極に一
定に供給される直流バイアスの形とすることができる。

１導電形の半導体領域および反対導電形のソース領域を
同一電位にして、サンプルされた信号を入力ゲート電極
に供給する代りに、入力ゲート電極を一定電位にして、
サンプルされた信号をソース領域に供給することができ
る。

前記第１形態つ７回路装置において用いるのに適した表
面チャネル電荷結合装置の他の形態では、複数個の入力
ゲート電極を、１導電形の層の第１部分の間隔を置いた
位置に設けて、それぞれを障壁層によって半導体層から
分離する。

このようにして必要な場合には、空乏層の制御されたパ
ンチスルーを用いて、層の第１部分における入力段と層
の第２部分における出力段との間に設けられた種々の蓄
積場所における一定電荷量を加えるようにすることがで
きる。

本発明電荷結合回路装置の第２の形態においては、電荷
キャリヤの移送は、１導電形の領域の内部を通して行な
われるようにし、少くとも動作中は前記領域を周囲部分
から絶縁し、ソース領域を、電荷蓄積および移送が行な
われる前記領域と同じ導電形とし、これを反対導電形の
領域によって前記領域から分離する。

このような”埋込チャネル”電荷結合装置を具える回路
装置においては、電荷の制御パンチスルー導入が有益で
ある。

その理由は、導入のこのモードを用いるときは、入力信
号中の雑音に対する感度を比較的低くすることができ、
さらに少くとも、小さい電荷束の蓄積場所への導入に対
しては、供給される信号電圧に対する良好な直線性を得
ることができる。

第２の形態の回路装置に用いるのに適した電荷結合装置
は、１導電形の表面層を有する半導体基板を具え、この
表面層は、破壊を起こさない電界によってこの層の厚さ
全体にわたって空乏層を得ることができるような厚さお
よびドーピング濃度を有しており、さらに層内の電界の
発生のために少くとも層の一端に設けた電極装置を具え
、この電極装置によって層の内部を経て層の横方向に、
層の第１部分から第２部分へ電荷を移送することができ
、さらに障壁層によって層の第１部分から分離した入力
ゲート電極を具え、１導電形の前記障壁層は、反対導電
形の領域によって入力ゲート電極の少くとも近辺にある
半導体基板内に横方向に画成されており、この反対導電
形の領域は表面領域を形成する１導電形の表面領域から
層の第１部分を分離し、さらに少くともソース領域およ
び反対導電形の領域へのオーミック接続を具えている。

第２形態の電荷結合回路装置に用いるのに適した他の電
荷結合装置は、１導電形の表面層と反対導電形の下側基
板部分との表面層を有する導体基板を具え、この表面層
は半導体基板内で横方向に画成され、破壊を起こすこと
のない電界によって層の厚さを通して空乏層を得ること
のできるような厚さおよびドーピング濃度を有し、さら
に層内の電界の発生のために層の表面付近に設けた電極
装置を具え、この電極装置によって、層の内部を横方向
に層の第１部分から第２部分へ電荷を移送することがで
き、さらに障壁層によって層の第１部分から分離した入
力ゲート電極と、少くとも入力ゲート電極の下側の反対
導電形の前記下側基板部分中に延在する１導電形の障壁
層を有するソース領域と、少くとも１導電形のソース領
域および反対導電形の半導体基板へのオーミック接続と
を具えている。

後者の２つの電荷結合装置の１つを具える好適な電荷結
合回路装置においては、１導電形ソース領域および反対
導電形の半導体基板部分を同一電位に接続するための手
段を設け、さらに入力信号情報を入力ゲート電極に供給
するための手段を設ける。

以下本発明の実施例を図面に基づいて説明する。

第１図は、本発明電荷結合回路装置の第１実施例を示し
、この回路装置に設けた表面チャネル電荷結合装置の一
部の断面図を含んでいる。

この電荷結合装置は、Ｐ形シリコンサブストレート２上
にＮ形シリコン層１を有している。

説明のために、この装置は２相ＣＣＤとして示しである
。

この２層ＣＣＤでは、層１の表面上の絶縁層３上に、ク
ロックラインに交互に接続した電極装置を設けている。

これらクロックラインには、電圧φ１およびφ２が供給
されている。

しかし、本発明回路装置は、異なる形式の動作、例えば
３相クロツク電圧による動作に対しても適当に構成され
ることがわかる。

さらに第１図および次の実施例の図面においては、電荷
移送ラインの端部には電荷結合装置の出力手段を示して
いない。

これは、これら出力手段が本発明の概念の本質的部分を
構成せず、回路装置の基本的な応用にしたがって種々の
従来方法で設けることができるからである。

第１図において、装置が２相クロツク電圧による動作に
適する、装置における構成手段は、移送電極装置に加え
て、複数個の高密度にドープされたＮ形注入表面領域５
を有している。

これら表面領域のそれぞれは、前翔移送電荷の前縁の下
側に、電荷移送方向に設けられている。

２和動作構造な得るこの手段は本質的なものではなく、
このような構造は他の方法、例えば移送電極の下側に異
なる絶縁層部分厚さを用いることによって実現すること
ができることがわかる。

最初の移送電極付近の絶縁層３上に、入力ゲート電極６
を設ける。

この電極には、アナログ入力信号により取り出したサン
プルした信号を供給することができる。

第１図に示す回路装置の動作を、アナログ入力信号が、
Ｎ影領域１の第１部分から、出力信号が取り出される第
２部分（図示せず）へ移送される個別の電荷束への変換
に関係する限り説明する。

これから説明する動作の好適なモードのために、第１図
に示すようにＮ影領域１をＰ形すブストレート２に短絡
させる。

しかし、Ｎ影領域１とＰ形すブストレートとの間のＰ−
Ｎ接合が供給された逆バイアスを有する場合には、入力
信号によって直線的に変化する電荷の所望のパンチスル
ー導入を達成することも可能である。

Ｐ形すブストレート２が２０Ω・備の抵抗率を有し、Ｎ
形層１が５Ω・αの抵抗率および４ミクロンの厚さを有
し、絶縁層３が０．１２ミクロンの厚さを有する第１図
に示す電荷結合装置に対しては、パンチスルー電圧、す
なわち入力ゲート電極６と、入力ゲート電極６の下側の
Ｎ影領域内に形成される空乏層が接触するＰ形すブスト
レート２との間に供給される負電圧は１５Ｖである。

入力ゲート電極６の電圧がこのパンチスルー電圧に達す
ると、入力ゲート電極に供給された電圧のそれ以上の増
加は、Ｐ形すブストレート２とＮ影領域１との間のＰ−
Ｎ接合を順方向にバイアスして、ホールがサブストレー
トからＮ影領域１内の空乏層へ注入される。

入力ゲートの電圧が上昇すると、この入力ゲート電極に
関係した空乏層の増大がＮ影領域とサブストレートとの
間の零バイアスＰ−Ｎ接合に関係したＮ影領域内の小さ
い空乏層に影響を及ぼす。

これにより、この小さい空乏層はサブストレートの方へ
押し戻される。

このとき、Ｎ影領域内の空乏層にホールが急速に注入さ
れる。

空乏層に注入されたホールの存在は、この空乏層を収縮
させる効果を有している。

このことはまた、サブストレート／層Ｐ−Ｎ接合に関係
した零バイアス空乏層の自己発生とみなすことができる
。

電荷導入のこの構造は、層とサブストレートとの間の空
乏層が零バイアス状態に緩和されるパンチスルーの開始
後の電荷注入の指数関数的時間従属性を有している。

したがって、電荷の初期導入は急速である。

このようにして、パンチスルー電圧より大きい入力電圧
、および入力ゲート電極に関係した蓄積場所がいっばい
になる電圧より小さい電圧に対し、入力電圧に基づいて
直接に変化する電荷の入力を得ることができる。

さらに、入力ゲート電極の下側の空乏層、したがってま
た入力ゲートに関係した蓄積場所に電荷が導入される構
造のために、電荷の入力は、入力信号中の雑音に比較的
応答しない。

例えば電荷の導入を、入力ゲート電極に供給される一定
期間の電圧パルスで考えるト、ハルスの初めには大きな
スプリアス・スパイクが存在する。

パルス中のこのようなスパイクの全影響は、次のことの
みである。

すなわち、サブストレート／層Ｐ−Ｎ接合に関係する零
バイア（ス空乏層が、他に起こりうるであろうよりもよ
り強くサブストレートの方へ押しやられ、電荷の導入率
が減少し、空乏層が急速に緩和される。

しかし、入力パルスの期間内に注入された全電荷量は、
はぼ同一に保たれている。

アナログ入力信号から取り出されて入力ゲート電極６に
供給されるサンプルされた信号パルスの関連するタイミ
ングと同期、およびクロック電圧φ１とφ２について説
明する。

一般に、サンプルされた信号は、方形波パルスの形であ
り、その大きさはサンプリングの時点におけるアナログ
入力信号のレベルに基づいて決定される。

方形波パルスカ直流レベルに重畳され、この方形波パル
スが十分な大きさであるときに、入力ゲート電極６の下
側に形成された空乏層を、Ｎ影領域１とＰ形すブストレ
ート２との間のＰ−Ｎ接合にパンチスルーさせる。

サンプルされた信号パルスは、クロック電圧φ□および
φ２と同期する。

したがってφ１が最小値すなわち最小の負の値にあると
きに、入力ゲート電極に供給される電位が、大部分数の
値にあるすなわちサンプルした信号値を供給する期間に
あるようにする。

このとき、入力ゲートの電位を、入力ゲートの下側のシ
リコン表面の電位が隣接する電極φ、の下側の電位より
も大きくなるような直流レベルに減少させることによっ
て、電荷を隣りの蓄積場所に導入する。

上述したように一動作するとき第１図に示す回路装置は
、サンプルされた信号パルスのレベルに関して電荷導入
の良好な直線性を与えることができる。

さらに、動作は２つのクロック電圧源のみによって得ら
れる。

このことは、このような直線性を得るために近時提案さ
れ、多数のクロック電圧源を必要とする装置に対して有
利であると考えられる。

第２図は、第１図に示す形式の電荷結合装置の入力ゲー
ト電極に種々の入力電圧パルスを供給したときの、いく
つかの実験結果を示す。

入力パルスの大きさ■工をボルトで横軸にプロットし、
層上での電界効果トランジスタ・コンダクメンス測定に
より決定され、蓄積場所に導入された電荷量を、平方セ
ンチメーメあたりのクーロン量で縦軸にプロットする。

破線の水平線は、別個になされたＭＯＳコンデンサ限界
測定法から計算された蓄積場所の最大電荷容量を示す。

４本の線ａｓｂｓｃｏｄは、４つの異なる一定期間、す
なわチ０．２゜０．５． １．０．２．０マイクロ秒の
パルスを供給したときに、異なる入力電圧に対してなさ
れたプロットから得られる。

これらプロットされた線から次のことが明らかである。

すなわち、パンチスルー電圧と、蓄積場所がホールで満
たされる電圧との間の入力電圧の範囲で、一定期間のパ
ルスに対し、蓄積場所に導入されたホールの形における
電荷量が、入力パルスの大きさにしたがって直線的に変
化する。

入力ゲート電極６の下側の蓄積場所への電荷の導入を絖
げる所望動作を達成するためには、クロック電圧φ、に
接続した第１移送電極の下側部分の次の隣接する蓄積場
所へ電荷を伝達し、このとき、入力ゲート電極６に供給
された電圧における大きなスイング（ｓｗｉｎｇ ）が
、電極６の下側の層１の厚さ全体の空乏層化を必要とす
る電荷導入の点から必要となることがわかる。

前述したように、このような大きな電圧スイングがサン
プルされた信号パルスによって与えられない場合には、
追加の直流レベル供給を用いることもできる。

しかし、このような大きな電圧スイングを必要としない
他の実施例を構成することが可能である。

表面チャネルＣＣＤを有する本発明回路装置のこのよう
な実施例を第３図において説明する。

本実施例に示すＣＣＤは、第１図に示す実施例とは次の
点で異なっている。

すなわち、蓄積および移送層を、反対導電形サブストレ
ート上の１つの導電形の層として与える代りに、第３図
に示す装置では、蓄積および移送層を、単一導電形の基
板１１内に、本実施例では５Ω・儂の抵抗率のＰ形基板
内に形成する。

この２相構造は、基板１１表面上の絶縁層１３上に設け
た電極装置を具えている。

この電極装置は、第１図に示す装置に設けた電極装置と
同じである。

電荷の移送方向での移送電極の前縁の下側の基板１１０
表面内には、高密度にドープされたＰ形の局部的注入領
域１５を設ける。

これら注入領域は、２相ＣＣＤ動作を可能にし、表面か
ら約０．２ミクロンの深さに延在するように設けられて
いる。

電荷キャリヤ、本実施例では電子の供給源は、イオン注
入されたＮ十埋込層１７を具えている。

このＮ十埋込層は、入力ゲート電極１６の下側に局部的
に設けられ、領域１５と同じドーピングを有する高密度
にドープされたＰ影領域１８によって表面から分離され
ている。

Ｎ十拡散領域１９は、基板１１０表面から延在して埋込
層１７に接触しており、接続導体が設けられている。

Ｎ＋ソース領域１９．１７およびＰ形半導体基板１１が
同一電位に、すなわちアース電位に接続されている限り
は、第３図に示す回路装置の動作は、第１図に示す回路
装置の動作に等しい。

アナログ入力信号から取り出され、それぞれの大きさが
サンプリングの時点におけるアナログ入力信号のレベル
にしたがって決定される連続する方形波パルスの形での
サンプルされた信号は、入力ゲート１６に供給される一
定直流バイアスに重畳される。

好適な動作モードでは、この一定直流バイアスは、次の
ことを満足するものである。

入力ゲート電極１６の下側の高密度にドープされたＰ影
領域１８内に形成される空乏層が、領域１８の厚さを横
切って延在し、Ｐ影領域１８とＮ十埋込層ソース領域１
７との間の零バイアスＰ−Ｎ接合へのパンチスルーの場
所の丁度上側にあるようにする。

前記パンチスルー電圧を越える入力ゲー）！圧に対する
Ｐ影領域１８内の空乏層への電荷の導入は、第１図に関
して説明したと同様に発生する。

また、連続するパルスの形でのサンプルされた信号は、
第１図に関して説明したと同様に、移送電荷に供給され
るクロック電圧φ□、φ２に同期する。

この本例回路装置では、入力電圧に対する電荷入力の高
度の直線性、および入力信号中の雑音に対する比較的高
い無感度を得ることができる。

第３図に示す電荷結合装置は、半導体技術に通常用いら
れている技術によって形成することができ、−例として
高密度にドープされたＰ影領域１５．１８およびＮ十埋
込層１７を与えるのに適したいくつかのイオン注入状態
について説明する。

燐イオンのＮ十埋込層注入を得るためには、２００ｋｅ
Ｖのエネルギで、平方のあたり５×１０３個のイオンを
用いることによって行なうことができる。

これは、表面から約０．２５ミクロンに最高濃度を与え
る。

高密度にドープされたＰ影領域１５および１８は、６０
ｋｅＶのエネルギで平方礪あたり８×１０１１個のホウ
素イオンを用いて、このイオンを表面酸化物層を通して
注入することにより形成することができる。

第４図は、一つの形式の表面ＣＯＤを具える本発明回路
装置の他の実施例を示す。

この実施例では、各第２移送電極が開口を有し、ディー
プ・ディプレッション形（ｄｅｅｐ ｄｅｐｌｅｔｉ
ｏｎ ）絶縁ゲート電界効果トランジスタ構造の環状ゲ
ートを有し、このゲート内の中央に設けられたドレイン
と、層２により形成されたソースとを具える以外は、シ
リコン装置構造は第１図に示すそれと同じである。

このような装置については、特願昭４８−１３５２２７
号に記載されている。

第４図は、ドレイン電極接続Ｄ１．Ｄ２．Ｄ３を有する
このようなディープ・ディプレッション形電界効果トラ
ンジスタ構造を示す。

動作においては、各第２移送電極の下側の空乏層に蓄積
された電荷は、関連するディープ・ディプレッション形
ＦＥＴのチャネル・コンダクタンスを決定するのに有効
である。

したがって、電荷結合ＦＥＴ配置を、ＣＣＤラインの移
送電極の下側の電荷束の大きさの増幅非破壊的測定を得
るために用いることができる。

第４図は、異なる大きさの電荷束が各第２移送電極の下
側に蓄積され、ドレインＤ１を具える関連したＦＥＴ構
造を有する第１ビツトは、Ｐ形すブストレートに丁度接
触する空乏層に蓄積された電荷を有さす、したがってＦ
ＥＴチャネルが阻止される場合を示している。

ドレインＤ２を具える関連したＦＥＴ構造を有する第２
ビツトは、＋＋で示される電荷を蓄積し、このため空乏
層がＰ形すブストレート１２の方へ部分的に拡がり、し
たがってＦＥＴチャネルが非阻止となる。

ドレイン電極接続える関連したＦＥＴ構造を有する第３
ビツトは、十で示されるわずかの量の蓄積された電荷を
有し、このため空乏層はさらにＰ形すブストレートの方
へ拡がり、ＦＥＴチャネルは非阻止状態ではあるけれど
も、前のビットにおけるよりも小さくなる。

入力ゲー）！極を通してのこの電荷結合装置への信号情
報電荷の導入は、第１図に関して説明したと全く同様で
ある。

ＣＯＤが、半導体層の内部を経て電荷が伝達するように
構成されている本発明回路装置の実施例を、第５図に関
して説明する。

第５図に示す回路装置においては、多数電荷キャリアの
蓄積および移送が、Ｐ形シリコンサブストレート２２内
に設けた島領域２１により形成されるＮ形シリコン層内
で起るように構成する。

島領域２１は、燐の表面注入およびドライブ・インによ
って形成する。

第５図には示していないが、Ｎ形島領域は基板内でＰ形
材料によって全周が横方向に画成されている。

このＮ形島領域２１は、破壊を起すことのない電界によ
って領域の厚さ方向を通して空乏層を形成することので
きるようなドーピングを有している（、Ｐ形すブストレ
ート２２は、１０Ω・確の抵抗率を有し、Ｎ形島領域は
表面から約４ミクロンの厚さに延在している。

半導体基板の表面上に設けた絶縁層２３上には、クロッ
ク電圧φ０．φ２φ３の３相電圧源への接続のための移
送電極装置を具えている。

第５図に示す回路装置の電荷結合装置は、３相クロツク
電圧による動作に対して構成されているが本質的ではな
い。

他の回路装置では、重荷結合装置の構造を、例えば２相
あるいは３相クロツク電圧による動作に適合させること
ができる。

矢印２４で示すように電荷移送の方向に垂直な方向に、
移送電極がＮ形島領域２１の幅全体にわたって延在して
いる。

Ｎ形島領域２１の一端には、絶縁層２３によって領域２
１０表面から分離された入力ゲー）を極２５を設ける。

また、入力ゲート電極２５は、島領域２１０幅全体にわ
たって延在しており、領域２１０表面に平行な方向の横
方向前縁は、島領域２１とサブストレート２２との間の
Ｐ −Ｎ接合２６の縦方向部分から約３ミクロンだけ離
れている。

Ｐ−Ｎ接合の前記縦方向部分の近辺のＰ形すプストレー
トの表面に、接続導体を具えるＮ＋ソース領域２７を設
ける。

このＮ＋ソース領域は、Ｐ−Ｎ接合から約５ミクロンだ
け離れている。

多数電荷キャリヤの形での電荷が半導体層の内部を経て
移送され、この半導体層の幅全体を横切って延在する移
送電極を有する第５図に示すような電荷結合装置の電荷
の蓄積および移送動作のより詳細な説明は、本願人によ
る特願昭４７−１０７２６２号「半導体装置」に記載さ
れている。

第５図に示す装置の特別の動作では、接続および供給す
る電位は、Ｐ−Ｎ接合間に逆方向バイアスが存在するよ
うなものとする。

これを、入力ゲート電極より離れた島領域の端部にあり
、Ｎ形島領域とＰ形すブストレートとの間のバイアス源
２８によって図形的に示す。

第５図では、１相の動作の間に、前記逆方向バイアスに
関連した空乏層の拡がりを、領域２１およびサブストレ
ート２２に破線で示す。

装置は、動作が次のような状態にある場合を示している
。

すなわち、電荷は、ラインφ２に接続した移送電荷の下
側に蓄積され、半導体領域２１は、ラインφ□およびφ
３に接続したクロック電極の下側で十分に空乏層化され
ている。

クロック電極の下側に形成された空乏層を破線で示す。

半導体領域２１のこの局部的に十分な空乏層化は、クロ
ック電圧φ、およびφ３に供給することによって得られ
、前記電圧が供給される移送ゲー）！極の下側の領域２
１内に形成される空乏層が、サブストレート接合２６に
関係した空乏層に接触して拡がる。

本実施例に用いる電荷結合装置の動作のモードを、Ｐ形
基板２２に短絡されたＮ＋ソース領域２７および一定直
流バイアスに加えて入力ゲート電極２５に供給された連
続する方形波パルスの形のサンプルされた信号に基づい
て説明する。

ｐ −Ｎ接合２６を横切って延在する逆方向バイアス、
および入力ゲー）！極に供給される一定直流バイアスは
、入力ゲート電極へ信号パルスが供給されないときに、
Ｐ−Ｎ接合２６に関連した空乏層がソース領域にパンチ
スルーするようなものである。

正パルスの形のサンプルされた信号を、入力ゲート電極
２５に供給することにより、Ｐ −Ｎ接合２６に関係し
た空乏層がソース領域２７の方へ拡がって行き、電荷は
、電極２５の下側の最小電位で入力蓄積領域に注入され
る。

このようにして、Ｎ＋ソース領域へのＰ−Ｎ接合に関係
した空乏層のパンチスルーにより電荷の制御された導入
を得ることができる。

サンプルされた信号パルスとクロック電圧φ１−φ３と
の同期は、次のごとくである。

すなわち、φ３が最小の負の値、すなわち以前に導入さ
れた電荷束がクロックラインφ３に接続した電極の下側
にあるときに、入力パルスが供給される。

第６図は、蓄積された電荷キャリヤが多数キャリヤであ
り、電荷移送が半導体層の内部を通して起りうるように
構成した電荷結合装置を具える本発明回路装置の他の実
施例を示す。

本例回路装置ハ、抵抗率が１０Ω・儂で、厚さが約９ミ
クロンのシリコンのＰ形エビ汐キシャル層３１を異光て
いる。

このエピタキシャル層は、抵抗率が１０Ω・ののＰ形シ
リコンサブストレート３２上に設けられている。

約４ミクロン厚さのＮ形島表面領域３３を、前記エピタ
キシャル層内に設ける。

この領域３３は、表面イオン注入およびドライブ・イン
手段により、第５図の島領域２１と同様に形成される。

このＮ形島領域３３は、基板内でＰ形エビ汐キシャル層
３１の材料によって全周が横方向に両底されており、空
乏層を、破壊を起すことなく厚さ方向を通して延在する
ように形成することができるようなドーピングおよび厚
さである。

層３１０表面上に、酸化シリコンの絶縁層３４を設け、
この絶縁層の上にクロック電圧の３相電圧源に接続した
移送電極装置を設ける。

矢印３５で示すように島領域３３内での電荷の移送方向
に垂直な方向に、移送電極の全てがＮ形島領域３３０幅
全体にわたって延在している。

島領域３３の一端の近くで、絶縁層３４上に入力ゲート
電極３６を設ケる。

鎖線で示すようにエピタキシャル層３１とサブストレー
ト３２との界面の近辺に、約２ミクロン厚さのＮ十埋込
層３７を局部的に設ける。

Ｎ十拡散表面領域３８は、埋込層３７に接するエピタキ
シャル層３１を経て延在し、接続導体を具えている。

Ｎ十埋込層３７は、Ｎ形島領域３３内で蓄積され移送さ
れる電荷キャリヤすなわち電子の供給源を構成する。

島領域３３とエピタキシャル層とのＰ −Ｎ接合３９は
、回路装置の動作中に、その対向する側に空乏層を有す
る。

島領域およびエピタキシャル層内の空乏層の境界を、第
６図に破線で示す。

同様に、入力ゲートを極および移送電極の下側の島領域
内に形成された空乏層を破線で示す。

本例回路装置の動作は、第５図に関して説明した動作と
同様である。

Ｎ＋ソース領域３７．３８はＰ形基板部分３１．３２に
短絡されており、方形波パルスの形のサンプルされた信
号を入力ゲート電極３６に供給して、このゲートに供給
されている一定直流バイアスに重畳する。

Ｐ −Ｎ接合３９と、Ｎ十埋込層３７およびＰ形エピタ
キシャル層３１０間のＰ−Ｎ接合との隣接部分間の距離
は、約４ミクロンである。

埋込チャンネル電荷結合装置のような装置の動作におい
ては、供給された電位の結果、Ｐ−Ｎ接合３９を横切る
逆方向バイアスが存在する。

これを、入力ゲー）を極３６およびソース領域３７から
離れた基板の一端に、接続間のバイアス源４１として図
形的に示す。

入力ゲート電極３６に供給される一定直流・ζイアスの
値は次のようなものとする。

すなわち、人力ゲート電極の下側のＮ影領域３３の電位
が、Ｐ −Ｎ接合３９に関係した空乏層にある程度影響
し、これによりこの空乏層は零バイアスＰ−Ｎ接合への
パンチスル一点の丁度上にあるようになる。

直流バイアスへの正パルスの重畳は、ゲー）を極３６の
下側の島領域の電位がより小さい負の値になるようにす
るのに有効である。

またこのことは、接合３９の空乏層の大きさを効果的か
つ局部的に拡げて、接合４０へのパンチスルーを引起す
。

これにより順方向にバイアスされて、前の実施例で説明
したと同様に、入力ゲート電極３６の下側の領域３３内
の蓄積場所に電荷が注入される。

電極３６に供給されるサンプル信号方形波パルスの、ク
ロック電圧φ、−φ３との同期についてもまた、前記実
施例において説明されている。

この回路装置では、入力パルスの大きさに対する導入さ
れる電荷の良好な直線性は、少くとも小さい電荷束に対
して得ることができ、また低雑音感度も特徴となる。

あるいはまた、ソース領域に供給されるサンプルした信
号によって装置を動作することも可能である。

本発明は上記実施例に限定されることなく、種種の変更
が可能である。

例えば、半導体基板の材料を、シリコン以外とすること
もできる。

層の内部を電荷が移送される電荷結合装置の他の形状を
用いることもできる。

例えば、チャネルをＰ形すブストレート上のＮ形エピタ
キシャル層内に形成した構造とすることができる。

例えばソースに表面Ｎ影領域を用いて、ソース領域付近
にあるチャネル領域が、電荷導入の所望のパンチスルー
・モードを達成するために、Ｐ形材料で横方向に画成さ
れなければならないときは、このようなＮ形領域内でチ
ャネル領域を横方向に画成するのに用いられる手段は、
特に電荷キャリヤのソース領域の位置に基づいて選択さ
れる。

いくつかの実施例では、例えば第３図に示すような装置
構造を用いる場合には、自己サンプリング・モードで電
荷結合装置を動作させることができ、これにより入力ア
ナログ信号を、この入力アナログ信号から連続する入力
パルスを取り出す必要はなく、直接に供給することがで
きる。

【図面の簡単な説明】

第１図は表面チャネルＭ結合装置の一部断面図を有する
本発明電荷結合回路装置の第１実施例を示す図、第２図
は第１図の回路装置において供給される入力パルスの大
きさの関数として電荷入力の変化を示すグラフ、第３図
は異なる表面チャネル電荷結合装置の一部断面図を有す
る本発明回路装置の第２実施例を示す図、第４図は電荷
結合電界効果トランジスタ構造の一部断面図を有する本
発明回路装置の第３実施例を示す図、第５図は埋込チャ
ネル電荷結合装置の一部断面図を有する本発明回路装置
の第４実施例を示す図、第６図は異なる埋込チャネル電
荷結合装置の一部断面図を有する本発明回路装置の第５
実施例を示す図である。 １・・・Ｎ形シリコン層、２ｓ ２２．３２・・・Ｐ形
シリコンサブストレート、３．１３．２３．３４・・・
絶縁層、５・・・Ｎ形注入表面領域、６．１６．２５゜
３６・・・入力ゲート電極、１１・・・Ｐ形基板、１５
・・・Ｐ形注入領域、１７．３７・・・Ｎ十埋込層、１
８・・・Ｐ影領域、１９・・・Ｎ十拡散領域、２１・・
・島領域、２６．３９・・・Ｐ−Ｎ接合、２７・・・Ｎ
＋ソース領域、２８．４１・・・バイアス源、３１・・
・Ｐ形エピタキシャル層、３３・・・Ｎ形島表面領域、
３８・・・Ｎｔ拡散表面領域、４０・・・零バイアスＰ
−Ｎ接合。

Claims (1)

【特許請求の範囲】
1. １１導電形領域を有する半導体基板を有する電荷結合装
   置を具え、この電荷結合装置内では、情報を表わす電荷
   キャリヤを、複数の蓄積場所に蓄積し、これら連続する
   蓄積場所間を前記領域の第１部分から第２部分へ移送す
   ることができ、さらに信号情報を前記電荷キャリヤに変
   換するために入力ゲート電極を設けた電荷結合回路装置
   において、入力ゲート電極を障壁層によって前記領域の
   第１部分から分離し、さらに入力ゲート電極は関連する
   蓄積場所を具え、蓄積されおよび移送される電荷キャリ
   ヤの供給源を形成する、半導体基板内のソース領域を、
   このソース領域を画成する少くとも１つの整流障壁によ
   って、入力ゲート電極に関連した前記蓄積場所から分離
   し、さらに、前記電荷結合装置に接続され、蓄積場所間
   での電荷の移送を行なう駆動回路手段と、前記ソース領
   域から入力ゲート電極に関連した蓄積場所への電荷キャ
   リヤの導入を行なうために、前記蓄積場所近辺の少くと
   も一部に形成した空乏層をソース領域にパンチスルーさ
   せることによって、信号情報を、入力ゲート電極に関連
   した蓄積場所への電荷入力に変換するために、前記入力
   ゲート電極と前記ソース領域への接続を有する回路手段
   とを具えることを特徴とする電荷結合回路装置。