JPS5841536B2 - システム制御装置のデユアル運転方式 - Google Patents
システム制御装置のデユアル運転方式Info
- Publication number
- JPS5841536B2 JPS5841536B2 JP53080345A JP8034578A JPS5841536B2 JP S5841536 B2 JPS5841536 B2 JP S5841536B2 JP 53080345 A JP53080345 A JP 53080345A JP 8034578 A JP8034578 A JP 8034578A JP S5841536 B2 JPS5841536 B2 JP S5841536B2
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- Japan
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- output
- gate
- central processing
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Safety Devices In Control Systems (AREA)
- Testing And Monitoring For Control Systems (AREA)
Description
【発明の詳細な説明】
本発明はデュアル運転されるシステムの制御装置のうち
一方の制御装置がダウンした場合これをシステムから除
去して他方の制御装置のみでシステムの制御を継続し、
両方の制御装置がダウンした場合又は両方の制御装置か
らの出力指令信号が一致しない場合フェイルセイフ側に
出力を反転し得るようにしたシステトの制御装置のデュ
アル運転方式に関するものである。
一方の制御装置がダウンした場合これをシステムから除
去して他方の制御装置のみでシステムの制御を継続し、
両方の制御装置がダウンした場合又は両方の制御装置か
らの出力指令信号が一致しない場合フェイルセイフ側に
出力を反転し得るようにしたシステトの制御装置のデュ
アル運転方式に関するものである。
従来この種の制御装置としては第１図に示すものがあっ
た。
た。
即ちデュアル運転される中央演算処理装置１及び２（以
下ＣＰＵと称する）の出力側を記憶回路を備える出力イ
ンクフェイス装置３及び４に夫々接続し、これら出力イ
ンタフェイス装置３及び４はＣＰＵ１及び２からの出力
許可信号０１ａ〜０１ｎ及び０２ａ〜０２ｎを出力ゲー
ト群Ｇａ＝Ｇｎに夫々供給し、これら出力ゲート群Ｇａ
＝Ｇｎから出力信号１０ａ〜１０ｎ及び警報信号１１８
〜１１ｎを発生し得るようにする。
下ＣＰＵと称する）の出力側を記憶回路を備える出力イ
ンクフェイス装置３及び４に夫々接続し、これら出力イ
ンタフェイス装置３及び４はＣＰＵ１及び２からの出力
許可信号０１ａ〜０１ｎ及び０２ａ〜０２ｎを出力ゲー
ト群Ｇａ＝Ｇｎに夫々供給し、これら出力ゲート群Ｇａ
＝Ｇｎから出力信号１０ａ〜１０ｎ及び警報信号１１８
〜１１ｎを発生し得るようにする。
出力ゲート群Ｇａ＝Ｇｎは、ＡＮＤゲート５、ＮＡ、Ｎ
Ｄゲート６及びイクスクリュシブオアケ゛−ト（以下Ｅ
ＸＯＲゲートと称する）７を並列に配置し、これらケ゛
−ト５ 、６及び７の夫々一方の入力端子にＣＰＵ１か
らの出力許可信号０１ａを供給し、夫夫他方の入力端子
にＣＰＵ２からの出力許可信号０２ａを供給し、ＡＮＤ
ゲート５の出力端子をフリップフロップ（以下ＦＦと称
する）８の一方の入力端子に接続しＮＡＮＤゲート６の
出力端子をＦＦ８の他方の入力端子に接続しＥＸＯＲゲ
ート７の出力端子をタイマ９に接続することにより構成
する。
Ｄゲート６及びイクスクリュシブオアケ゛−ト（以下Ｅ
ＸＯＲゲートと称する）７を並列に配置し、これらケ゛
−ト５ 、６及び７の夫々一方の入力端子にＣＰＵ１か
らの出力許可信号０１ａを供給し、夫夫他方の入力端子
にＣＰＵ２からの出力許可信号０２ａを供給し、ＡＮＤ
ゲート５の出力端子をフリップフロップ（以下ＦＦと称
する）８の一方の入力端子に接続しＮＡＮＤゲート６の
出力端子をＦＦ８の他方の入力端子に接続しＥＸＯＲゲ
ート７の出力端子をタイマ９に接続することにより構成
する。
ＦＦ８の出力端子には出力信号１０ａを発生し、タイマ
９の出力端子には警報信号１１ａを発生する。
９の出力端子には警報信号１１ａを発生する。
出力ゲート群Ｇｂ−Ｇｎの構成も出力ゲート群Ｇａの構
成と全く同一であり、従って出力ゲート群Ｇｂ−Ｇｎは
ＣＰＵ１及び２から出力許可信号φ１ｂ及びφ２ｂ〜φ
１ｎ及びφ２ｎを受けて出力信号１０ｂ〜Ｉｏｎ及び警
報信号１１ｂ〜１１ｎを夫々発生し得るようにする。
成と全く同一であり、従って出力ゲート群Ｇｂ−Ｇｎは
ＣＰＵ１及び２から出力許可信号φ１ｂ及びφ２ｂ〜φ
１ｎ及びφ２ｎを受けて出力信号１０ｂ〜Ｉｏｎ及び警
報信号１１ｂ〜１１ｎを夫々発生し得るようにする。
斯様に構成した従来のシステム制御装置のデュアル運転
方式の動作を以下説明する。
方式の動作を以下説明する。
今、ＣＰＵ１及び２の両方が出力インクフェイス装置３
及び４を経て夫々出力許可信号０１ａ及び０２ａを）（
（高）レベルで発生するものとすると ＡＮＤゲート５
の出力はＨレベルとなりＦＦ８を出力ＯＮ状態にセット
し従って出力信号１０ａをＬ（低）レベルで発生する。
及び４を経て夫々出力許可信号０１ａ及び０２ａを）（
（高）レベルで発生するものとすると ＡＮＤゲート５
の出力はＨレベルとなりＦＦ８を出力ＯＮ状態にセット
し従って出力信号１０ａをＬ（低）レベルで発生する。
逆に、ＣＰＵ１及び２の両方が夫々出力許可信号０１ａ
及び０２ａを出力インタフェイス装置３及び４を経てＬ
レベルで夫々発生するもの（これは出力禁止を意味する
）とすると、ＮＡＮＤゲ゛−ト６の出力はＨレベルとな
りこれによりＦＦ８を出力ＯＦＦ状態にリセットし従っ
て出力信号１０ａをＩ−（１／ベルで発生する。
及び０２ａを出力インタフェイス装置３及び４を経てＬ
レベルで夫々発生するもの（これは出力禁止を意味する
）とすると、ＮＡＮＤゲ゛−ト６の出力はＨレベルとな
りこれによりＦＦ８を出力ＯＦＦ状態にリセットし従っ
て出力信号１０ａをＩ−（１／ベルで発生する。
又ＣＰＵ１及び２の伺れかがダウンするか或いは出力イ
ンクフェイス装置３及び４の倒れかが故障して出力許可
信号０１ａ及び０２ａが一致しない場合にはＡＮＤゲ゛
−ト５及びＮＡＮＤゲート６の出力はＬレベルとなりＦ
Ｆ８は状態を変化せず従って出力信号１０ａは、不一致
になる直前の出力を維持し、しかもこの不一致の時間が
タイマ９で設定された時間以上継続した場合タイマ９か
ら警報信号１１ａを発生して外部に異常を知らせるよう
にする。
ンクフェイス装置３及び４の倒れかが故障して出力許可
信号０１ａ及び０２ａが一致しない場合にはＡＮＤゲ゛
−ト５及びＮＡＮＤゲート６の出力はＬレベルとなりＦ
Ｆ８は状態を変化せず従って出力信号１０ａは、不一致
になる直前の出力を維持し、しかもこの不一致の時間が
タイマ９で設定された時間以上継続した場合タイマ９か
ら警報信号１１ａを発生して外部に異常を知らせるよう
にする。
上述したように斯る従来のシステム制御装置のデュアル
運転方式ではＣＰＵ１及び２の出力が一致しないと能動
動作を行なわないため誤動作は殆んど行なわないが稼動
率は著しく低下する。
運転方式ではＣＰＵ１及び２の出力が一致しないと能動
動作を行なわないため誤動作は殆んど行なわないが稼動
率は著しく低下する。
又両方のＣＰＵが不一致の場合出力不一致の警報を出す
と共に現状維持運転を行う方式は保守要員の居る有人の
システムには好適であるが、近年システム自動化が進ん
だ無人のシステムにおいては現状維持運転はかならずし
も安全ではなく、従って出力不一致が所定時間以上継続
したり、両方のＣＰＵがダウンした場合フェイルセイフ
側に出力を反転する機能も必要となってきた。
と共に現状維持運転を行う方式は保守要員の居る有人の
システムには好適であるが、近年システム自動化が進ん
だ無人のシステムにおいては現状維持運転はかならずし
も安全ではなく、従って出力不一致が所定時間以上継続
したり、両方のＣＰＵがダウンした場合フェイルセイフ
側に出力を反転する機能も必要となってきた。
本発明は上述の点を考慮してなされたもので従来のシス
テムの誤動作に対する有利な特徴はそのまま利用し、し
かも稼動率を向上させるために、一方のＣＰ Ｕがダウ
ンした場合にこれを解実に検出して他方の正常なＣＰＵ
による運転を継続すると共に、ＣＰＵ以外の故障による
出力の不一致が所定時間継続したり、ＣＰＵが両方共ダ
ウンした場合には出力信号をフェイルセイフ側に反転し
てシステムを安全に運転し得るようにしたシステム制御
装置のデュアル運転方式を提供することを目的とする。
テムの誤動作に対する有利な特徴はそのまま利用し、し
かも稼動率を向上させるために、一方のＣＰ Ｕがダウ
ンした場合にこれを解実に検出して他方の正常なＣＰＵ
による運転を継続すると共に、ＣＰＵ以外の故障による
出力の不一致が所定時間継続したり、ＣＰＵが両方共ダ
ウンした場合には出力信号をフェイルセイフ側に反転し
てシステムを安全に運転し得るようにしたシステム制御
装置のデュアル運転方式を提供することを目的とする。
以下、第２図を参照して本発明の一実施例を説明する。
第２図において第１図に示す構成素子と同一部分には同
一符号を付して示しその説明は省略する。
一符号を付して示しその説明は省略する。
本発明においてもＣＰ Ｕ １及び２と、記憶回路を備
える出力インタフェイス装置３及び４と、出力ゲート群
Ｇａ、Ｇｂ−Ｇｎとの全体的な構成配置は第１図に示す
場合とほぼ同様とする。
える出力インタフェイス装置３及び４と、出力ゲート群
Ｇａ、Ｇｂ−Ｇｎとの全体的な構成配置は第１図に示す
場合とほぼ同様とする。
しかし、本発明においてはＣＰＵ１及び２に夫々自己診
断手段を設け、ＣＰＵに異常が発生した場合、これら自
己診断手段からＣＰＵ異常信６ Ｅ １及びＥ２を発生
しこれら信号Ｅ１及びＥ２を出力ゲート群Ｇａ。
断手段を設け、ＣＰＵに異常が発生した場合、これら自
己診断手段からＣＰＵ異常信６ Ｅ １及びＥ２を発生
しこれら信号Ｅ１及びＥ２を出力ゲート群Ｇａ。
Ｇｂ〜Ｇｎに夫々供給し得るようにする。
又、本発明では出力ゲート群Ｇａ、Ｇｂ−０−ｎの構成
が第１図の出力ゲート群Ｇａ−Ｇｎの構成とは相違する
。
が第１図の出力ゲート群Ｇａ−Ｇｎの構成とは相違する
。
即ち本発明による出力ゲート群ＧａではＯＲゲート１２
及び１３、ＡＮＤゲート１４、ＯＲゲート１５及び１６
、Ｎ Ａ、 Ｎ Ｄゲート１７及びＥＸＯＲゲート１８
をほぼ並列に配置し、ＯＲゲート１２及び１５並びにＥ
ＸＯＲゲ’−ト１８の各々の一方の入力端子にＣＰＵＩ
からの出力許可信号０１ａを夫々供給し、ＯＲゲート１
３及び１６の一方入力端子並びにＥＸＯＲゲート１８の
他方の入力端子にＣＰＵ２からの出力許可信号０２ａを
夫々供給し、ＯＲゲート１２及び１５の他方の入力端子
並びにＡＮＤゲート１４及びＮＡＮＤゲート１７の他方
の入力端子にＣＰＵ１からのＣＰＵ異常信号Ｅ１を供給
し、且つＯＲゲート１３及び１６及びＡＮＤゲ゛−ト１
４並びにＮＡＮＤゲート１７の各々の他方の入力端子に
ＣＰＵ２からのＣＰＵ異常異常信号帯２給する。
及び１３、ＡＮＤゲート１４、ＯＲゲート１５及び１６
、Ｎ Ａ、 Ｎ Ｄゲート１７及びＥＸＯＲゲート１８
をほぼ並列に配置し、ＯＲゲート１２及び１５並びにＥ
ＸＯＲゲ’−ト１８の各々の一方の入力端子にＣＰＵＩ
からの出力許可信号０１ａを夫々供給し、ＯＲゲート１
３及び１６の一方入力端子並びにＥＸＯＲゲート１８の
他方の入力端子にＣＰＵ２からの出力許可信号０２ａを
夫々供給し、ＯＲゲート１２及び１５の他方の入力端子
並びにＡＮＤゲート１４及びＮＡＮＤゲート１７の他方
の入力端子にＣＰＵ１からのＣＰＵ異常信号Ｅ１を供給
し、且つＯＲゲート１３及び１６及びＡＮＤゲ゛−ト１
４並びにＮＡＮＤゲート１７の各々の他方の入力端子に
ＣＰＵ２からのＣＰＵ異常異常信号帯２給する。
又ＯＲゲート１２及び１３並びにＡＮＤゲート１４の各
々の出力端子をＡＮＤゲート１９の各入力端子に夫々接
続し このＡＮＤゲート１９の出力端子をＦＦ２０の一
方の入力端子即ちセット端子に接続する。
々の出力端子をＡＮＤゲート１９の各入力端子に夫々接
続し このＡＮＤゲート１９の出力端子をＦＦ２０の一
方の入力端子即ちセット端子に接続する。
更にＯＲゲート１５及び１６並びにＡＮＤゲート１４の
各々の出力端子をＡＮＤデート２１の各入力端子に夫々
接続しこのＡＮＤゲート２１の出力端子をＦＦ２０の他
方の入力端子即ちリセット端子に夫々接続する。
各々の出力端子をＡＮＤデート２１の各入力端子に夫々
接続しこのＡＮＤゲート２１の出力端子をＦＦ２０の他
方の入力端子即ちリセット端子に夫々接続する。
又ＮＡＮＤゲート１７及びＥＸＯＲケ゛−ト１８の出力
端子をＡＮＤゲート２２の両入力端子に夫々接続し、こ
のゲート２２の出力端子をタイマー２３を経てＯＲゲー
ト２４の一方の入力端子に接続すると共にこのゲート２
４の他方の入力端子をＡＮＤデート１４の出力端子に接
続する。
端子をＡＮＤゲート２２の両入力端子に夫々接続し、こ
のゲート２２の出力端子をタイマー２３を経てＯＲゲー
ト２４の一方の入力端子に接続すると共にこのゲート２
４の他方の入力端子をＡＮＤデート１４の出力端子に接
続する。
このＯＲゲート２４の出力端子を切換回路２５を経てＦ
Ｆ２０の両ＯＲケ゛−ト素子に夫々接続する。
Ｆ２０の両ＯＲケ゛−ト素子に夫々接続する。
更にＦＦ２０の出力端子から出力信号１０ａを発生させ
ると共にＯＲゲート２４の出力端子から警報信号１１ａ
を発生させ得るようにする。
ると共にＯＲゲート２４の出力端子から警報信号１１ａ
を発生させ得るようにする。
出力ゲート群Ｇｂ＝Ｇｎの構成も出力テート群Ｇａの構
成と全く同一とし、従ってこれら出カケ゛−ト群Ｇｂ〜
ＧｎはＣＰＵＩ及び２からの出力許可信号０１ｂ〜０１
ｎ並びにＣＰ Ｕ異常信号Ｅ１及び出力許可信号０２ｂ
〜０２ｎ並びにＣＰ Ｕ異常信号Ｅ２を受けて出力信号
１０ｂ〜１０ｎ並びに警報信号１１ｂ〜１１ｎを夫々発
生し得るようにする。
成と全く同一とし、従ってこれら出カケ゛−ト群Ｇｂ〜
ＧｎはＣＰＵＩ及び２からの出力許可信号０１ｂ〜０１
ｎ並びにＣＰ Ｕ異常信号Ｅ１及び出力許可信号０２ｂ
〜０２ｎ並びにＣＰ Ｕ異常信号Ｅ２を受けて出力信号
１０ｂ〜１０ｎ並びに警報信号１１ｂ〜１１ｎを夫々発
生し得るようにする。
斯様に構成した本発明によるシステム制御装置のデュア
ル運転方式の動作を以下説明する。
ル運転方式の動作を以下説明する。
先ずＣＰＵＩ及び２の両方が正常である場合（この場合
、ＣＰＵ異常異常信号及１Ｅ２は共にＬ（低）レベルに
ある）には、その出力許可信号０１ａ及び０２ａは共に
Ｈ（高）レベルにあり、従ってＯＲゲート１２及び１３
の出力信号はＨレベルとなる。
、ＣＰＵ異常異常信号及１Ｅ２は共にＬ（低）レベルに
ある）には、その出力許可信号０１ａ及び０２ａは共に
Ｈ（高）レベルにあり、従ってＯＲゲート１２及び１３
の出力信号はＨレベルとなる。
又この際ＣＰＵ異常信号Ｅ１及びＥ２は共にＬレベルに
あるためＡＮＤゲ゛−ト１４の出力信号はＬレベルとな
る。
あるためＡＮＤゲ゛−ト１４の出力信号はＬレベルとな
る。
斯る状態においてはＡＮＤゲート１９の出力信号がＨレ
ベルとなりＦＦ２０を出力ＯＮ状態にセットし、これに
より出力信号１０ａをＬレベルにする。
ベルとなりＦＦ２０を出力ＯＮ状態にセットし、これに
より出力信号１０ａをＬレベルにする。
又ＣＰＵ１及び２の出力許可信号０１ａ及び０２ａが共
にＬレベルの場合にはＯＲゲート１２及び１３の出力信
号はＬレベルとなり、従ってＡＮＤゲート１９の出力信
号はＬレベルに変換する。
にＬレベルの場合にはＯＲゲート１２及び１３の出力信
号はＬレベルとなり、従ってＡＮＤゲート１９の出力信
号はＬレベルに変換する。
しかしこの場合には逆にＯＲゲート１５及び１６の出力
信号がＨレベルとなり、従ってＡＮＤゲート２１の出力
信号がＨレベルとなり、これによりＦＦ２０を出力ＯＦ
Ｆ状態にリセットしその結果出力信号１０ａをＬレベル
にする。
信号がＨレベルとなり、従ってＡＮＤゲート２１の出力
信号がＨレベルとなり、これによりＦＦ２０を出力ＯＦ
Ｆ状態にリセットしその結果出力信号１０ａをＬレベル
にする。
更に、ＣＵＰｌ及び２の伺れかがダウンした場合、例え
ばＣＰＵ１がダウンした場合・には、そのＣＰＵ異常異
常信号及１レベルとなるものとする。
ばＣＰＵ１がダウンした場合・には、そのＣＰＵ異常異
常信号及１レベルとなるものとする。
この場合にはＣＰＵ１の出力許可信号０１ａがＨレベル
及びＬレベルの如何にかかわらずＯＲゲート１２及び１
５の出力信号はＨレベルとなる。
及びＬレベルの如何にかかわらずＯＲゲート１２及び１
５の出力信号はＨレベルとなる。
この際ＣＰＵ２の出力許可信号０２ａがＨレベルであれ
ばＡＮＤゲ゛−１１９の出力信号はＨレベルとなり、従
ってＦＦ２０を出力ＯＮ状態にセットし、これにより出
力信号１０ａをＬレベルにする。
ばＡＮＤゲ゛−１１９の出力信号はＨレベルとなり、従
ってＦＦ２０を出力ＯＮ状態にセットし、これにより出
力信号１０ａをＬレベルにする。
又逆にＣＰ Ｕ ２の出力許可信号０２ａがＬレベルで
あればＡＮＤゲ゛−１２１の出力信号がＨレベルとなり
、従ってＦＦ２０を出力ＯＦＦ状態にリセットし これ
により出力信号１０ａをＬレベルにする。
あればＡＮＤゲ゛−１２１の出力信号がＨレベルとなり
、従ってＦＦ２０を出力ＯＦＦ状態にリセットし これ
により出力信号１０ａをＬレベルにする。
即ち一方のシステムのＣＰ Ｕがダウンしても他方の正
常なシステムのＣＰＵによる運転にオンラインで容易に
切換えることができる。
常なシステムのＣＰＵによる運転にオンラインで容易に
切換えることができる。
又ＣＰＵ１及び２の両方が同時にダウンした場合には自
己診断手段からのＣＰＵ異常異常信号及１Ｅ２が共にＨ
レベルとなりこれによりＡＮＤゲート１４の出力信号を
Ｈレベルに変化させるようになる。
己診断手段からのＣＰＵ異常異常信号及１Ｅ２が共にＨ
レベルとなりこれによりＡＮＤゲート１４の出力信号を
Ｈレベルに変化させるようになる。
この際ＡＮＤゲート１９及び２１は、ＡＮＤゲ゛−ト１
４の出力信号がＨレベルにあるため、他の入力状態の如
何にかかわらず、その出力信号がＬレベルとなり従って
ＦＦ２０に対して能動動作を行わない。
４の出力信号がＨレベルにあるため、他の入力状態の如
何にかかわらず、その出力信号がＬレベルとなり従って
ＦＦ２０に対して能動動作を行わない。
しかしこの場合にはＯＲゲート２４の出力信号がＨレベ
ルとなり従って切換回路２５によってＦＦ２０を出力Ｏ
Ｎ状態及び出力ＯＦＦ状態の倒れかにセットする。
ルとなり従って切換回路２５によってＦＦ２０を出力Ｏ
Ｎ状態及び出力ＯＦＦ状態の倒れかにセットする。
斯様に切換回路２５は制御装置を適用しているシステム
がフェイルセーフとなる例、即ち出力ＯＮ及びＯＦＦの
何れかの状態にＦＦ２０を強制的にセットする回路であ
る。
がフェイルセーフとなる例、即ち出力ＯＮ及びＯＦＦの
何れかの状態にＦＦ２０を強制的にセットする回路であ
る。
斯る切換回路２５はスイッチ又はジャンパー線等の簡単
な部品を用いて容易に設定し得るものとする。
な部品を用いて容易に設定し得るものとする。
更にＣＰＵ以外の装置に異常が発生してＣＰＵ１及び２
の出力許可信号０１ａ及び０２ａが不一致となる場合に
はＡＮＤゲート１９及び２１の各出力信号はＬレベルと
なり、従ってＦＦ２０に対し能動動作を行わすＦＦ２０
は不一致となる前の状態を記憶し、これにより出力信号
１０ａは状態を変化しない。
の出力許可信号０１ａ及び０２ａが不一致となる場合に
はＡＮＤゲート１９及び２１の各出力信号はＬレベルと
なり、従ってＦＦ２０に対し能動動作を行わすＦＦ２０
は不一致となる前の状態を記憶し、これにより出力信号
１０ａは状態を変化しない。
又ＥＸＯＲゲート１８の出力信号がＨレベルとなった後
所定時間経過しても両システムの出力信号が一致しない
場合には上述した両方のＣＰＵが共にダウンした場合と
同様に切換回路２５によって適用しているシステムがフ
ェイルセーフ側にＦＦ２０を強制的にセットし得るよう
にする。
所定時間経過しても両システムの出力信号が一致しない
場合には上述した両方のＣＰＵが共にダウンした場合と
同様に切換回路２５によって適用しているシステムがフ
ェイルセーフ側にＦＦ２０を強制的にセットし得るよう
にする。
上述した実施例においてはＣＰＵの自己診断手段からの
ＣＰＵ異常信号による一方のシステム運転への移行につ
いて説明したが、本発明はこれに限定されるものではな
く例えばこのＣＰＵ異常信号にＯＲゲートを経て手動に
よる切離し信号又は電源の異常等の信号を加えることに
よっても同様の効果を呈し得ることは勿論である。
ＣＰＵ異常信号による一方のシステム運転への移行につ
いて説明したが、本発明はこれに限定されるものではな
く例えばこのＣＰＵ異常信号にＯＲゲートを経て手動に
よる切離し信号又は電源の異常等の信号を加えることに
よっても同様の効果を呈し得ることは勿論である。
上述したように本発明によればシステムの制御装置のデ
ュアル運転中一方のＣＰＵがダウンしても他方のＣ’Ｐ
Ｕによる片系列運転をオンラインで移行することができ
、従って稼動率を著しく向上せしめ得ると共に、両シス
テムのＣＰＵがダウンしたり、又両システムの出力が所
定時間経過後も不一致である場合にシステムのフェイル
セーフ側に出力を反転させ得る機能を併せて備えている
ため、高い信頼性を要求されるシステムに極めて好適で
ある。
ュアル運転中一方のＣＰＵがダウンしても他方のＣ’Ｐ
Ｕによる片系列運転をオンラインで移行することができ
、従って稼動率を著しく向上せしめ得ると共に、両シス
テムのＣＰＵがダウンしたり、又両システムの出力が所
定時間経過後も不一致である場合にシステムのフェイル
セーフ側に出力を反転させ得る機能を併せて備えている
ため、高い信頼性を要求されるシステムに極めて好適で
ある。
第１図は従来のシステム制御装置のデュアル運転方式の
構成を示す線図、第２図は本発明によるシステム制御装
置のデュアル運転方式の構成を示す線図である。 １．２・・・・・・中央演算処理装置（ＣＰＵ）、３゜
４・・・・・・出力インタフェイス装置、５・・・・・
・ＡＮＤゲート、 ６・・・・・・ＮＡＮＤゲ゛−ト、
７・・・・・・ＥＸＯＲゲート、８・・・・・・フリ
ップフロップ（ＦＦ）、９・・・・・・タイマー、１０
ａ〜１０ｎ・・・・・・出力信号、１１ａ〜１１ｎ・・
・・・・警報信号、０１ａ〜０１ｎ・・・・・・出力許
可信号、Ｇａ＝Ｇｎ・・・・・・出力ゲート群、１２゜
１３．１５，１６，２４・・・・・・ＯＲゲート、 １
４ 。 １９．２１．２４・・・・・・ＡＮＤゲート １７・・
・・・・ＮＡＮＤゲート、 １８・・・・・・ＥＸＯＲ
ゲート、 ２０・・・・・・フリップフロップ（ＦＦ）
、２３・・・・・・タイマー２５・・・・・・切換回路
。
構成を示す線図、第２図は本発明によるシステム制御装
置のデュアル運転方式の構成を示す線図である。 １．２・・・・・・中央演算処理装置（ＣＰＵ）、３゜
４・・・・・・出力インタフェイス装置、５・・・・・
・ＡＮＤゲート、 ６・・・・・・ＮＡＮＤゲ゛−ト、
７・・・・・・ＥＸＯＲゲート、８・・・・・・フリ
ップフロップ（ＦＦ）、９・・・・・・タイマー、１０
ａ〜１０ｎ・・・・・・出力信号、１１ａ〜１１ｎ・・
・・・・警報信号、０１ａ〜０１ｎ・・・・・・出力許
可信号、Ｇａ＝Ｇｎ・・・・・・出力ゲート群、１２゜
１３．１５，１６，２４・・・・・・ＯＲゲート、 １
４ 。 １９．２１．２４・・・・・・ＡＮＤゲート １７・・
・・・・ＮＡＮＤゲート、 １８・・・・・・ＥＸＯＲ
ゲート、 ２０・・・・・・フリップフロップ（ＦＦ）
、２３・・・・・・タイマー２５・・・・・・切換回路
。
Claims (1)
- １ 自己診断手段を有する中央演算装置を備えるシステ
ム制御装置のデュアル運転方式において、各中央演算処
理装置の自己診断手段から該中央演算処理装置の異常を
表わす出力信号が発生していない際に両中央演算処理装
置の出カ一致により出力指令信号を発生する手段と、中
央演算処理装置の異常を表わす出力信号が一方の自己診
断手段から発生している際に該異常を表わす出力信号が
発生していない側のシステム制御装置の出力を出力指令
信号として発生する手段と、両自己診断手段から中央演
算処理装置の異常を表わす出力信号が発生しておらず、
しかも両中央演算処理装置の出力が一致していない際は
、不一致となる直前の出力を維持する手段と、所定時間
経過後も両中央演算処理装置の出力が一致していない際
又は中央演算処理装置の異常を表わす出力信号が両自己
診断手段から発生している際は両システム制御装置を停
止せしめる出力指令信号を発生する手段とを備えること
を特徴とするシステム制御装置のデュアル運転方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53080345A JPS5841536B2 (ja) | 1978-06-30 | 1978-06-30 | システム制御装置のデユアル運転方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53080345A JPS5841536B2 (ja) | 1978-06-30 | 1978-06-30 | システム制御装置のデユアル運転方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS559229A JPS559229A (en) | 1980-01-23 |
| JPS5841536B2 true JPS5841536B2 (ja) | 1983-09-13 |
Family
ID=13715658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53080345A Expired JPS5841536B2 (ja) | 1978-06-30 | 1978-06-30 | システム制御装置のデユアル運転方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841536B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166602A (en) * | 1981-04-08 | 1982-10-14 | Toshiba Corp | Duplex system of controller |
| JPS59134000A (ja) * | 1983-01-24 | 1984-08-01 | Aida Eng Ltd | プレスの安全運転回路 |
| JPS63118602U (ja) * | 1987-01-26 | 1988-08-01 |
-
1978
- 1978-06-30 JP JP53080345A patent/JPS5841536B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS559229A (en) | 1980-01-23 |
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