JPS5840924U - 音声ミユ−テイング回路 - Google Patents

音声ミユ−テイング回路

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Publication number
JPS5840924U
JPS5840924U JP13419381U JP13419381U JPS5840924U JP S5840924 U JPS5840924 U JP S5840924U JP 13419381 U JP13419381 U JP 13419381U JP 13419381 U JP13419381 U JP 13419381U JP S5840924 U JPS5840924 U JP S5840924U
Authority
JP
Japan
Prior art keywords
muting circuit
audio muting
main electrodes
semiconductor element
semiconductor
Prior art date
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Pending
Application number
JP13419381U
Other languages
English (en)
Inventor
真一 北村
Original Assignee
株式会社東芝
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Publication date
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Pending legal-status Critical Current

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  • Picture Signal Circuits (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Noise Elimination (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は正極性パルスで音声消去する従来回路を示す回
路図、第２図は負極性パルスで音声消去する従来回路を
示す回路図、第３図はＳＳＳの構造を示す図、第４図は
ＳＳＳの電圧−電流特性を示す特性図、第５図は四層ダ
イオードの構造を示す図、第６図は四層ダイオードの電
圧−電流特性を示す特性図、第７図はダイアタックの構
造を示す図、第８図はダイアックの電圧−電流特性を示
す特性図、第９図はトライアックの構造を示す図、第１
０図はトライアックの電圧−電流特性を示す特性図、第
１１図は本考案の実施例を示す回路図、第１２図は正極
性のパルスが入力した場合の本考案の動作波形図、第１
３図は負極性のパルスが入力した場合の本考案の動作波
形図である。 ２８．３４・・・コンデンサ、２９．３２．３３゜３５
・・・抵抗、３０・・・２端子サイリスタ、３１・・・
３端子サイリスク、３６・・・トランジスタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 正極性及び負極性パルスを通過可能な負性抵抗領域を有
    する半導体素子を設け、この半導体素子の主電極の一方
    を基準電圧端子間に介装された３端子半導体の制御電極
    に接続し、この３端子半導体の主電極の一方に時定数回
    路を負荷して構成したことを特徴とする音声ミューティ
    ング回路。
JP13419381U 1981-09-11 1981-09-11 音声ミユ−テイング回路 Pending JPS5840924U (ja)

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