JPS5840854A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5840854A JPS5840854A JP57137228A JP13722882A JPS5840854A JP S5840854 A JPS5840854 A JP S5840854A JP 57137228 A JP57137228 A JP 57137228A JP 13722882 A JP13722882 A JP 13722882A JP S5840854 A JPS5840854 A JP S5840854A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
Landscapes
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｉ”Ｌ素子の構造に関し、詳しくはＩ２Ｌを
製作する場合に必要なｈＦＥの製作プロセスマージンを
拡げるためのＩ２Ｌ素子の構造に関するものである。
製作する場合に必要なｈＦＥの製作プロセスマージンを
拡げるためのＩ２Ｌ素子の構造に関するものである。
従来のＩ”Ｌに関する報告は、Ｉ２Ｌ素子の高性能化に
主眼をおくものが多（、Ｉ”ＬＬＳＩを製作する場合の
製作プロセス条件の許容バラツキ幅（以下これをプロセ
スマージンと呼ぶ）を拡げるための構造の検討はほとん
どされていない。しかし一般にＩ”Ｌを製作する場合プ
ロセスマージンが小さいことが知られており、とりわけ
ＮＰＮ ）ランジスタのｈｒｇの値で表わすことのでき
るＩ”Ｌの逆ＮＰＮ ）ランジスタのベース幅のプロセ
スマージンが小さいという欠点があった。これは周知の
とと（Ｉ２Ｌが縦形の逆ＮＰＮ ）ランジスタを用いて
おり、その直流電流利得βｉが本質的に小さいため、こ
れを確保するためベース幅をおよそ１μ未満の小さい値
に制御する必要があるためである。
主眼をおくものが多（、Ｉ”ＬＬＳＩを製作する場合の
製作プロセス条件の許容バラツキ幅（以下これをプロセ
スマージンと呼ぶ）を拡げるための構造の検討はほとん
どされていない。しかし一般にＩ”Ｌを製作する場合プ
ロセスマージンが小さいことが知られており、とりわけ
ＮＰＮ ）ランジスタのｈｒｇの値で表わすことのでき
るＩ”Ｌの逆ＮＰＮ ）ランジスタのベース幅のプロセ
スマージンが小さいという欠点があった。これは周知の
とと（Ｉ２Ｌが縦形の逆ＮＰＮ ）ランジスタを用いて
おり、その直流電流利得βｉが本質的に小さいため、こ
れを確保するためベース幅をおよそ１μ未満の小さい値
に制御する必要があるためである。
これは対応する下向きの電流利得ｈＦＥをおよそ２００
以上の太夫い値に制御する必要があることに対応する。
以上の太夫い値に制御する必要があることに対応する。
また、高耐圧ＮＰＮトランジスタと共存するＩ２Ｌでは
さらにこのマージンが狭くなる。
さらにこのマージンが狭くなる。
本発明は、以上の欠点を除去するため、■２Ｌ回路の論
理動作に及ぼすインジェクタの効果に検討を加えた結果
、インジェクタのＰＮＰ トランジスタのＮ形ベース領
域に障外物を設けることにより、■Ｒ（インジェクタ電
位がＯＶで逆ＮＰＩＩランジスタのベース電位がＶＢ閏
のとき、逆ＮＰＮ トランジスタのベースからの注入電
流）を減少させ、Ｉ”Ｌ回路が動作するに必要な逆ＮＰ
Ｎトランジスタの電流利得βｉの下限値を引き下げるこ
とを特徴とするものである。
理動作に及ぼすインジェクタの効果に検討を加えた結果
、インジェクタのＰＮＰ トランジスタのＮ形ベース領
域に障外物を設けることにより、■Ｒ（インジェクタ電
位がＯＶで逆ＮＰＩＩランジスタのベース電位がＶＢ閏
のとき、逆ＮＰＮ トランジスタのベースからの注入電
流）を減少させ、Ｉ”Ｌ回路が動作するに必要な逆ＮＰ
Ｎトランジスタの電流利得βｉの下限値を引き下げるこ
とを特徴とするものである。
本発明では、Ｉ２Ｌを高耐圧リニア回路を共存させるた
め、１０ｃｍ〜５０ｃｍないしそれ以上の比抵抗を有す
る半導体基体（例えばＮ形半導体層）に作られるＩ”Ｌ
素子のｈＦＥのプロセスマージンを拡大することを主な
目的とし、Ｉ”ＬのＰＮＰ ）ランジスタのベース（Ｎ
形層）に浅いＭ拡散層やｖ溝等からなる障害物を設け、
等価的にＰＮＰ トランジスタのエミ、り面積Ａ２を小
さくしてＩＲを減少させる構造を提供するものである。
め、１０ｃｍ〜５０ｃｍないしそれ以上の比抵抗を有す
る半導体基体（例えばＮ形半導体層）に作られるＩ”Ｌ
素子のｈＦＥのプロセスマージンを拡大することを主な
目的とし、Ｉ”ＬのＰＮＰ ）ランジスタのベース（Ｎ
形層）に浅いＭ拡散層やｖ溝等からなる障害物を設け、
等価的にＰＮＰ トランジスタのエミ、り面積Ａ２を小
さくしてＩＲを減少させる構造を提供するものである。
インジェクタと逆ＮＰＮ ）ランジスタのＰ形ベース層
の間に障害物を設けるということは、インジェクタの効
率を上げるためにインジェクタとＰ形ベース層間の間隔
Ｗを小さくシ、ＡＥを大きくしてきた従来の逆の方向で
あるが、Ｎ形層の不純物濃＃ＮＮを小さくする場合には
、それに対応してＡＥを人為的に小さくすることが有効
であることにもとづくものであり、これによりプロセス
マージンが大幅に拡大できる効果を有するものであ、る
。
の間に障害物を設けるということは、インジェクタの効
率を上げるためにインジェクタとＰ形ベース層間の間隔
Ｗを小さくシ、ＡＥを大きくしてきた従来の逆の方向で
あるが、Ｎ形層の不純物濃＃ＮＮを小さくする場合には
、それに対応してＡＥを人為的に小さくすることが有効
であることにもとづくものであり、これによりプロセス
マージンが大幅に拡大できる効果を有するものであ、る
。
また、Ａ８を小さくすることで、インジェクタ効率が低
下する。
下する。
しかし、たとえば比抵抗１０ｃｍのＮ形層を用いて本発
明の構造を作った場合、インジェクタ効率αアは約０．
５である。これは０．２〜０．５ΩｃｍのＮ形層で従来
構造Ｉ２Ｌを作る場合とほぼ同等であり問題にならない
。
明の構造を作った場合、インジェクタ効率αアは約０．
５である。これは０．２〜０．５ΩｃｍのＮ形層で従来
構造Ｉ２Ｌを作る場合とほぼ同等であり問題にならない
。
以下実施例について説明する。
〔実施例１〕
第１図は、第１の実施例の構造略図である。
（ａ）は平面図で、Ｉ”Ｌゲートが数個レイアトされた
例を示すものである。簡略化のためアルミ配線の図示は
省略し、各フンタクト穴上にアミル電極８を設けた形で
示しである。
例を示すものである。簡略化のためアルミ配線の図示は
省略し、各フンタクト穴上にアミル電極８を設けた形で
示しである。
（ｂ）はＸ−ガ断面を示す断面図である。ここに示すよ
うにインジェクタ４１と逆ＮＰＮトランジスタのベース
Ｐ形層４２の間に障害物として浅いＮ中層５０１が拡散
されている。これは、工２ＬのＮ＋カラー５２や逆ＮＰ
Ｎトランジスタのコレクタ５１と同一のＮ＋層として形
成した。又、５０１は４２．４１と接触又は重なっても
良い。
うにインジェクタ４１と逆ＮＰＮトランジスタのベース
Ｐ形層４２の間に障害物として浅いＮ中層５０１が拡散
されている。これは、工２ＬのＮ＋カラー５２や逆ＮＰ
Ｎトランジスタのコレクタ５１と同一のＮ＋層として形
成した。又、５０１は４２．４１と接触又は重なっても
良い。
Ｎ形＋＠ａの比抵抗１．５Ωｃｍ、厚さ５μの場合に、
本構造のＩ”Ｌで作ったＴ形フリップフロップによる分
周器が動作するためのＩ２Ｌの下向き電流利得ｈＦＥは
実用的に１５０以上が必要であった。一方、同様のウェ
ハ上に形成された、Ｎ＋層５０１の無い構造の従来構造
Ｉ２Ｌではｈｒｇは２２０以上必要であった。したがっ
てｈＦｇの下限を２２０から１５０に引き下げることが
できた。また４１と４２の間に蓄積される正孔が減少し
た結果 ＦＬの速度が高速化された。
本構造のＩ”Ｌで作ったＴ形フリップフロップによる分
周器が動作するためのＩ２Ｌの下向き電流利得ｈＦＥは
実用的に１５０以上が必要であった。一方、同様のウェ
ハ上に形成された、Ｎ＋層５０１の無い構造の従来構造
Ｉ２Ｌではｈｒｇは２２０以上必要であった。したがっ
てｈＦｇの下限を２２０から１５０に引き下げることが
できた。また４１と４２の間に蓄積される正孔が減少し
た結果 ＦＬの速度が高速化された。
〔実施例２〕
第２図は第２の実施例の断面構造略図である。
これはインジェクタ４１とＰ形１ｉ１４２の間に形成す
るＮ＋層５０２を、実施例１の５０１よりもインジェク
タ側に寄せて配置するものである。本構造により、イン
ジェクタ４１からＰ形層４２に向かって等価的にＮ形層
に濃度勾配がつけられる。
るＮ＋層５０２を、実施例１の５０１よりもインジェク
タ側に寄せて配置するものである。本構造により、イン
ジェクタ４１からＰ形層４２に向かって等価的にＮ形層
に濃度勾配がつけられる。
このため前記電流ＩＲを減少させながら、インジェクタ
の注入効率の低下を少なくすることができるＯ 〔実施例３〕 第３図は第３の実施例の断面構造略図である。
の注入効率の低下を少なくすることができるＯ 〔実施例３〕 第３図は第３の実施例の断面構造略図である。
これは前記の実施例のＮ＋層５０１．５０２のかわりに
Ｖｍ６０１を形成することにより障害物を形成するもの
である。本構造で、実施例１と同様の効果が得られた。
Ｖｍ６０１を形成することにより障害物を形成するもの
である。本構造で、実施例１と同様の効果が得られた。
また、ｖ溝に限らず任意の障害物が利用でき、酸化物分
離技術（ＬＯＣ’０８．アイソプレーナ等）を用いると
きに、同時に酸化領竣を障害物の箇所に形成してもよい
。
離技術（ＬＯＣ’０８．アイソプレーナ等）を用いると
きに、同時に酸化領竣を障害物の箇所に形成してもよい
。
〔実施例４〕
第４図は第４の実施例の構造断面略図である。
これは、Ｉ２Ｌ素子２０００と共存するＮＰＮ トラン
ジスタ１０００の耐圧を上げるため、Ｎ形層３の比抵抗
を１．４Ωｃｍ、厚さを９μｍとし、Ｉ”Ｌ素子の下側
にリンによる第２の埋込層２２を設けたリン埋込ＦＬを
示しである。このリン埋込Ｉ２Ｌに本発明の構造を適用
し、Ｉ２Ｌの動作条件から決まるり、８の下限値を、従
来構造Ｉ２Ｌの場合の１７０から、１００に低減するこ
とができた。
ジスタ１０００の耐圧を上げるため、Ｎ形層３の比抵抗
を１．４Ωｃｍ、厚さを９μｍとし、Ｉ”Ｌ素子の下側
にリンによる第２の埋込層２２を設けたリン埋込ＦＬを
示しである。このリン埋込Ｉ２Ｌに本発明の構造を適用
し、Ｉ２Ｌの動作条件から決まるり、８の下限値を、従
来構造Ｉ２Ｌの場合の１７０から、１００に低減するこ
とができた。
〔実施例５〕
第５図は第５の実施例の構造の断面略図である。
これは、ＮＰＮ）ランジスタ１０００の耐圧をさらに上
げるため、Ｎ形層を１回目のＮ形層３１と２回目のＮ形
層３２の２回に分けて形成し、Ｎ＋埋込轡も２０１．２
０２の２回に分けて形成する２重エピタキシャル構造Ｉ
”Ｌについて示しである。Ｎ形層３１．３２の比抵抗は
ともに、約４Ωｃｍ、厚さは合計的１５μｍである。こ
の２重エピタキシャル構造Ｉ”Ｌに本発明の構造を適用
し、実施例１と同様の効果を得た。
げるため、Ｎ形層を１回目のＮ形層３１と２回目のＮ形
層３２の２回に分けて形成し、Ｎ＋埋込轡も２０１．２
０２の２回に分けて形成する２重エピタキシャル構造Ｉ
”Ｌについて示しである。Ｎ形層３１．３２の比抵抗は
ともに、約４Ωｃｍ、厚さは合計的１５μｍである。こ
の２重エピタキシャル構造Ｉ”Ｌに本発明の構造を適用
し、実施例１と同様の効果を得た。
なお、以上の第４図、第５図の実施例では、実施例２で
示した形式のＮ＋層５０２を障害物として用いたが、実
施例１で示した５０１や、実施例３で示したＶ溝６０１
を用いても全く同様であることは言うまでもない。
示した形式のＮ＋層５０２を障害物として用いたが、実
施例１で示した５０１や、実施例３で示したＶ溝６０１
を用いても全く同様であることは言うまでもない。
以上詳細に述べたように、本発明はＩ”Ｌの製作プロセ
スマージンを拡大し、インジェクタ付近の蓄積キャリア
を減少させてＩ”Ｌを高速化できるなど多大の効果を有
するものであり、工業上の利益は大きい。
スマージンを拡大し、インジェクタ付近の蓄積キャリア
を減少させてＩ”Ｌを高速化できるなど多大の効果を有
するものであり、工業上の利益は大きい。
第１図、第２図、第３図、第４図、第５図は本発明の実
施例の素子構造断面図である。 １・・・Ｐ−（シリコン）基板、２・・・Ｎ＋埋込層ま
たはＮ＋（シリコン）基板、２１・・・第１のＮ＋埋込
層（アンチモン、ヒ素などの拡散係数の小ざい不純物）
、２２・・・社２のＮ＋埋込＃（リンなどの拡散係数の
大きい不純物）、２０１・・・１回目のＮ＋埋込層、２
０２・・・２回目のＮ＋埋込層、３・・・Ｎ形（シリコ
ンエピタキシアル）層、３１・・・１回目のＮ形（シリ
コンエピタキシアル）層、３２・・・２回目のＮ形（シ
リコンエピタキシアル）層、３１１・・・Ｐ＋分離領域
、４１・・・Ｉ２ＬのインジェクタとなるＰ形層、４２
・・・Ｉ”Ｌの逆ＮＰＮ）ランジスタのベースとなるＰ
形層、４３・・・Ｎ、ＰＮ）ランジスタのベースとなる
Ｐ形層、ｓ １０． Ｉ２Ｌの逆ＮＰＮトランジスタの
コレクタとなるＮ＋層、５２・・・Ｉ”Ｌのカラーとな
るＮ＋層、５３・・・ＮＰＮ）ランジスタのエミッタと
なるＮ＋層、５４・・・ＮＰＮ トランジスタのコレク
タ電極とり出し用のＮ＋層、５０１・・・Ｉ２ＬのＰＮ
Ｐ ｌ−ランジスタのベース中に看かれた障害物となる
Ｎ＋層、５０２・・・Ｉ２ＬのＰＮＰ）ランジスタのベ
ース中のインジェクタ寄りにおかれた障害物となるＮ＋
層、６０１・・・工２ＬのＰＮＰ）ランジスタのベース
中の障害物となるｖ溝、７・・・Ｓｉｎ、層、８・・・
アルミニウム電極、１０００・・・Ｎ Ｐ Ｎ ）ラン
ジスタ、２０００ 、Ｉ２Ｌ素子。 代理人 弁理士 薄田利幸 蓄 １ 厘 Ｃα） 冨 ２ 訂 ！ 第Ｊ［ 第４ 肩 ７５ ゴ 第１頁の続き ■発 明 者 金子憲二 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 岡田豊 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
施例の素子構造断面図である。 １・・・Ｐ−（シリコン）基板、２・・・Ｎ＋埋込層ま
たはＮ＋（シリコン）基板、２１・・・第１のＮ＋埋込
層（アンチモン、ヒ素などの拡散係数の小ざい不純物）
、２２・・・社２のＮ＋埋込＃（リンなどの拡散係数の
大きい不純物）、２０１・・・１回目のＮ＋埋込層、２
０２・・・２回目のＮ＋埋込層、３・・・Ｎ形（シリコ
ンエピタキシアル）層、３１・・・１回目のＮ形（シリ
コンエピタキシアル）層、３２・・・２回目のＮ形（シ
リコンエピタキシアル）層、３１１・・・Ｐ＋分離領域
、４１・・・Ｉ２ＬのインジェクタとなるＰ形層、４２
・・・Ｉ”Ｌの逆ＮＰＮ）ランジスタのベースとなるＰ
形層、４３・・・Ｎ、ＰＮ）ランジスタのベースとなる
Ｐ形層、ｓ １０． Ｉ２Ｌの逆ＮＰＮトランジスタの
コレクタとなるＮ＋層、５２・・・Ｉ”Ｌのカラーとな
るＮ＋層、５３・・・ＮＰＮ）ランジスタのエミッタと
なるＮ＋層、５４・・・ＮＰＮ トランジスタのコレク
タ電極とり出し用のＮ＋層、５０１・・・Ｉ２ＬのＰＮ
Ｐ ｌ−ランジスタのベース中に看かれた障害物となる
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ース中のインジェクタ寄りにおかれた障害物となるＮ＋
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中の障害物となるｖ溝、７・・・Ｓｉｎ、層、８・・・
アルミニウム電極、１０００・・・Ｎ Ｐ Ｎ ）ラン
ジスタ、２０００ 、Ｉ２Ｌ素子。 代理人 弁理士 薄田利幸 蓄 １ 厘 Ｃα） 冨 ２ 訂 ！ 第Ｊ［ 第４ 肩 ７５ ゴ 第１頁の続き ■発 明 者 金子憲二 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 岡田豊 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (1)
- １．Ｎ形半導体基体の一表面領域に設けられた集積注入
論理回路素子（Ｉ２Ｌ素子）の横形ＰＮＰトランジスタ
のベース領域に、正孔に対する障壁を設けてなることを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137228A JPS5840854A (ja) | 1982-08-09 | 1982-08-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137228A JPS5840854A (ja) | 1982-08-09 | 1982-08-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840854A true JPS5840854A (ja) | 1983-03-09 |
| JPH0414508B2 JPH0414508B2 (ja) | 1992-03-13 |
Family
ID=15193771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57137228A Granted JPS5840854A (ja) | 1982-08-09 | 1982-08-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840854A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517884A (ja) * | 1974-07-09 | 1976-01-22 | Tokyo Shibaura Electric Co | |
| JPS5160177A (en) * | 1974-09-03 | 1976-05-25 | Western Electric Co | Handotaisochi oyobi sonoseizohoho |
| JPS5235987A (en) * | 1975-09-16 | 1977-03-18 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS52147087A (en) * | 1976-06-01 | 1977-12-07 | Mitsubishi Electric Corp | Semiconductor light emitting display device |
-
1982
- 1982-08-09 JP JP57137228A patent/JPS5840854A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517884A (ja) * | 1974-07-09 | 1976-01-22 | Tokyo Shibaura Electric Co | |
| JPS5160177A (en) * | 1974-09-03 | 1976-05-25 | Western Electric Co | Handotaisochi oyobi sonoseizohoho |
| JPS5235987A (en) * | 1975-09-16 | 1977-03-18 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS52147087A (en) * | 1976-06-01 | 1977-12-07 | Mitsubishi Electric Corp | Semiconductor light emitting display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414508B2 (ja) | 1992-03-13 |
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