JPS5839371Y2 - 情報表示装置 - Google Patents

Description

【考案の詳細な説明】 本考案は情報表示装置に係り、特に比較的はやい速度で
変動する情報をディジクル表示するに好適な情報表示装
置に関する。

近年に於けるブご゛イジクル技術の進歩には著るしいも
のがあり特に情報表示の分野に於けるディジタル表示は
広く普及しつつある。

この様な考え方は写真撮影に於ける露出決定要素の表示
にも拡大されており、カメラに於ける撮影情報の表示等
で一部実用化されている。

しかし、カメラ等に於ける撮影情報は、主として測光量
を基に、種々の撮影データの演算を行って後、表示され
るものである為、被写体輝度等の測光情報に変動が生ず
ると、当然に表示情報に変動を生ずる。

この様な場合、アナログ的に指針で情報を読み取るシス
テムであれば、目で指針を追う事はそれ程困難な事では
無く、又機械的に急激な変動に対しての追従性が良好で
無い為、指針が激しく振れて読み取り不可能という事態
になるおそれもなく、特に問題とはならなかったが、変
動する情報をディジクル表示する場合、ディジタル表示
値の急激な変更は人間の目にはチラッキとして感知され
るのみで、その正確な値を読み取る事は極めて困難であ
る。

特に８字型のセブン・セグメントの表示器の場合は、表
示が高速で変更される場合、表示されている数字と実際
に視覚的に見える数字が全く異なる文字となったりして
、誤読を生ずる虞れが十分にある。

この事は、測光回路に用いられる受光素子に比較的応答
速度の遅いＣｄＳ受光素子を適用した場合よりも、比較
的応答速度の速いシリコンフォトセルを適用した場合に
大きな問題となるもので、電源周波数に依って変動する
電灯光の明るさの変化にも追従する為、人間の目では捕
える事の出来ない程の速度でディジタル表示が変化する
事となリ、従って適切な解決策が必要とされる。

この問題を解決する方法として表示情報を所定の周期ご
とに表示用レジスターに入力し、レジスターの内容の更
新を上記周期ごとになし、デジタル表示値の急速の変化
を防止する方法が考えられる。

しかしながら、該方法によると、上記周期内においては
表示情報が急激な変化をした場合においても、直ちにこ
れを表示し得ない欠点がある。

本考案は、この点に鑑みなされたもので、撮影情報を表
示用レジスターに入力し、これらデジタル表示する表示
装置において、前記レジスターの内容に対し撮影情報が
所定の許容値を越えて変化した時に、表示用レジスター
の内容を更新することにより上述の欠点を解決せんとす
るものである。

更に詳細には、変動する情報に対して、ディジタル表示
はある一定周期毎にサンプリングして表示せしめ、更に
表示されている値から予め定められた一定の値以上の変
動が発生した場合は、前の一定周期とは無関係に表示を
変更する如く構成する事に依り、人間の目で十分に追従
なし得る程度に、変動する情報をディジタル表示なし得
る新規の情報表示装置を提供するものである。

以下、図面に従って本考案を更に詳細に説明する。

第１図は本考案の一実施例に係る情報表示装置を適用す
る回路構成図で、ＲＥＧＩはＣＰ端子からのロック・パ
ルスφ。

の立下がりに同期して、データ入力端子ＤＡＴＡからの
４ビツトのディジタル情報をパラに読み込む第１のレジ
スタで該レジスターは前記パルスの周期ごとにデジタル
値を形成するデーター回路を構成している。

前記入力端子ＤＡＴＡには例えば測光出力を前記パルス
φ。

の周期ごとにＡＤ変換するＡＤ変換器が接続され前記周
期ごとにレジスターの内容は更新される。

ＲＥＧ２はＣＰ端子入力の立下がりに同期して、前記第
１のレジスタＲＥＧＩの内容をパラに読み込むメモリー
回路としての第２のレジスタ、ＤＥＣは前記第２のレジ
スタＲＥＧ２の出力を表示の為にデコードするデコーダ
、ＤＩＳは前記デコーダー出力に従って、前記第２のレ
ジスタＲＥＧ２に収納されるデジタル情報をデジタル表
示する表示装置、Ｄｒｅｆは表示に変更を要しない情報
の許容変動値として予め設定された４ビツトのディジク
ル定数の入力端子、ＡＤＤは前記第２のレジスタＲＥＧ
２の内容に前記ディジタル定数を加算してその結果を端
子Ｓから出力する全加算器、５ＵＢＩは前記第２のレジ
スタＲＥＧ２の内容から前記ディジタル定数を減算して
その結果を端子Ｇから出力する全減算器、ＲＵＢ２は前
記全加算器ＡＤＤのＳ端子出力情報から第１のレジスタ
ＲＥＧＩの内容を減算して、減算の結果、ボローが生じ
た時は、そのＢ２端子よりバイレベル出力を行う全減算
器、５ＵＢ３は前記第１のレジスタＲＥＧＩの内容から
前記全減算器５ＵＢＩのＧ端子出力情報を減算して、減
算の結果、ボローが生じた時はそのＢ３端子よりバイ・
レベル出力を行う全減算器、ＡＮＤｌは前記全加算器Ａ
ＤＤのキャリー出力端子Ｃ出力をインバータＩＮ１を通
じて入力されると共に前記全減算器５ＵＢ２のボロー出
力端子Ｂ２出力を入力されるアンド・ゲ゛−ト、ＡＮＤ
２は前記全減算器５ＵＢＩのボロー出力端子Ｂ１出力を
インバータ■Ｎ２を通じて入力されると共に前記全減算
器５ＵＢ３のボロー出力端子Ｂ３出力を入力されるアン
ド・ゲ゛−ト、ＯＲは前記アンド・ゲートＡＮＤ１．Ａ
ＮＤ２出力並びに表示情報更新パルスＴ８Ｔを入力され
るオア・ゲ゛−ト、ＡＮＤ３は前記オア・ゲ゛−トＯＲ
出力Ｔｏ威びクロックパルスφ。

をインバータ■Ｎ３を通じて得られるパルスφ。

を入力され、その出力を第２のレジスタＲＥＧ２のＣＰ
端子の入力とするアンド・ゲートをそれぞれ示すもので
ある。

前記加算器ＡＤＤ、減算器５ＵＢ１，５ＵＢ２ＳＵＢ３
．アンドゲートＡＮＤ１．ＡＮＤ２及びインバーター■
Ｎ１．■Ｎ２にて検出回路を構成し、レジスターＲＥＧ
２とレジスターＲＥＧＩとの内容の差値が前記容許値を
越えた時に検出出力を発生する。

上述した如き構成に於いて、以下その動作について第２
図のタイミング・チャートに従って説明する。

今、刻々と変化する入力情報はＤＡＴＡ端子より第１の
レジスタＲＥＧ１の入力に与えられるが、この情報はＣ
Ｐ端子に与えられるタイミング・パルスφ。

の立下がり毎に同期して、第１のレジスタＲＥＧＩに読
み込まれる。

この時点で、前記第１のレジスタＲＥＧ１に読み込まれ
た情報は第２のレジスタＲＥＧ２の入力に与えられるが
、この状態では第２のレジスタＲＥＧ２の内容は、変ら
ず以前のままである。

上述の動作は、タイミングパルスφ。

が与えられる度に繰り返して行なわれタイミングパルス
φ。

が与えられる毎に第１のレジスタＲＥＧＩには新たな情
報が書き込まれる。

今、データ更新パルスＴｓＴが、オア・ゲートＯＲを通
じて入力されると、該パルスＴｓＴはアンドゲートＡＮ
Ｄ３を通じてタイミング・パルスφ。

の反転パルスφ。とのアンド論理に依って得られるパル
スＴＣＰ として前記第２のレジスタＲＥＧ２のＣＰ端
子に与えられる為、その時点で、第１のレジスタＲＥＧ
Ｉに書き込まれていた情報が第２のレジスタＲＥＧ２に
読み込まれる。

上述の如くして、第２のレジスタＲＥＧ２に読み込まれ
た情報は直ちに表示用のデコーダーＤＥＣに入力され、
表示、駆動信号として表示装置ＤＩＳに与えられて、デ
ィジタル表示される。

なお、第２のレジスタＲＥＧ２の内容は同時に全加算回
路ＡＤＤ及び全減算回路５ＵＢ１に与えられる。

今、第２のレジスタＲＥＧ２から出力されているテ゛−
タをＸとする。

前記全加算回路ＡＤＤ及び全減算回路５ＵＢ１には、更
に定数入力端子Ｄｒｅｆより、許容変動値としての定数
αが入力されており、前記全加算回路ＡＤＤに於いては
、第２のレジスタＲＥＧ２からのデータＸに定数αの加
算を行い、その結果与えられたデータＸ＋αをＳ端子よ
り出力し、また前記全減算回路５ＵＢＩに於いては、第
２のレジスタＲＥＧ２からのデータＸから定数αの減算
を行い、その結果与えられたデータＸαをＣ端子より出
力する如く構成されるものである。

なお、前記全加算器ＡＤＤに於ける演算を通じて、Ｘ＋
αが該加算器の容量を越えてキャリーが生じた場合、そ
のＣ端子よりバイレベル出力を行う如く構成され、また
前記全減算器ＳＵＢに於ける演算を通じて、Ｘ−αが負
数となってボローが生じた場合、そのＢ１端子よりバイ
レベル出力を行う如く構成されるものである。

前記全加算器ＡＤＤのＳ端子出力Ｘ＋αは、全減算器５
ＵＢ２に入力されるが、該減算器には同時に、第１のレ
ジスタＲＥＧ１の内容Ｘ′が入力されている。

ここでは、データＸ＋αからデータＸ′の減算が行なわ
れ、その結果Ｘ＋α−Ｘ′が負数となると、全減算器５
ＵＢ２のボロー出力端子Ｂ２からバイレベル出力がなさ
れる。

このバイレベル出力は、Ｘ＋α−Ｘ′〈０即ちｘ’−ｘ
＞αである事を意味するもので、第１のレジスタＲＥＧ
Ｉの内容Ｘ′が第２のレジスタＲＥＧ２の内容Ｘ１即ち
、表示されている情報に対して、許容変動値αを上まわ
って変動した事を示すもので、全減算器５ＵＢ２のＢ２
端子からアンド・ゲー１− Ａ Ｎ Ｄｌに入力される
。

なお、前記アンド・ゲートＡＮＤ１は前記全加算器ＡＤ
Ｄのキャリー出力端子Ｃからの出力をインバータＩＮ、
を通じて入力されており、前記キャリー出力端子Ｃ出力
がロウ・レベルにある限り、前記アンド・ゲー１４ＮＤ
１を開放に保つ為、前記全減算器５ＵＢ２のＢ２端子か
ら、バイレベルのボロー出力が出た場合、アンド・ゲ゛
−トＡＮＤ１は前記検出出力としてのバイレベル信号Ｔ
Ａの出力を行い、該出力はオアゲ゛−トＯＲを通じてア
ンド・ゲートＡＮＤ３に入力される。

従って、該パルスはタイミング・パルスφ。

の反転パルスア。

とのアンド論理に依って得られるパルス’Ｉ”ｃｐ と
して、前記第２のレジスタＲＥＧ２のＣＰ端子に与えら
れる為、その時点で、第１のレジスタＲＥＧＩに書き込
まれていたデータＸ′が第２のレジスタＲＥＧ２に読み
込まれ、該データは同時に表示装置ＤＩＳの表示をＸ′
に変更する。

また、前記全減算器５ＵＢＩのＧ端子出力Ｘ−αは、全
減算器５ＵＢ３に入力されるが、該減算器には同時に、
第１のレジスタＲＥＧ１の内容Ｘ′が入力されている。

ここでは、データＸ′からデータＸ−αの減算が行なわ
れ、その結果ｘ’ −ｘ＋αが負数となると、全減算器
５ＵＢ３のボロー出力端子Ｂ３からバイレベル出力がな
される。

このバイレベル出力は、ｘ’−ｘ＋αくＯ即ちＸＸ′〉
αである事を意味するもので、第１のレジスタＲＥＧＩ
の内容Ｘ′が、第２のレジスタＲＥＧ２の内容Ｘ１即ち
表示されている情報に対して、許容変動値αを下まわっ
て変動した事を示すもので、全減算器５ＵＢ３のＢ３端
子からアンド・ゲートＡＮＤ２に入力される。

なお、前記アンド・ゲートＡＮＤ２は前記全減算器５Ｕ
ＢＩのボロー出力端子Ｂ１出力がロウ・レベルにある限
り、前記アンド・ゲートＡＮＤ２を開放に保つ為、前記
全減算器５ＵＢ３のＢ３端子から、バイレベルのボロー
出力が出た場合、アンド・ゲ゛−トＡＮＤ２は前記検出
出力としてのバイレベル信号ＴＢの出力を行い、該出力
はオア・ゲ゛−１−ＯＦｔを通じてアンド・ゲートＡＮ
Ｄ３に入力される。

従つて、該パルスはタイミング・パルスφ。

の反転パルスφ。

とのアンド論理に依って得られるパルスＴＣＰとして、
前記第２のレジスタＲＥＧ２のＣＰ端子に与えられる為
、その時点で第１のレジスタＲＥＧＩに書き込まれてい
たデータＸ′が第２のレジスタＲＥＧ２に読み込まれ、
該データは同時に表示装置ＤＩＳの表示をＸ′に変更す
る。

即ち、第２のレジスタＲＥＧ２に書き込まれており、ま
た表示装置ＤＩＳに表示されている情報Ｘに対して、タ
イミング・パルスφ。

の立下がり毎に同期して第１のレジスタＲＥＧ１に読み
込まれるデータＸ′がＸ±αの範囲内にある時はデータ
更新パルスＴ８Ｔの立下がり毎に同期して、第１のレジ
スタＲＥＧＩの内容Ｘ′を第２のレジスタＲＥＧ２に読
み込んで、表示の更新を行なって行くが、表示情報Ｘに
対して、第１のレジスタＲＥＧ１に読み込まれたデータ
Ｘ′がＸ±αの範囲外にある事が判別された時は、その
時点で第１のレジスタＲＥＧ１の内容Ｘ′を第２のレジ
スタＲＥＧ２に読み込んで、表示の更新を行なわせるも
のである。

従って、情報が比較的小さな許容範囲内で変化する場合
については、視覚的に追従出来る程度の周期で出力され
るデータ更新パルス毎に、表示の変更を行い、情報が前
記許容範囲を越えて変化した場合については、その時点
で表示を変更する如く構成される為、情報の小さな変化
に依る表示のチラッキや誤読を防止なし得ると共に、情
報の大きな変化に対しても十分に対処なし得る新規の情
報表示装置を得る事が出来るものである。

なお、データ更新パルスＴ８Ｔを発生させる為の分周カ
ウンタを、全減算回路５ＵＢ２又は５ＵＢ３のボロー出
力ＴＡ又はＴＢに依ってリセットする如く構成する事に
依って、情報の許容値以上の変動によるボロー出力ＴＡ
又はＴＢに依って、表示が更新されてから、すぐにデー
タ更新パルスＴ８Ｔが出されて、表示が更に更新される
事を防止する事も可能である。

以上、述べた如き情報表示装置は、カメラの撮影情報の
ディジタル表示をはじめとして、各種ディジタル表示装
置の測定器等に適用して効果的であり、特に変動の激し
い情報の表示を行う場合にその有用性極めて犬なるもの
である。

【図面の簡単な説明】

第１図は本考案の一実施例に係る情報表示装置を適用す
る回路構成図、第２図は第１図示回路の動作を説明する
タイムチャートである。 ＲＥＧＩ 、ＲＥＧ２・・・・・・レジスタ、ＡＤＤ・
・・・・・全加算器、５ＵＢＩ 、５ＵＢ２．５ＵＢ３
・・・・・・全減算器、ＤＥＣ・・・・・・表示用デコ
ーダ、ＤＩＳ・・・・・・表示装置。

Claims (1)

【実用新案登録請求の範囲】
1. デジタルデーター回路にて形成される撮影情報に相応す
   るデジタル値を所定の周期ごとにメモリー回路に入力し
   、上記周期ごとに前記メモリー回路の内容を更新させる
   と共に前記メモリー回路の内容をデジタル的に表示する
   表示手段を備えた表示装置において前記デークー回路に
   て形成されるデジタル値と前記メモリー回路の内容との
   差が所定の許容値を越えた時に検出出力を発生する検知
   回路を設は該検出出力に、て前期周期とは独立して前記
   データー回路にて形成されるデジタル値をメモリー回路
   に入力することを特徴とする情報表示装置。