JPS5837979A - 超伝導素子実装用マイクロピンの加工法 - Google Patents
超伝導素子実装用マイクロピンの加工法Info
- Publication number
- JPS5837979A JPS5837979A JP56135987A JP13598781A JPS5837979A JP S5837979 A JPS5837979 A JP S5837979A JP 56135987 A JP56135987 A JP 56135987A JP 13598781 A JP13598781 A JP 13598781A JP S5837979 A JPS5837979 A JP S5837979A
- Authority
- JP
- Japan
- Prior art keywords
- microbin
- pin
- sheet
- micro
- blank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
- H10N60/81—Containers; Mountings
Landscapes
- Containers, Films, And Cooling For Superconductive Devices (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、超伝導素子実装用マイクロコネクタとして用
いる形状寸法が微小なマイクロビンの加工法に関するも
のである。
いる形状寸法が微小なマイクロビンの加工法に関するも
のである。
従来比較的、寸法形状の大きいコネクタの製作には、ビ
ン間隔が大きく、該各ビン径も太いので、切削・転造・
プレス打ち抜き等の加工法が適用されている。
ン間隔が大きく、該各ビン径も太いので、切削・転造・
プレス打ち抜き等の加工法が適用されている。
これらの加工法では、本発明の超伝導素子実装用マイク
ロコネクタとして用いる微小な寸法形状のマイクロビン
の形成は不可能でｉｂ、また実例もない。
ロコネクタとして用いる微小な寸法形状のマイクロビン
の形成は不可能でｉｂ、また実例もない。
本発明は、マイクロビンのビン座を多角形にしたことを
特徴とし、その目的は、マイクロビンのブランクを切削
や放電加工を行なうことによシマイクｑビンの成形を可
能にした加工法を提供することにある。
特徴とし、その目的は、マイクロビンのブランクを切削
や放電加工を行なうことによシマイクｑビンの成形を可
能にした加工法を提供することにある。
第１図は、本発明の加工法にょ多酸形されたピン座が多
角形のマイクロビンの一実施例の斜視図を示すものであ
る。１はピン座が多角形のマイクロビン、２ ｉｔ Ｓ
ｉフットないし配線モジュール、２ａは配線パターン、
３は該マイフロピン１とＳｔフットないし配線モジュー
ル２とを接続するはんだバンブである。マイクロビン１
の材質は、導電性のよい素材、たとえば本夾施例では白
金を用いた。各部の寸法は、ピン径１Ｇは１１００ｐ
以下、マイクロビンの高さ１ａ′は１５０〜ＺＯＯＰｍ
、 ビン座の辺１ｂは１５０〜２００μ簿程度、該ビ
ン座の高さ１６’は５０μ簿程度と非常に小さい。右ら
にマイフロピン１の配置は、マイクロビン相互の間隔は
大きいところでも１０００μ講であシ、千鳥状に並設し
てあシ、−列のマイクロビンの数は６０本で二列計１２
０本で一組を構成する。
角形のマイクロビンの一実施例の斜視図を示すものであ
る。１はピン座が多角形のマイクロビン、２ ｉｔ Ｓ
ｉフットないし配線モジュール、２ａは配線パターン、
３は該マイフロピン１とＳｔフットないし配線モジュー
ル２とを接続するはんだバンブである。マイクロビン１
の材質は、導電性のよい素材、たとえば本夾施例では白
金を用いた。各部の寸法は、ピン径１Ｇは１１００ｐ
以下、マイクロビンの高さ１ａ′は１５０〜ＺＯＯＰｍ
、 ビン座の辺１ｂは１５０〜２００μ簿程度、該ビ
ン座の高さ１６’は５０μ簿程度と非常に小さい。右ら
にマイフロピン１の配置は、マイクロビン相互の間隔は
大きいところでも１０００μ講であシ、千鳥状に並設し
てあシ、−列のマイクロビンの数は６０本で二列計１２
０本で一組を構成する。
第２図は、本発明の加工法により前記マイクロビン１２
０本を一括で形成した一実施例のブランク平面図の一部
でおる。１″は白金シート（２点鎖線で図示）、１′は
断面が四辺形のマイフロピンのブランク、４は補強板で
ある。５は溝幅でおって、該溝の深さは、白金シートの
厚さ以上でおる。
０本を一括で形成した一実施例のブランク平面図の一部
でおる。１″は白金シート（２点鎖線で図示）、１′は
断面が四辺形のマイフロピンのブランク、４は補強板で
ある。５は溝幅でおって、該溝の深さは、白金シートの
厚さ以上でおる。
本発明による加工法の一実施例を以下に詳述する。
（１）補強板４に、マイクロビンの全長に相当する厚さ
の白金シート１″ を貼り付ける。
の白金シート１″ を貼り付ける。
（２）該白金シート１″ の露出面にはんだ（第１図の
５に相当）を蒸着してから、フライス加工ないし放電加
工によシ溝幅５の溝を穿溝し複数個のマイフロピｙのブ
ランク１′を形成する。
５に相当）を蒸着してから、フライス加工ないし放電加
工によシ溝幅５の溝を穿溝し複数個のマイフロピｙのブ
ランク１′を形成する。
（３） あらかじめ、配線パターン２Ｇを描いである
Ｓｉフットないし配線モジュール２と諌マイクロビンの
ブランク１′の形成された前記白金シートのはんだ蒸着
面とを対向して位置決めした後、はんだ付けによ如加圧
溶着し、しかる後該補強板４だけを除去する。
Ｓｉフットないし配線モジュール２と諌マイクロビンの
ブランク１′の形成された前記白金シートのはんだ蒸着
面とを対向して位置決めした後、はんだ付けによ如加圧
溶着し、しかる後該補強板４だけを除去する。
（４）前記、断面が多角形のマイフロピ／のブランク１
′を植立形成したＳｉ ７ツトないし配線モジュール２
を、第３図に示すピン径１Ｇに相当する孔を１２０ケ所
ピッチ精度よく穿孔したシート状の放電加工電極６を用
いて峡放電加工電極６とマイフロピンのブランク１′間
に電圧を印加しつつ該放電加工電極６を下降させて該マ
イクロビンのブランク１′を放電加工することによシ第
１図に示したマイクロビンが形成できる。もちろん、ピ
ン径１ａに相当する内径のパイプ状電極によシ単ビンず
つ加工する方法でも良い。
′を植立形成したＳｉ ７ツトないし配線モジュール２
を、第３図に示すピン径１Ｇに相当する孔を１２０ケ所
ピッチ精度よく穿孔したシート状の放電加工電極６を用
いて峡放電加工電極６とマイフロピンのブランク１′間
に電圧を印加しつつ該放電加工電極６を下降させて該マ
イクロビンのブランク１′を放電加工することによシ第
１図に示したマイクロビンが形成できる。もちろん、ピ
ン径１ａに相当する内径のパイプ状電極によシ単ビンず
つ加工する方法でも良い。
以上説明したように、マイクルピン座の形状が多角形で
あることによりマイフロピンのブランクを７ライス加工
できるうえに、シリコンフットないし配線モジュールに
ボンディングした後、ピン径加工を行なっているので、
マイフロピｙのブランクのピッチ等配置精度をそれ程要
しない加工法上の利点が顕著である。
あることによりマイフロピンのブランクを７ライス加工
できるうえに、シリコンフットないし配線モジュールに
ボンディングした後、ピン径加工を行なっているので、
マイフロピｙのブランクのピッチ等配置精度をそれ程要
しない加工法上の利点が顕著である。
第１図は、本発明によるピン座が多角形のマイクロビン
斜視図、第２図は本発明によるマイフロピンのブランク
平面図の一部、第３図は放電加工の状況を示す斜視図で
ある。 １・・・マイクロビン、 １α・・・ピン径、１ａ′・
・・ビンの高さ、１６・−ピン座の辺、１６’・・・ビ
ン座の高さ、１′・・・マイクロビンのブツｙり、１″
−・白金シート、２− Ｓｉ ７ツトないし配線モジュ
ール、２ａ ・・・配線パターン、５・・・はんだバン
プ、４−・補強板、５−溝幅、６・・・放電加工電極。 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部 （外５名）第１閉 １ａ 第２図
斜視図、第２図は本発明によるマイフロピンのブランク
平面図の一部、第３図は放電加工の状況を示す斜視図で
ある。 １・・・マイクロビン、 １α・・・ピン径、１ａ′・
・・ビンの高さ、１６・−ピン座の辺、１６’・・・ビ
ン座の高さ、１′・・・マイクロビンのブツｙり、１″
−・白金シート、２− Ｓｉ ７ツトないし配線モジュ
ール、２ａ ・・・配線パターン、５・・・はんだバン
プ、４−・補強板、５−溝幅、６・・・放電加工電極。 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部 （外５名）第１閉 １ａ 第２図
Claims (1)
- 基板上にあらかじめ定めた形状のマイクロビンを形成す
るマイクロビンの加工法において、補強板にマイクロビ
ンの全長に相当する厚さのマイクロビン素材からなるシ
ートを貼シ付ける第１の工程と、該シートの露出面には
んだを蒸着した後フライス加工ないし放電加工によシ該
シート面に所定の溝幅の溝を形成し、断面が多角形の複
数個のマイクロビンのブランクを形成する第２の工程と
、あらかじめ配線パターンを描いであるＳｉフットない
し配線モジュールと、前記マイクロビンのブランクの形
成されたシートのはんだ蒸着面とを対向して位置決めし
た後加圧溶着し、しかる後前記補強板を除去する第６の
工程と、前記断面が多角形のマイクロビンのブランクを
植立形成し九Ｓｉフットないし配線モジュールを、マイ
クロビン径に相当する開′孔を穿孔したシート状電極を
用いて放電加工することによシ所定の形状のマイクロビ
ンを形成する第４の工程とからなることを特徴とする超
伝導素子実装用マイクロビンの加工法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135987A JPS5837979A (ja) | 1981-08-29 | 1981-08-29 | 超伝導素子実装用マイクロピンの加工法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135987A JPS5837979A (ja) | 1981-08-29 | 1981-08-29 | 超伝導素子実装用マイクロピンの加工法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837979A true JPS5837979A (ja) | 1983-03-05 |
| JPS6257275B2 JPS6257275B2 (ja) | 1987-11-30 |
Family
ID=15164540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135987A Granted JPS5837979A (ja) | 1981-08-29 | 1981-08-29 | 超伝導素子実装用マイクロピンの加工法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837979A (ja) |
-
1981
- 1981-08-29 JP JP56135987A patent/JPS5837979A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257275B2 (ja) | 1987-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1118127B1 (de) | Verfahren zum herstellen eines thermoelektrischen wandlers | |
| EP0769209B1 (de) | Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung | |
| EP1240529B1 (de) | Verfahren zur herstellung mikromechanischer strukturen | |
| DE10229182A1 (de) | Gestapelte Chip-Packung und Herstellungsverfahren hierfür | |
| DE3335772A1 (de) | Piezowiderstands-messgroessen-umformer | |
| DE10120408A1 (de) | Elektronisches Bauteil mit Halbleiterchips und elektronische Baugruppe aus gestapelten Halbleiterchips | |
| DE10356885B4 (de) | Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement | |
| EP0865081B1 (de) | Verfahren zum Herstellen von elektronischen Elementen | |
| WO2017009285A1 (de) | Bauelement und verfahren zur herstellung von bauelementen | |
| EP1522095B1 (de) | Verfahren zur herstellung eines bauelementes mit tiefliegenden anschlussflächen | |
| EP1925192B1 (de) | Laminiertes substrat für die montage von elektronischen bauteilen | |
| DE3445690C2 (de) | Verfahren zur Herstellung einer Trägerplatte für eine gedruckte Schaltung | |
| EP2067390B1 (de) | Verfahren zur herstellung einer anordnung optoelektronischer bauelemente und anordnung optoelektronischer bauelemente | |
| DE4427515C1 (de) | Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung | |
| CH681581A5 (ja) | ||
| EP2285733B1 (de) | Verfahren zur herstellung von chips | |
| DE102012106431B4 (de) | Elektronisches Bauteil und Verfahren zu seiner Herstellung | |
| JPS5837979A (ja) | 超伝導素子実装用マイクロピンの加工法 | |
| EP0710432A1 (de) | Verfahren zur herstellung von folienleiterplatten oder halbzeugen für folienleiterplatten sowie nach dem verfahren hergestellte folienleiterplatten und halbzeuge | |
| DE10209204B4 (de) | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben | |
| DE102010055935B4 (de) | Verfahren zum Verbinden mehrerer ungehäuster Substrate | |
| DE4425943A1 (de) | Mehrschicht-Anschlußrahmen aus Metall und Verfahren zu seiner Herstellung | |
| EP1335452A2 (de) | Verfahren zur elektrischen Kontaktierung zweier Metallstrukturen | |
| DE19750316A1 (de) | Siliziumfolie als Träger von Halbleiterschaltungen als Teil von Karten | |
| DE102018133089A1 (de) | Halbleitermodul mit einem Halbleiter und einem den Halbleiter teilweise einhausenden Gehäuse |