JPS5836379B2 - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
- Publication number
- JPS5836379B2 JPS5836379B2 JP55164213A JP16421380A JPS5836379B2 JP S5836379 B2 JPS5836379 B2 JP S5836379B2 JP 55164213 A JP55164213 A JP 55164213A JP 16421380 A JP16421380 A JP 16421380A JP S5836379 B2 JPS5836379 B2 JP S5836379B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- master
- master processor
- failure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明は電子交換機等の高信頼度を要求される処理シス
テムにおけるマルチプロセッサ制御方式に関するもので
ある。
テムにおけるマルチプロセッサ制御方式に関するもので
ある。
従来、電子交換機等の高信頼度を要求される処理システ
ムにおいては、プロセッサを複数台設置してプロセッサ
部の稼動率の向上を図っていた。
ムにおいては、プロセッサを複数台設置してプロセッサ
部の稼動率の向上を図っていた。
この場合、１台のプロセッサが障害となった時に残りの
プロセッサに悪影響を与えない様にするため、複数のプ
ロセッサの中に階位を与えてその階位に従った特権命令
を用意し、システムの系構成命令や他プロセッサ制御命
令を特権命令として、異常装置からの外乱を防ぐ方式が
採用されていた。
プロセッサに悪影響を与えない様にするため、複数のプ
ロセッサの中に階位を与えてその階位に従った特権命令
を用意し、システムの系構成命令や他プロセッサ制御命
令を特権命令として、異常装置からの外乱を防ぐ方式が
採用されていた。
従って、プロセッサ障害は他プロセッサに対して外乱を
与えることはないが、上級階位（例えばマスター）のプ
ロセッサ障害の時には、残ったプロセッサが正常な場合
でも特権命令が使用できないために、システム全体が稼
動を停止してしまい、緊急制御回路（ＥＭＡ）を起動し
てシステムの再構築を行った後、再立上げによって維持
しなければならず処理が中断されてしまったり、あるい
は処理の一部が消失したりする等の欠点があった。
与えることはないが、上級階位（例えばマスター）のプ
ロセッサ障害の時には、残ったプロセッサが正常な場合
でも特権命令が使用できないために、システム全体が稼
動を停止してしまい、緊急制御回路（ＥＭＡ）を起動し
てシステムの再構築を行った後、再立上げによって維持
しなければならず処理が中断されてしまったり、あるい
は処理の一部が消失したりする等の欠点があった。
本発明はこれらの欠点を除去するため、複数のプロセッ
サに階位としてマスター／スレーブの役割を持たせ、シ
ステム構成や他プロセッサ制御をマスタープロセッサの
特権とし、マスタープロセッサが障害となった時にはス
レーブプロセッサに該特権が生じるようにして、マスタ
ープロセッサが障害となっても処理を継続維持しつつ正
常系構成に移行できるようにしたもので、以下詳細に説
明する。
サに階位としてマスター／スレーブの役割を持たせ、シ
ステム構成や他プロセッサ制御をマスタープロセッサの
特権とし、マスタープロセッサが障害となった時にはス
レーブプロセッサに該特権が生じるようにして、マスタ
ープロセッサが障害となっても処理を継続維持しつつ正
常系構成に移行できるようにしたもので、以下詳細に説
明する。
なお、以下の説明においては特権命令そのものは既知で
あるので謂明を省略してここではシステム構成に関する
特権と、他フ狛セツサ制御に関する特権についてのみ触
れる。
あるので謂明を省略してここではシステム構成に関する
特権と、他フ狛セツサ制御に関する特権についてのみ触
れる。
第１図はマルチプロセッサによる処理システムのブロッ
ク構或図で、図中１ａ〜１ｎはプロセッサ、２ａ ，２
ｂは共通メモリ、３ａ，３ｂはプログラムバス制御の入
出力装置、４ａ，４ｂはデータチャネル（ＤＣＨ）装置
、５ａ，５ｂはメモリバス、６ａ，６ｂはプログラムバ
スである。
ク構或図で、図中１ａ〜１ｎはプロセッサ、２ａ ，２
ｂは共通メモリ、３ａ，３ｂはプログラムバス制御の入
出力装置、４ａ，４ｂはデータチャネル（ＤＣＨ）装置
、５ａ，５ｂはメモリバス、６ａ，６ｂはプログラムバ
スである。
プロセッサ１ａ〜１ｎは主制御部１０ａ〜１０ｎ１シス
テム構成制御部１１ａ〜ｌｌｎ、メモリ及び外部装置イ
ンタフェース制御部１２ａ〜１２ｎ及び１３ａｌ３ｎを
有し、共通メモリ２ａ，２ｂはシステム制御部２０ａ，
２０ｂ、メモリバス受付制御部２１ａ，２ｌｂ，主制御
部２２ａ，２２ｂを有し、ＤＣＨ装置４ａ，４ｂはシス
テム制御部４０ａ，４０ｂ１主匍脚部４ １ ａ ，
４ １ ｂ，プログラムバス受付制御部４２ａ，４２ｂ
１メモリバス受付制御部４３ａ，４３ｂを有している。
テム構成制御部１１ａ〜ｌｌｎ、メモリ及び外部装置イ
ンタフェース制御部１２ａ〜１２ｎ及び１３ａｌ３ｎを
有し、共通メモリ２ａ，２ｂはシステム制御部２０ａ，
２０ｂ、メモリバス受付制御部２１ａ，２ｌｂ，主制御
部２２ａ，２２ｂを有し、ＤＣＨ装置４ａ，４ｂはシス
テム制御部４０ａ，４０ｂ１主匍脚部４ １ ａ ，
４ １ ｂ，プログラムバス受付制御部４２ａ，４２ｂ
１メモリバス受付制御部４３ａ，４３ｂを有している。
前記各バスに接続された装置はプロセッサとの接続を各
バスの選択によって行うことができる。
バスの選択によって行うことができる。
すなわち、各プロセッサ１ａ〜１ｎはそのシステ会構成
制御部１１ａ〜１１ｎにより、プロセッサ１ａ〜１ｎと
バス５ａ，５ｂ／６ａ，６ｂに対応したバスルートを設
定することができ、他の装置のうち共通メモリ２ａ，２
ｂは該共通メモリ２ ａ ｓ２ｂとメモリバス５ａ，５
ｂとの接続構成を定義する第１のシステム匍脚部２０ａ
，２０ｂにより、またＤＣＨ装置４ａ ，４ｂは該ＤＣ
Ｈ４ａ ，４ｂとプログラムバス６ａ，６ｂとの接続構
成及びＤＣＨ装置４ａ，４ｂと共通メモリ２ａ ，２ｂ
間のメモリバス５ａ，５ｂとの接続構成をそれぞれ定義
する第２のシステム制御部４０ａ，４０ｂにより、それ
ぞれ論理的に制御できるようになっている。
制御部１１ａ〜１１ｎにより、プロセッサ１ａ〜１ｎと
バス５ａ，５ｂ／６ａ，６ｂに対応したバスルートを設
定することができ、他の装置のうち共通メモリ２ａ，２
ｂは該共通メモリ２ ａ ｓ２ｂとメモリバス５ａ，５
ｂとの接続構成を定義する第１のシステム匍脚部２０ａ
，２０ｂにより、またＤＣＨ装置４ａ ，４ｂは該ＤＣ
Ｈ４ａ ，４ｂとプログラムバス６ａ，６ｂとの接続構
成及びＤＣＨ装置４ａ，４ｂと共通メモリ２ａ ，２ｂ
間のメモリバス５ａ，５ｂとの接続構成をそれぞれ定義
する第２のシステム制御部４０ａ，４０ｂにより、それ
ぞれ論理的に制御できるようになっている。
プログラムバス６ａ ，６ｂに接続された入出力装置３
ａ ，３ｂは該バス６ａ，６ｂにくくり付けの条件とな
っているが、内部にシステム匍脚部を用意することで他
の装置と同様に扱うことができる。
ａ ，３ｂは該バス６ａ，６ｂにくくり付けの条件とな
っているが、内部にシステム匍脚部を用意することで他
の装置と同様に扱うことができる。
また、各プロセッサ１ａ〜１０間の制御は外部装置イン
タフェース制御部１３ａ〜１３ｎ間でプログラムバス６
ａ，６ｂを介しかつシステム構成制御部１１ａ〜１１ｎ
に示される条件によって行われる。
タフェース制御部１３ａ〜１３ｎ間でプログラムバス６
ａ，６ｂを介しかつシステム構成制御部１１ａ〜１１ｎ
に示される条件によって行われる。
システム構成に関する特権は自プロセッサ内のシステム
構或制御部１１ａ〜Ｉｌｎ内にある状態表示用フリツプ
フロツプ（ＳＹＦ）の書替えに関スる権利と外部装置の
システム制御部２０ａ，２０ｂ４０ａ，４０ｂ等にある
接続制御用フリツプフロツプ（図示せず）の書替えに関
する権利であって、それらは共にプロセッサの実行する
命令の有効条件によって親定される。
構或制御部１１ａ〜Ｉｌｎ内にある状態表示用フリツプ
フロツプ（ＳＹＦ）の書替えに関スる権利と外部装置の
システム制御部２０ａ，２０ｂ４０ａ，４０ｂ等にある
接続制御用フリツプフロツプ（図示せず）の書替えに関
する権利であって、それらは共にプロセッサの実行する
命令の有効条件によって親定される。
また、他プロセッサ制御に関する特権は他プロセッサ内
のＳＹＦＩ７）書替えに関する権利及び他プロセッサの
動作そのものを制御する権利であって、同様にプロセッ
サの実行できる命令の有効条件によって規定される。
のＳＹＦＩ７）書替えに関する権利及び他プロセッサの
動作そのものを制御する権利であって、同様にプロセッ
サの実行できる命令の有効条件によって規定される。
ところで、前述した如き処理システムにおいて、各プロ
セッサが分散処理を遂行する時に、システム全体の管理
を合理的に行うために、またプロセッサの１台が障害と
なっても他の健全なシステムに外乱を与えないためにも
プロセッサに階位を与えてその最上階位に特権を与える
ことが行われることについては前述したが、ここでは階
位をマスター、スレーブという２つの役割に分け、マス
ターを上位階位としてシステム全体で１つだけ存在する
様に制御するものとし、マスタープロセッサに前記シス
テム構成と他プロセッサ匍脚に関する権利を集中させる
ものとする。
セッサが分散処理を遂行する時に、システム全体の管理
を合理的に行うために、またプロセッサの１台が障害と
なっても他の健全なシステムに外乱を与えないためにも
プロセッサに階位を与えてその最上階位に特権を与える
ことが行われることについては前述したが、ここでは階
位をマスター、スレーブという２つの役割に分け、マス
ターを上位階位としてシステム全体で１つだけ存在する
様に制御するものとし、マスタープロセッサに前記シス
テム構成と他プロセッサ匍脚に関する権利を集中させる
ものとする。
階位の表示はシステム構成制御部１１ａ〜１１ｎのＳＹ
Ｆによって行わ１１，ＳＹＦを書替えることで階位の変
更が行われる。
Ｆによって行わ１１，ＳＹＦを書替えることで階位の変
更が行われる。
第２図はシステムを保つための制御部のブロック構成図
で、図中７は各プロセッサ１３〜１ｎに共通に接続され
たプロセッサ用緊急制御部（ ＭＥＭＡ ）である。
で、図中７は各プロセッサ１３〜１ｎに共通に接続され
たプロセッサ用緊急制御部（ ＭＥＭＡ ）である。
各プロセッサ１ａ〜１ｎ内には、自プロセッサの障害検
出を行い、プロセッサ内の初期設定を実施して、ＭＥＭ
Ａ？及び他のすべてのプロセッサに障害通知を行う個別
緊急制御部（個別ＥＭＡ）１ ４ａ〜１ ４ｎと、ＩＰ
Ｌ動作を制御するＩＰＬ制御部１５ａ〜１５ｎと、他の
プロセッサの障害表示を受信する障害受信部１６ａ〜１
６ｎとを有する。
出を行い、プロセッサ内の初期設定を実施して、ＭＥＭ
Ａ？及び他のすべてのプロセッサに障害通知を行う個別
緊急制御部（個別ＥＭＡ）１ ４ａ〜１ ４ｎと、ＩＰ
Ｌ動作を制御するＩＰＬ制御部１５ａ〜１５ｎと、他の
プロセッサの障害表示を受信する障害受信部１６ａ〜１
６ｎとを有する。
ＭＥＭＡ７はすべてのプロセッサからの障害通知を受信
すると信号線１００によってシステム再構或を行うため
の起動信号を発生させ各個別ＥＭＡ１４ａ〜１４ｎを起
動する。
すると信号線１００によってシステム再構或を行うため
の起動信号を発生させ各個別ＥＭＡ１４ａ〜１４ｎを起
動する。
この時信号線１００に含まれるマスタープロセッサ指定
情報によって、１台のみがマスタープロセッサとなり、
ＩＰＬ制御部１５ａ〜１５ｎを起動した後、システム構
成を一括して制御し、他のプロセッサは初期設定され、
最下位の階位を取り、すべての制御部が受動的になる様
制御される。
情報によって、１台のみがマスタープロセッサとなり、
ＩＰＬ制御部１５ａ〜１５ｎを起動した後、システム構
成を一括して制御し、他のプロセッサは初期設定され、
最下位の階位を取り、すべての制御部が受動的になる様
制御される。
以上により、正常なシステムでは１台のマスタープロセ
ッサが存在し、他プロセッサはマスタープロセッサの制
御の下にシステムに組込まれて行くことが理解できる。
ッサが存在し、他プロセッサはマスタープロセッサの制
御の下にシステムに組込まれて行くことが理解できる。
複数のスレーブプロセッサの中で障害が発生してプログ
ラムが暴走した場合でも、システム構成と他プロセッサ
制御命令がマスタープロセッサ特権となっているため、
障害の波及が該障害プロセッサ内だけに停めておける可
能性が高い。
ラムが暴走した場合でも、システム構成と他プロセッサ
制御命令がマスタープロセッサ特権となっているため、
障害の波及が該障害プロセッサ内だけに停めておける可
能性が高い。
スレーブプロセッサの障害の発生は信号ｆｍ １ ０
１ ａ〜１０１ｎによってマスタープロセッサにも通知
され、障害プロセッサの切離し、障害情報の収集等がマ
スタープロセッサの特権によりシステム構或命今や他プ
ロセッサ制御命令を用いて実行できる。
１ ａ〜１０１ｎによってマスタープロセッサにも通知
され、障害プロセッサの切離し、障害情報の収集等がマ
スタープロセッサの特権によりシステム構或命今や他プ
ロセッサ制御命令を用いて実行できる。
ＭＥＭＡ７は障害通知を受信しても他に正常なプロセッ
サが残っていれば緊急制御は行わないので、マスタープ
ロセッサが残っている時はシステムを継続維持すること
が可能である。
サが残っていれば緊急制御は行わないので、マスタープ
ロセッサが残っている時はシステムを継続維持すること
が可能である。
次に、マスタープロセッサが障害となった場合の動作に
ついて説明する。
ついて説明する。
通常各プロセッサが障害を生じると個別ＥＭＡ１ ４ａ
〜１４ｎにて検出されて初期設定される。
〜１４ｎにて検出されて初期設定される。
この時に初期設定回路（図示せず）によって、システム
構成制御部１１ａ〜１１ｎ内のＳＹＦのリセット、プロ
セッサ停止、アイソレーションリセット等が行われ、そ
の結果マスタープロセッサはスレーブプロセッサとなり
、すべての制御部が受動的となる。
構成制御部１１ａ〜１１ｎ内のＳＹＦのリセット、プロ
セッサ停止、アイソレーションリセット等が行われ、そ
の結果マスタープロセッサはスレーブプロセッサとなり
、すべての制御部が受動的となる。
また他のスレーブプロセッサには障害表示が信号線１０
１ａ〜１０１ｎを通して行われる。
１ａ〜１０１ｎを通して行われる。
マスタープロセッサが障害となったことを知ったスレー
ブプロセッサは、他のプロセッサの障害表示等の情報を
引込んで次にマスターとなるべきプロセッサーが一義的
に定まる論理によって、特定の１台のプロセッサが自ら
のシステム構成制御部１１ａ〜１１ｎ内のＳＹＦを書替
えてマスタープロセッサとなることができる。
ブプロセッサは、他のプロセッサの障害表示等の情報を
引込んで次にマスターとなるべきプロセッサーが一義的
に定まる論理によって、特定の１台のプロセッサが自ら
のシステム構成制御部１１ａ〜１１ｎ内のＳＹＦを書替
えてマスタープロセッサとなることができる。
ＳＹＦを書替える命令はシステム構成に関するマスター
プロセッサの特権命令であるが、該特権をマスタープロ
セッサが障害の時にスレーブプロセッサに与える様に制
御される。
プロセッサの特権命令であるが、該特権をマスタープロ
セッサが障害の時にスレーブプロセッサに与える様に制
御される。
第３図は特権付与の論理回路図で、１１はＭＥＭＡ７の
バス、１８は他プロセッサの障害表示受信部で各プロセ
ッサの信号線１０１ａ〜１０１ｎに対応した障害表示受
信フリツプフロツプ（ＦＦ）１８０ａ〜１８０ｎを有す
る。
バス、１８は他プロセッサの障害表示受信部で各プロセ
ッサの信号線１０１ａ〜１０１ｎに対応した障害表示受
信フリツプフロツプ（ＦＦ）１８０ａ〜１８０ｎを有す
る。
，１９は障害受信マスク部で各プロセッサに対応した障
害受信マスクフリツプフロツプ（ＦＦ）１ ９０ａ〜１
９０ｎを有する。
害受信マスクフリツプフロツプ（ＦＦ）１ ９０ａ〜１
９０ｎを有する。
１１０ａ〜１１０ｎはシステム構戒制御部１１ａ〜１１
ｎ内のマスター表示フリツプフロツプ（ＦＦ）、１ ６
０ａ〜１ ６０ｎ ，１ ６３ ，１６４はアンド回路
、１６１，１６２，１６５はオア回路、１６６は障害表
示フリツプフロツプ（ＦＦ）である。
ｎ内のマスター表示フリツプフロツプ（ＦＦ）、１ ６
０ａ〜１ ６０ｎ ，１ ６３ ，１６４はアンド回路
、１６１，１６２，１６５はオア回路、１６６は障害表
示フリツプフロツプ（ＦＦ）である。
スレーブプロセッサの障害受信マスク部１９はマスター
プロセッサによって マスタープロセッサ対応の例えば
障害受信マスクＦＦ１９０ｉを″０″に、他を″１”に
セットされるので、障害表示ＦＦｉ６６が点火するのは
、マスタープロセッサが障害の時に限られ、しかも障害
表示ＦＦ１６６の動作がプロセッサの割込み条件にもな
っているので、該スレーブプロセッサはマスタープロセ
ッサの障害と同時に緊急事態を知ることができる。
プロセッサによって マスタープロセッサ対応の例えば
障害受信マスクＦＦ１９０ｉを″０″に、他を″１”に
セットされるので、障害表示ＦＦｉ６６が点火するのは
、マスタープロセッサが障害の時に限られ、しかも障害
表示ＦＦ１６６の動作がプロセッサの割込み条件にもな
っているので、該スレーブプロセッサはマスタープロセ
ッサの障害と同時に緊急事態を知ることができる。
また、障害受信表示ＦＦ１８０ａ〜１８０ｎ、障害受信
マスクＦＦ１ ９０ａ〜１９０ｎはプロセッサ内のバス
１７上に読取ることができる。
マスクＦＦ１ ９０ａ〜１９０ｎはプロセッサ内のバス
１７上に読取ることができる。
他フロセッサ制御命令はマスタープロセッサのみの特権
命令であるが、システム構成命令についてはスレーブプ
ロセッサの場合は障害表示ＦＦ１６６が点火することで
オア回路１６２、アンド回路１６３、オア回路１６５を
介して特権有効となる特殊な特権命令となっている。
命令であるが、システム構成命令についてはスレーブプ
ロセッサの場合は障害表示ＦＦ１６６が点火することで
オア回路１６２、アンド回路１６３、オア回路１６５を
介して特権有効となる特殊な特権命令となっている。
従ってマスタープロセッサの障害通知を受けたスレーブ
プロセッサの中には、次にマスターとなる資格が論理的
に与えられているので、自らのマスター表示ＦＦを″１
″にセットするシステム構成命令を実行してマスタープ
ロセッサとなり、他プロセッサ状態を必要に応じて制御
することができ、正しいシステム状態を継続維持できる
。
プロセッサの中には、次にマスターとなる資格が論理的
に与えられているので、自らのマスター表示ＦＦを″１
″にセットするシステム構成命令を実行してマスタープ
ロセッサとなり、他プロセッサ状態を必要に応じて制御
することができ、正しいシステム状態を継続維持できる
。
また、スレーブプロセッサがいずれもマスターになり得
ない状態の時には、ＭＥＭＡ７の働きによって強制的に
次のプロセッサをマスターに選択し、システムの再構築
を行う。
ない状態の時には、ＭＥＭＡ７の働きによって強制的に
次のプロセッサをマスターに選択し、システムの再構築
を行う。
第４図はマスター移譲処理図であり、この例ではマスタ
ープロセッサ障害の時に、次に自律的にマスタープロセ
ッサとなるのは、正常に動作しているスレーブプロセッ
サのうちの最若番の機番を有するものである。
ープロセッサ障害の時に、次に自律的にマスタープロセ
ッサとなるのは、正常に動作しているスレーブプロセッ
サのうちの最若番の機番を有するものである。
以上説明した様に前記実施例ではすべてのプロセッサが
処理を継続できなくなった時に、初めて起動されるＭＥ
ＭＡを持ち、プロセッサにマスター／スレーブで示され
る階位を持たせ、プロセッサ群の中に１台だけマスター
を置く様に制御し、マスタープロセッサは階位の制御も
含むシステム構成命令及び他プロセッサ匍脚命令を特権
で使用できることによって、スレーブプロセッサ障害時
はマスタープロセッサの制御番とより切離し残りのプロ
セッサで正常システムを継続維持でき、マスタープロセ
ッサ障害時は一義的に定まるスレーブプロセッサがシス
テム構成命令を実行する権利を有して、マスタープロセ
ッサとなることによって、障害プロセッサを切離し残り
のプロセッサで正常システムを継続維持できる利点があ
る。
処理を継続できなくなった時に、初めて起動されるＭＥ
ＭＡを持ち、プロセッサにマスター／スレーブで示され
る階位を持たせ、プロセッサ群の中に１台だけマスター
を置く様に制御し、マスタープロセッサは階位の制御も
含むシステム構成命令及び他プロセッサ匍脚命令を特権
で使用できることによって、スレーブプロセッサ障害時
はマスタープロセッサの制御番とより切離し残りのプロ
セッサで正常システムを継続維持でき、マスタープロセ
ッサ障害時は一義的に定まるスレーブプロセッサがシス
テム構成命令を実行する権利を有して、マスタープロセ
ッサとなることによって、障害プロセッサを切離し残り
のプロセッサで正常システムを継続維持できる利点があ
る。
なお、前述した実施例では、マスタープロセッサ障害時
にスレーブプロセッサがシステム構成命令を実行する権
利を得てマスタープロセッサとなり他の特権命令を実行
できる構成としたが、システム構成命令及び他プロセッ
サ制御命令を実行する権利を得るようにしても良い。
にスレーブプロセッサがシステム構成命令を実行する権
利を得てマスタープロセッサとなり他の特権命令を実行
できる構成としたが、システム構成命令及び他プロセッ
サ制御命令を実行する権利を得るようにしても良い。
また、スレーブプロセッサがマスタープロセッサとなる
権利を有するための処理フローはソフトウエアで行って
も良いし、ハードウエアで決定しても良い。
権利を有するための処理フローはソフトウエアで行って
も良いし、ハードウエアで決定しても良い。
また、マスタープロセッサ障害時にスレーブプロセッサ
がマスタープロセッサとなるための論理（マスター移譲
論理）は、各プロセッサの障害表示とマスタープロセッ
サの位置と自プロセッサの位置を比較して、マスタープ
ロセッサの位置に対して環状に最も近い若番（又は老番
）の障害を表示していないプロセッサを選択する論理で
も良い。
がマスタープロセッサとなるための論理（マスター移譲
論理）は、各プロセッサの障害表示とマスタープロセッ
サの位置と自プロセッサの位置を比較して、マスタープ
ロセッサの位置に対して環状に最も近い若番（又は老番
）の障害を表示していないプロセッサを選択する論理で
も良い。
また、プロセッサの階位は２つ以上でも良いし、複数階
層の階位を持っても良い。
層の階位を持っても良い。
以上説明したように本発明によれば、マスタースレーブ
の役割を持った複数のプロセッサを有し、システム構成
や他のプロセッサを制御する命令を実行できる権利を有
するマスタープロセッサがシステム全体で１つだけ存在
する処理システムにおいて、各プロセッサは自装置障害
を他プロセッサに通知する手段と、他プロセッサからの
障害通知を各々受信する手段と、マスタープロセッサの
障害情報により次にマスタープロセッサとなるための論
理手段とを有し、マスタープロセッサは他プロセッサに
マスタープロセッサの位置を通知しておき、該マスター
プロセッサの障害時に、スレーブプロセッサ群の１つの
プロセッサが自律的にマスタープロセッサの障害情報に
より次にマスタープロセッサとなるようにし、常にシス
テム上にマスタープロセッサが存在するようにしたので
、従来の予備プロセッサを備えたものに比べて著しくプ
ロセッサの稼動効率が良く情報処理能力に優れ、かつプ
ロセッサの部分的障害に対して残った正常の装置によっ
て処理を継続維持させることができ、従って電子交換機
のような高信頼性並びに高速実時間処理を必要とするシ
ステムに利用して絶大なる効果をあげることができる等
の利点がある。
の役割を持った複数のプロセッサを有し、システム構成
や他のプロセッサを制御する命令を実行できる権利を有
するマスタープロセッサがシステム全体で１つだけ存在
する処理システムにおいて、各プロセッサは自装置障害
を他プロセッサに通知する手段と、他プロセッサからの
障害通知を各々受信する手段と、マスタープロセッサの
障害情報により次にマスタープロセッサとなるための論
理手段とを有し、マスタープロセッサは他プロセッサに
マスタープロセッサの位置を通知しておき、該マスター
プロセッサの障害時に、スレーブプロセッサ群の１つの
プロセッサが自律的にマスタープロセッサの障害情報に
より次にマスタープロセッサとなるようにし、常にシス
テム上にマスタープロセッサが存在するようにしたので
、従来の予備プロセッサを備えたものに比べて著しくプ
ロセッサの稼動効率が良く情報処理能力に優れ、かつプ
ロセッサの部分的障害に対して残った正常の装置によっ
て処理を継続維持させることができ、従って電子交換機
のような高信頼性並びに高速実時間処理を必要とするシ
ステムに利用して絶大なる効果をあげることができる等
の利点がある。
図面は本発明の実施例を示すもので、第１図は処理シス
テムのブロック構或図、第２図はシステムを保つための
制御部のブロック構成図、第３図は特権付与の論理回路
図、第４図はマスター移譲処理図である。 １ａ〜１ｎ・・・・・・プロセッサ、２ａ，２ｂ・・・
・・・共通メモリ、３ａ，３ｂ・・・・・・入出力装置
、４ａ，４ｂ・・・・・・ＤＣＨ装置、５ａ，５ｂ・・
・・・・メモリバス、６ａ，６ｂ・・・・・・プログラ
ムバス、１０ａ〜１０ｎ・・・・・・主制御部、１１ａ
〜Ｉｌｎ・・・・・・システム構成制御部、１２ａ〜１
２ｎ・・・・・・メモリインタフェース制御部、１３ａ
〜１３ｎ・・・・・・外部装置インタフェース匍脚部、
２０ａ，２０ｂ，４０ａ，４０ｂ・・・・・・システム
制御部、２１ａ，２ｌｂ・・・・・・受付制御部、２２
ａ，２２ｂ，４１ａ，４ｌｂ・−・−主制御部、４２ａ
，４２ｂ・・・・・・プログラムバス受付制御部、４３
ａ ，４３ｂ・・・・・・メモリバス受付制御部、７・
・・・・・マルチプロセッサ用緊急制御部、１４ａ〜１
４ｎ・・・・・・個別緊急匍脚部、１５ａ〜１５ｎ・・
・・・・ＩＰＬ制御部、１６ａ〜１６ｎ・・・・・・他
プロセッサ障害表示受信音貼
テムのブロック構或図、第２図はシステムを保つための
制御部のブロック構成図、第３図は特権付与の論理回路
図、第４図はマスター移譲処理図である。 １ａ〜１ｎ・・・・・・プロセッサ、２ａ，２ｂ・・・
・・・共通メモリ、３ａ，３ｂ・・・・・・入出力装置
、４ａ，４ｂ・・・・・・ＤＣＨ装置、５ａ，５ｂ・・
・・・・メモリバス、６ａ，６ｂ・・・・・・プログラ
ムバス、１０ａ〜１０ｎ・・・・・・主制御部、１１ａ
〜Ｉｌｎ・・・・・・システム構成制御部、１２ａ〜１
２ｎ・・・・・・メモリインタフェース制御部、１３ａ
〜１３ｎ・・・・・・外部装置インタフェース匍脚部、
２０ａ，２０ｂ，４０ａ，４０ｂ・・・・・・システム
制御部、２１ａ，２ｌｂ・・・・・・受付制御部、２２
ａ，２２ｂ，４１ａ，４ｌｂ・−・−主制御部、４２ａ
，４２ｂ・・・・・・プログラムバス受付制御部、４３
ａ ，４３ｂ・・・・・・メモリバス受付制御部、７・
・・・・・マルチプロセッサ用緊急制御部、１４ａ〜１
４ｎ・・・・・・個別緊急匍脚部、１５ａ〜１５ｎ・・
・・・・ＩＰＬ制御部、１６ａ〜１６ｎ・・・・・・他
プロセッサ障害表示受信音貼
Claims (1)
- １ マスター、スレーブの役割を持った複数のプロセッ
サを有し、システム構成や他プロセッサを制御する命令
を実行できる権利を有するマスタープロセッサがシステ
ム全体で１つだけ存在する処理システムにおいて、各プ
ロセッサは自装置障害を他プロセッサに通知する手段と
、他プロセッサからの障害通知を各々受信する手段と、
マスタープロセッサの障害情報により次にマスタープロ
セッサとなるための論理手段とを有し、マスタープロセ
ッサは他プロセッサにマスタープロセッサの位置を通知
しておき、該マスタープロセッサの障害時に、スレーブ
プロセッサ群の１つのプロセッサが自律的にマスタープ
ロセッサの障害情報によリ次にマスタープロセッサとな
るようにし、常にシステム上にマスタープロセッサが存
在するようにしたことを特徴とするマルチプロセッサ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55164213A JPS5836379B2 (ja) | 1980-11-21 | 1980-11-21 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55164213A JPS5836379B2 (ja) | 1980-11-21 | 1980-11-21 | マルチプロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5789169A JPS5789169A (en) | 1982-06-03 |
| JPS5836379B2 true JPS5836379B2 (ja) | 1983-08-09 |
Family
ID=15788810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55164213A Expired JPS5836379B2 (ja) | 1980-11-21 | 1980-11-21 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836379B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298086A (ja) * | 1987-05-29 | 1988-12-05 | Nec Corp | 障害物検知センサ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3860116B2 (ja) * | 2000-10-31 | 2006-12-20 | ミレニアル・ネット・インコーポレーテッド | 最適化電力効率によるネットワークプロセッシングシステム |
| JP2005510956A (ja) | 2001-11-28 | 2005-04-21 | ミレニアル・ネット | アドホック無線ネットワークのためのネットワークプロトコル |
| EP1719363A4 (en) | 2003-06-05 | 2011-05-04 | Millennial Net Inc | PROTOCOL FOR CONFIGURING A WIRELESS NETWORK |
| US7844308B2 (en) | 2005-06-01 | 2010-11-30 | Millennial Net, Inc. | Communicating over a wireless network |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101947A (en) * | 1976-02-21 | 1977-08-26 | Hitachi Ltd | Backup system of control computer |
-
1980
- 1980-11-21 JP JP55164213A patent/JPS5836379B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101947A (en) * | 1976-02-21 | 1977-08-26 | Hitachi Ltd | Backup system of control computer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298086A (ja) * | 1987-05-29 | 1988-12-05 | Nec Corp | 障害物検知センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5789169A (en) | 1982-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2552651B2 (ja) | 再構成可能なデュアル・プロセッサ・システム | |
| US4634110A (en) | Fault detection and redundancy management system | |
| JPH0145658B2 (ja) | ||
| JP2002259155A (ja) | 多重系計算機システム | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| JPS5836379B2 (ja) | マルチプロセツサ制御方式 | |
| JP2752914B2 (ja) | 二重化監視制御システム | |
| JP2009026182A (ja) | プログラム実行システム及び実行装置 | |
| JPH06245280A (ja) | 情報伝送装置 | |
| JP2937857B2 (ja) | 共通記憶装置のロックフラグ解除方式および方法 | |
| JPS6113627B2 (ja) | ||
| JP2538982B2 (ja) | 機能分散型システムのデュプレックス運用方法 | |
| JPH04239831A (ja) | 相互プロセッサバックアップ方式 | |
| JPS5913447A (ja) | 分散処理システムの処理方法 | |
| JP3374075B2 (ja) | 二重化計算機システム | |
| JPH02182054A (ja) | マルチプロセッサシステム | |
| JPH0465750A (ja) | 入出力制御方式 | |
| JPS5839307A (ja) | プログラマブル・コントロ−ラ | |
| JPH0916425A (ja) | 情報処理システム | |
| JPS6086629A (ja) | 処理装置バツクアツプ方法 | |
| JPH0267038A (ja) | 分散形交換システムの制御方式 | |
| JPS6252907B2 (ja) | ||
| JPS6232739A (ja) | 切換制御方式 | |
| JPS5890202A (ja) | プロセス制御装置 | |
| JP3903688B2 (ja) | バンク切替システム |