JPS5831616A - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JPS5831616A JPS5831616A JP12985981A JP12985981A JPS5831616A JP S5831616 A JPS5831616 A JP S5831616A JP 12985981 A JP12985981 A JP 12985981A JP 12985981 A JP12985981 A JP 12985981A JP S5831616 A JPS5831616 A JP S5831616A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- differential pair
- phase
- current
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
- G01R25/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller, or for passing one of the input signals as output signal
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相比較回路に関し、特にＰＬＩ、回路に用い
て好適な位相比較回路に関する。
て好適な位相比較回路に関する。
所定入力信号に可変周波数発振器の発振周波数及び位相
を一致させる方法として、ＰＬＬ （ｐｈａｓｔｔ−１
ｏｅｋｅｄ １ｏｏｐ ）回路が従来より用いられてい
る。
を一致させる方法として、ＰＬＬ （ｐｈａｓｔｔ−１
ｏｅｋｅｄ １ｏｏｐ ）回路が従来より用いられてい
る。
このＴ’ＬＬ回路の一般的構成が第１図に示されており
、ｌｉｊ位相比較器、２はループの帯域、過渡応答等を
決める補償回路、３は入力電圧に応じて発振周波数が可
変な電圧制御発振器（ＶＣＯ）である。
、ｌｉｊ位相比較器、２はループの帯域、過渡応答等を
決める補償回路、３は入力電圧に応じて発振周波数が可
変な電圧制御発振器（ＶＣＯ）である。
なお、ＰＬＬ回路の動作についてはよく知られているの
で、ここでは説明を省略する。
で、ここでは説明を省略する。
かかるＰＬＬ回路は、例えば、自己同期可能な方式で変
調されたＰＣＭ（ｐｕｌｓｅ ｅｏｄｔｔ ｍｏｄｕｌ
ａｔｉｏｎ）信号からのビット同期信号の再生に用いら
れる。
調されたＰＣＭ（ｐｕｌｓｅ ｅｏｄｔｔ ｍｏｄｕｌ
ａｔｉｏｎ）信号からのビット同期信号の再生に用いら
れる。
このような応用においては、必ずしも入力信号は連続し
た単一周波数の信号ではな（、ＰＣＭ信号のニップを検
出した信号を入力とするため散発的な不連続信号である
のが通常である。またＰＣＭ信号の伝送路に対する外乱
或いは記録媒体の欠陥などによりＰＣＭ信号の一時的な
欠除を生ずることもある。
た単一周波数の信号ではな（、ＰＣＭ信号のニップを検
出した信号を入力とするため散発的な不連続信号である
のが通常である。またＰＣＭ信号の伝送路に対する外乱
或いは記録媒体の欠陥などによりＰＣＭ信号の一時的な
欠除を生ずることもある。
このような信号の状態においても、安定な位相同期を維
持するために第２図（α）及び（ｂ）に示す様な補償回
路２ａ 、 ２ｂが用いられる。この補償回路を用いれ
ば、入力信号が欠除した場合、補償回路の入力が零にな
るため、補償回路の出力電圧は入力信号が欠除する前の
状態に保たれ、電圧制御発振器３の発振周波数も一定に
なり、再び入力信号が入ってきた場合、即座に同期可能
となる。
持するために第２図（α）及び（ｂ）に示す様な補償回
路２ａ 、 ２ｂが用いられる。この補償回路を用いれ
ば、入力信号が欠除した場合、補償回路の入力が零にな
るため、補償回路の出力電圧は入力信号が欠除する前の
状態に保たれ、電圧制御発振器３の発振周波数も一定に
なり、再び入力信号が入ってきた場合、即座に同期可能
となる。
しかし、位相比較器１が直流オフセットを持っている場
合は、入力信号が無ぐても位相比較器１の出力は零にな
らず、したがって補償回路２の１ｊ力は徐々に変化し、
これに追従して電圧制御全損５３の発振周波数も変化す
る。このため再度入力信号が入ってきたときに即座に同
期することがで□きず、誤シの拡大やフレーム同期のは
ずれなどを招来する場合が多々あった。
合は、入力信号が無ぐても位相比較器１の出力は零にな
らず、したがって補償回路２の１ｊ力は徐々に変化し、
これに追従して電圧制御全損５３の発振周波数も変化す
る。このため再度入力信号が入ってきたときに即座に同
期することがで□きず、誤シの拡大やフレーム同期のは
ずれなどを招来する場合が多々あった。
第３．図には、通常量も多く使用されている位相比較器
１の回路例が示されている。かかる位相比較器１は３個
の差動アンプｔｏ 、 ｕ 、 １２及び２個のカレン
トミラー回路１３ 、１４からなる二重平衡型差動回路
を用いたものであシ、入力１及び入力２に印加された２
つの入力信号の位相差に応じた電流が出力に得られる。
１の回路例が示されている。かかる位相比較器１は３個
の差動アンプｔｏ 、 ｕ 、 １２及び２個のカレン
トミラー回路１３ 、１４からなる二重平衡型差動回路
を用いたものであシ、入力１及び入力２に印加された２
つの入力信号の位相差に応じた電流が出力に得られる。
もちろん負荷抵抗をつけて電圧出力として導出する場合
も多い。この位相比較器では、直流バイアス電流が流れ
ているため、差動対を構成するトランジスタの７ツチン
グ、入力信号のデー−ティー比、ミラー回路の伝達特性
等のバラツキによりオフセット電流が生ずる。このため
前述の様にＰＣＭ信号のピッ゛ト同期信号の再生に用い
る場合、オフセットの調整を行なう必要が生じたり、調
整を行なっても温度等によるドリフトによって安定度が
損なわれる等の欠点があった。
も多い。この位相比較器では、直流バイアス電流が流れ
ているため、差動対を構成するトランジスタの７ツチン
グ、入力信号のデー−ティー比、ミラー回路の伝達特性
等のバラツキによりオフセット電流が生ずる。このため
前述の様にＰＣＭ信号のピッ゛ト同期信号の再生に用い
る場合、オフセットの調整を行なう必要が生じたり、調
整を行なっても温度等によるドリフトによって安定度が
損なわれる等の欠点があった。
よって、本発明の目的は、本質的に直流オフセットの生
じない位相比較回路を提供することである。
じない位相比較回路を提供することである。
本発明による位相比較回路は、差動対トランジスタを設
け、この差動対トランジスタの共通エミッタに第１の入
力信号を加えると共に、差動対トランジスタの各ペース
には第２の入力信号に基づいて差動的に変化する信号を
それぞれ印加し、第１の入力信号が不連続であったり一
時的に欠除して印加されない場合には、差動対トランジ
スタのコレクタには電流が殆ど流れないように動作点を
設定し、差動対トランジスタのコレクタから第１及び第
２の入力信号の位相差出力を導出するようになっている
。
け、この差動対トランジスタの共通エミッタに第１の入
力信号を加えると共に、差動対トランジスタの各ペース
には第２の入力信号に基づいて差動的に変化する信号を
それぞれ印加し、第１の入力信号が不連続であったり一
時的に欠除して印加されない場合には、差動対トランジ
スタのコレクタには電流が殆ど流れないように動作点を
設定し、差動対トランジスタのコレクタから第１及び第
２の入力信号の位相差出力を導出するようになっている
。
以下、図面を用いて本発明の実施例を詳細に説明する。
第４図は本発明の一実施例を示す回晃図であシ、トラン
ジスタＱ１．Ｑ２及びＱ、、Ｑ４で２組の差動対が構成
されている。トランジスタＱ１とＱ４．Ｑ２とＱ３のペ
ースが共通接続され、トランジスタＱ１とＱ３．Ｑ２と
Ｑ４のコレクタが共通接続されている。
ジスタＱ１．Ｑ２及びＱ、、Ｑ４で２組の差動対が構成
されている。トランジスタＱ１とＱ４．Ｑ２とＱ３のペ
ースが共通接続され、トランジスタＱ１とＱ３．Ｑ２と
Ｑ４のコレクタが共通接続されている。
各共通接続コレクタにはトランジスタＱ６．Ｑ、で構成
された電流ミラー回路が接続されている。入力１に印加
される第１の入力信号はトランスＴにより同相信号と逆
相信号の両者に変換され、抵抗ＦＬ、、Ｒ２を介して差
動対トランジスタの各共通エミッタに加えられる。
された電流ミラー回路が接続されている。入力１に印加
される第１の入力信号はトランスＴにより同相信号と逆
相信号の両者に変換され、抵抗ＦＬ、、Ｒ２を介して差
動対トランジスタの各共通エミッタに加えられる。
一方、第２や入力信号は入力２に入力され、トランジス
タＱ８．Ｑ７．Ｑ、。、Ｑ１４．１抵抗Ｒ３，Ｒ４，Ｒ
５で構成された差動増幅器を経由して差動対トランジス
タＱ１．Ｑ４及びＱ２−Ｑｓのミースに供給される・こ
こでトランジスタＱ１．Ｑ４のペースには第２の入力信
号と同相の信号が、トランジスタＱ２．Ｑ３のペースに
は逆相の信号が加わるものとする。また差動増幅器の負
荷を構成するダイオード接続されたトランジスタＱ、。
タＱ８．Ｑ７．Ｑ、。、Ｑ１４．１抵抗Ｒ３，Ｒ４，Ｒ
５で構成された差動増幅器を経由して差動対トランジス
タＱ１．Ｑ４及びＱ２−Ｑｓのミースに供給される・こ
こでトランジスタＱ１．Ｑ４のペースには第２の入力信
号と同相の信号が、トランジスタＱ２．Ｑ３のペースに
は逆相の信号が加わるものとする。また差動増幅器の負
荷を構成するダイオード接続されたトランジスタＱ、。
、Ｑ、１のＰＮ接合素子及び抵抗Ｒ４，Ｒ５においては
抵抗によって電流を分流し、ダイオード（Ｑ、。、Ｑｌ
、 ）に流れる電流を微小にすることによって順方向電
圧を小さくしている。これにより第１の入力信号が不連
続であったり、一時的に欠除したときに差動対トランジ
スタＱ、〜Ｑ４に流れる電流が極微小となるように動作
点を設定している。そして第１及び第２の入力信号の位
相比較出力はトランジスタＱ２．Ｑ４及びＱ７の各コレ
クタの接続点から得るようになっている。
抵抗によって電流を分流し、ダイオード（Ｑ、。、Ｑｌ
、 ）に流れる電流を微小にすることによって順方向電
圧を小さくしている。これにより第１の入力信号が不連
続であったり、一時的に欠除したときに差動対トランジ
スタＱ、〜Ｑ４に流れる電流が極微小となるように動作
点を設定している。そして第１及び第２の入力信号の位
相比較出力はトランジスタＱ２．Ｑ４及びＱ７の各コレ
クタの接続点から得るようになっている。
次に、かかる構成の動作を第５．図の波形図に基づいて
説明する。
説明する。
第５図（ａ）及び（６）はそれぞれ第１及び第２の入力
信号となる。第１の入力信号（α）は入力１に入力され
、トランスＴを介して差動対トランジスタＱ、。
信号となる。第１の入力信号（α）は入力１に入力され
、トランスＴを介して差動対トランジスタＱ、。
Ｑ２及びＱ３．Ｑ４のエミッタに加わる。この時トラン
ジスタＱ１．Ｑ２のエミッタには第１の入力信号（ａ）
と同相の信号が、トランジスタＱｓ ＝Ｑ４のエミッタ
には逆相の信号が加わることになる。また、差動対トラ
ンジスタの各ペースには差動的に変化する第２の入力信
号（ｂ）が加えられる。
ジスタＱ１．Ｑ２のエミッタには第１の入力信号（ａ）
と同相の信号が、トランジスタＱｓ ＝Ｑ４のエミッタ
には逆相の信号が加わることになる。また、差動対トラ
ンジスタの各ペースには差動的に変化する第２の入力信
号（ｂ）が加えられる。
このように第１及び第２の入力信号が供給されたトラン
ジスタＱ、〜Ｑ４ のそれぞれはペースが高電位でエミ
ッタが負電位の時のみ電流を流す。すなわち、トランジ
スタＱ、は第１の入力信号（α）が負でかつ第２の入力
信号（６） ２５ｉ高レベルの時電流を流し、従って第
５図（ｃ）のような電流が流れる。同様にして、トラン
ジスタＱ２は第１の入力信号が負、第２の入力信号が低
レベルの時、トランジスタＱ３は第１の入力信号が正、
第２の入力信号が低レベルの時、トランジスタＱ４は第
１の入力信号が正１、第２の入力信号が高レベルの時の
み電流を流す。
ジスタＱ、〜Ｑ４ のそれぞれはペースが高電位でエミ
ッタが負電位の時のみ電流を流す。すなわち、トランジ
スタＱ、は第１の入力信号（α）が負でかつ第２の入力
信号（６） ２５ｉ高レベルの時電流を流し、従って第
５図（ｃ）のような電流が流れる。同様にして、トラン
ジスタＱ２は第１の入力信号が負、第２の入力信号が低
レベルの時、トランジスタＱ３は第１の入力信号が正、
第２の入力信号が低レベルの時、トランジスタＱ４は第
１の入力信号が正１、第２の入力信号が高レベルの時の
み電流を流す。
従って、それぞれのコレクタ電流は第５図（（り 、
（ｇ）及び（至）のようになる。さらにトランジスタＱ
１．Ｑ。
（ｇ）及び（至）のようになる。さらにトランジスタＱ
１．Ｑ。
のコレクタ出力はトランジスタＱ６．Ｑ７からなる電流
ミラー回路で反転された後トランジスタＱ２．Ｑ４のコ
レクタに供給されるので、出力端に得られる電流は流れ
出る方向を正とすれば第５図（ｇ）のようになる。
ミラー回路で反転された後トランジスタＱ２．Ｑ４のコ
レクタに供給されるので、出力端に得られる電流は流れ
出る方向を正とすれば第５図（ｇ）のようになる。
第５図の波形図では第１の入力信号（α）に比較して第
２の入力信号（ｂ）の位相が頒以上遅れているので出力
電流の平均値は正となっている。位相差が９００の時出
力の平均電流が零、それ以下だと平均電流が負になるこ
とは上述の説明から明白である。
２の入力信号（ｂ）の位相が頒以上遅れているので出力
電流の平均値は正となっている。位相差が９００の時出
力の平均電流が零、それ以下だと平均電流が負になるこ
とは上述の説明から明白である。
このようにして、２つの入力信号の位相差に対応した出
力を得ることができる。また前述したように第１の入力
信号が欠除した時、トランジスタＱ、−Ｑ。には殆ど電
流が流れないように動作点が選定されているので、ＰＣ
Ｍ信号のピット同期信号の再生に用いる場合、ＰＣＭ信
号から得られるピット同期信号成分を第１の入力信号、
電圧制御発振器の出力を第２の入力信号とすれば、ＰＣ
Ｍ信号からの信号が不連続であったり、一時的に欠除し
た場合には、出力電流は殆ど流れず、後置される補償回
路の出力の変動はない。ひいては電圧制御発振器の周波
数の漂動もなく、安定なピット同期信号を再生すること
ができる。
力を得ることができる。また前述したように第１の入力
信号が欠除した時、トランジスタＱ、−Ｑ。には殆ど電
流が流れないように動作点が選定されているので、ＰＣ
Ｍ信号のピット同期信号の再生に用いる場合、ＰＣＭ信
号から得られるピット同期信号成分を第１の入力信号、
電圧制御発振器の出力を第２の入力信号とすれば、ＰＣ
Ｍ信号からの信号が不連続であったり、一時的に欠除し
た場合には、出力電流は殆ど流れず、後置される補償回
路の出力の変動はない。ひいては電圧制御発振器の周波
数の漂動もなく、安定なピット同期信号を再生すること
ができる。
□ なお、上記実施例においては、差動対トランジ
スタを２組設けた場合について説明したが、差動対トラ
ンジスタを１組とすることもできるｄこの場合、第１の
入力信号が負の時のみ位相比較出力が得られることにな
る。
スタを２組設けた場合について説明したが、差動対トラ
ンジスタを１組とすることもできるｄこの場合、第１の
入力信号が負の時のみ位相比較出力が得られることにな
る。
以上詳述した如く、本発明による位相比較回路において
は、入力信号が不連続であったり欠除したときの直流オ
フセットが極めて少ない。また、電流モードでのスイッ
チングであるため高い周波数まで使用できる。更に、回
路が簡単−でしかも集積化に適している。また、かかる
位相比較回路は例えばＰＣＭ信号のピット同期信号の再
生などのように不連続な信号を入力とするＰＬＬ回路の
位相比 −較器に適している。
は、入力信号が不連続であったり欠除したときの直流オ
フセットが極めて少ない。また、電流モードでのスイッ
チングであるため高い周波数まで使用できる。更に、回
路が簡単−でしかも集積化に適している。また、かかる
位相比較回路は例えばＰＣＭ信号のピット同期信号の再
生などのように不連続な信号を入力とするＰＬＬ回路の
位相比 −較器に適している。
第１図はＰＬＬ回路の一般的構成を示すブロック図、第
２図（−及び（ｂ）は第１図における補償回路の具体的
構成を示す回路図、第３図は位相比較器の従来例を示す
回路図、第４図は本発明の一実施例を示す回路図、第５
図は第４図の動作を説明するための波形図である。 主要部分の符号の説明 １・・・位相比較器 ２，２ａ、２６・・・
補償回路、３・・−電圧制御発振器 Ｑ、−Ｑ２ 、Ｑｓ−Ｑａ・・・差動対トランジスタＱ
６．Ｑ７・・・電流ミ弘トランジスタＴ・・・トランス 出願人 ・母イオニア株式会社 代理人 弁理士籐材元彦 工／図 ３、ｉ、 毛２図 、わ。 尾汀 エ ノ 尾４圀 −￥、５１２］
２図（−及び（ｂ）は第１図における補償回路の具体的
構成を示す回路図、第３図は位相比較器の従来例を示す
回路図、第４図は本発明の一実施例を示す回路図、第５
図は第４図の動作を説明するための波形図である。 主要部分の符号の説明 １・・・位相比較器 ２，２ａ、２６・・・
補償回路、３・・−電圧制御発振器 Ｑ、−Ｑ２ 、Ｑｓ−Ｑａ・・・差動対トランジスタＱ
６．Ｑ７・・・電流ミ弘トランジスタＴ・・・トランス 出願人 ・母イオニア株式会社 代理人 弁理士籐材元彦 工／図 ３、ｉ、 毛２図 、わ。 尾汀 エ ノ 尾４圀 −￥、５１２］
Claims (4)
- （１）第１の入力信号が共通エミッタに、第２の入力信
号に基づいて差動的に変化する２つの信号が各ペースに
印加される差動対トランジスタと、前記第１の入力信号
が印加されない時には前記差動対トランジスタのコレク
タに殆ど電流が流れないように動作点を設定する設定回
路とを備え、前記差動対トランジスタのコレクタから前
記第１及び第２の入力信号の位相差出力を導出するよう
になされたことを特徴とする位相比較回路。 。 - （２）前記設定回路は、前記差動対トランジスタのペー
スとアース間に接続されたＰＮ接合素子と、前記ＰＮ接
合素子と並列接続された抵抗とからなることを特徴とす
る特許請求の範囲第１項記載の位相比較回路。 - （３）前記差動対トランジスタのコレクタに接続された
電流ミラー回路を有し、電流出力を得るようになされた
ことを特徴とする特許―求の範囲第１項記載の位相比較
回路。 - （４）前記差動対トランジスタが２組設けられ、各共通
エミッタのそれぞれに前記第１の入力信号１と同相及び
逆相の信号を印加す−るようになされた。 ことを特徴とする特許請求の範囲第１項、第２項又は第
３項記載の位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12985981A JPS5831616A (ja) | 1981-08-18 | 1981-08-18 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12985981A JPS5831616A (ja) | 1981-08-18 | 1981-08-18 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831616A true JPS5831616A (ja) | 1983-02-24 |
Family
ID=15020029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12985981A Pending JPS5831616A (ja) | 1981-08-18 | 1981-08-18 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831616A (ja) |
-
1981
- 1981-08-18 JP JP12985981A patent/JPS5831616A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4988960A (en) | FM demodulation device and FM modulation device employing a CMOS signal delay device | |
| KR900002955B1 (ko) | 필터회로의 시정수 자동조정회로 | |
| US4494080A (en) | Voltage-controlled oscillator with independent gain and frequency controls | |
| US5896053A (en) | Single ended to differential converter and 50% duty cycle signal generator and method | |
| JP2005500783A (ja) | 差動チャージポンプ | |
| JP2983823B2 (ja) | 高速低ドリフトチャージポンプ回路 | |
| US3659224A (en) | Temperature stable integrated oscillator | |
| JP4065423B2 (ja) | チャージポンプ、クロック再生回路及びレシーバー | |
| US5343097A (en) | Phase comparator circuit and phase locked loop (PLL) circuit using the same | |
| JPH10163757A (ja) | 電圧制御発振器 | |
| CA2113761C (en) | A current-controlled oscillator | |
| US6154511A (en) | Clock extraction circuit | |
| JPS5831616A (ja) | 位相比較回路 | |
| GB2202700A (en) | A phase-locked loop fm detection system | |
| JPS5831615A (ja) | 位相比較回路 | |
| US4709204A (en) | Limiter circuit | |
| JPH0683014B2 (ja) | 積分回路 | |
| JPH11331280A (ja) | 直流リカバリ回路 | |
| JPS6338788B2 (ja) | ||
| CA1166705A (en) | Phase detector circuit | |
| JPS62225024A (ja) | 積分回路 | |
| JP2602484Y2 (ja) | Ｆｍステレオ復調用ｐｌｌ回路 | |
| JP2739476B2 (ja) | 信号合成回路 | |
| JP2573074B2 (ja) | 電圧制御型発振器 | |
| JPS58201407A (ja) | 同期検波回路 |