JPS5831616A - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JPS5831616A JPS5831616A JP12985981A JP12985981A JPS5831616A JP S5831616 A JPS5831616 A JP S5831616A JP 12985981 A JP12985981 A JP 12985981A JP 12985981 A JP12985981 A JP 12985981A JP S5831616 A JPS5831616 A JP S5831616A
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- JP
- Japan
- Prior art keywords
- input signal
- differential pair
- phase
- current
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
- G01R25/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller, or for passing one of the input signals as output signal
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相比較回路に関し、特にPLI、回路に用い
て好適な位相比較回路に関する。
て好適な位相比較回路に関する。
所定入力信号に可変周波数発振器の発振周波数及び位相
を一致させる方法として、PLL (phastt−1
oeked 1oop )回路が従来より用いられてい
る。
を一致させる方法として、PLL (phastt−1
oeked 1oop )回路が従来より用いられてい
る。
このT’LL回路の一般的構成が第1図に示されており
、lij位相比較器、2はループの帯域、過渡応答等を
決める補償回路、3は入力電圧に応じて発振周波数が可
変な電圧制御発振器(VCO)である。
、lij位相比較器、2はループの帯域、過渡応答等を
決める補償回路、3は入力電圧に応じて発振周波数が可
変な電圧制御発振器(VCO)である。
なお、PLL回路の動作についてはよく知られているの
で、ここでは説明を省略する。
で、ここでは説明を省略する。
かかるPLL回路は、例えば、自己同期可能な方式で変
調されたPCM(pulse eodtt modul
ation)信号からのビット同期信号の再生に用いら
れる。
調されたPCM(pulse eodtt modul
ation)信号からのビット同期信号の再生に用いら
れる。
このような応用においては、必ずしも入力信号は連続し
た単一周波数の信号ではな(、PCM信号のニップを検
出した信号を入力とするため散発的な不連続信号である
のが通常である。またPCM信号の伝送路に対する外乱
或いは記録媒体の欠陥などによりPCM信号の一時的な
欠除を生ずることもある。
た単一周波数の信号ではな(、PCM信号のニップを検
出した信号を入力とするため散発的な不連続信号である
のが通常である。またPCM信号の伝送路に対する外乱
或いは記録媒体の欠陥などによりPCM信号の一時的な
欠除を生ずることもある。
このような信号の状態においても、安定な位相同期を維
持するために第2図(α)及び(b)に示す様な補償回
路2a 、 2bが用いられる。この補償回路を用いれ
ば、入力信号が欠除した場合、補償回路の入力が零にな
るため、補償回路の出力電圧は入力信号が欠除する前の
状態に保たれ、電圧制御発振器3の発振周波数も一定に
なり、再び入力信号が入ってきた場合、即座に同期可能
となる。
持するために第2図(α)及び(b)に示す様な補償回
路2a 、 2bが用いられる。この補償回路を用いれ
ば、入力信号が欠除した場合、補償回路の入力が零にな
るため、補償回路の出力電圧は入力信号が欠除する前の
状態に保たれ、電圧制御発振器3の発振周波数も一定に
なり、再び入力信号が入ってきた場合、即座に同期可能
となる。
しかし、位相比較器1が直流オフセットを持っている場
合は、入力信号が無ぐても位相比較器1の出力は零にな
らず、したがって補償回路2の1j力は徐々に変化し、
これに追従して電圧制御全損53の発振周波数も変化す
る。このため再度入力信号が入ってきたときに即座に同
期することがで□きず、誤シの拡大やフレーム同期のは
ずれなどを招来する場合が多々あった。
合は、入力信号が無ぐても位相比較器1の出力は零にな
らず、したがって補償回路2の1j力は徐々に変化し、
これに追従して電圧制御全損53の発振周波数も変化す
る。このため再度入力信号が入ってきたときに即座に同
期することがで□きず、誤シの拡大やフレーム同期のは
ずれなどを招来する場合が多々あった。
第3.図には、通常量も多く使用されている位相比較器
1の回路例が示されている。かかる位相比較器1は3個
の差動アンプto 、 u 、 12及び2個のカレン
トミラー回路13 、14からなる二重平衡型差動回路
を用いたものであシ、入力1及び入力2に印加された2
つの入力信号の位相差に応じた電流が出力に得られる。
1の回路例が示されている。かかる位相比較器1は3個
の差動アンプto 、 u 、 12及び2個のカレン
トミラー回路13 、14からなる二重平衡型差動回路
を用いたものであシ、入力1及び入力2に印加された2
つの入力信号の位相差に応じた電流が出力に得られる。
もちろん負荷抵抗をつけて電圧出力として導出する場合
も多い。この位相比較器では、直流バイアス電流が流れ
ているため、差動対を構成するトランジスタの7ツチン
グ、入力信号のデー−ティー比、ミラー回路の伝達特性
等のバラツキによりオフセット電流が生ずる。このため
前述の様にPCM信号のピッ゛ト同期信号の再生に用い
る場合、オフセットの調整を行なう必要が生じたり、調
整を行なっても温度等によるドリフトによって安定度が
損なわれる等の欠点があった。
も多い。この位相比較器では、直流バイアス電流が流れ
ているため、差動対を構成するトランジスタの7ツチン
グ、入力信号のデー−ティー比、ミラー回路の伝達特性
等のバラツキによりオフセット電流が生ずる。このため
前述の様にPCM信号のピッ゛ト同期信号の再生に用い
る場合、オフセットの調整を行なう必要が生じたり、調
整を行なっても温度等によるドリフトによって安定度が
損なわれる等の欠点があった。
よって、本発明の目的は、本質的に直流オフセットの生
じない位相比較回路を提供することである。
じない位相比較回路を提供することである。
本発明による位相比較回路は、差動対トランジスタを設
け、この差動対トランジスタの共通エミッタに第1の入
力信号を加えると共に、差動対トランジスタの各ペース
には第2の入力信号に基づいて差動的に変化する信号を
それぞれ印加し、第1の入力信号が不連続であったり一
時的に欠除して印加されない場合には、差動対トランジ
スタのコレクタには電流が殆ど流れないように動作点を
設定し、差動対トランジスタのコレクタから第1及び第
2の入力信号の位相差出力を導出するようになっている
。
け、この差動対トランジスタの共通エミッタに第1の入
力信号を加えると共に、差動対トランジスタの各ペース
には第2の入力信号に基づいて差動的に変化する信号を
それぞれ印加し、第1の入力信号が不連続であったり一
時的に欠除して印加されない場合には、差動対トランジ
スタのコレクタには電流が殆ど流れないように動作点を
設定し、差動対トランジスタのコレクタから第1及び第
2の入力信号の位相差出力を導出するようになっている
。
以下、図面を用いて本発明の実施例を詳細に説明する。
第4図は本発明の一実施例を示す回晃図であシ、トラン
ジスタQ1.Q2及びQ、、Q4で2組の差動対が構成
されている。トランジスタQ1とQ4.Q2とQ3のペ
ースが共通接続され、トランジスタQ1とQ3.Q2と
Q4のコレクタが共通接続されている。
ジスタQ1.Q2及びQ、、Q4で2組の差動対が構成
されている。トランジスタQ1とQ4.Q2とQ3のペ
ースが共通接続され、トランジスタQ1とQ3.Q2と
Q4のコレクタが共通接続されている。
各共通接続コレクタにはトランジスタQ6.Q、で構成
された電流ミラー回路が接続されている。入力1に印加
される第1の入力信号はトランスTにより同相信号と逆
相信号の両者に変換され、抵抗FL、、R2を介して差
動対トランジスタの各共通エミッタに加えられる。
された電流ミラー回路が接続されている。入力1に印加
される第1の入力信号はトランスTにより同相信号と逆
相信号の両者に変換され、抵抗FL、、R2を介して差
動対トランジスタの各共通エミッタに加えられる。
一方、第2や入力信号は入力2に入力され、トランジス
タQ8.Q7.Q、。、Q14.1抵抗R3,R4,R
5で構成された差動増幅器を経由して差動対トランジス
タQ1.Q4及びQ2−Qsのミースに供給される・こ
こでトランジスタQ1.Q4のペースには第2の入力信
号と同相の信号が、トランジスタQ2.Q3のペースに
は逆相の信号が加わるものとする。また差動増幅器の負
荷を構成するダイオード接続されたトランジスタQ、。
タQ8.Q7.Q、。、Q14.1抵抗R3,R4,R
5で構成された差動増幅器を経由して差動対トランジス
タQ1.Q4及びQ2−Qsのミースに供給される・こ
こでトランジスタQ1.Q4のペースには第2の入力信
号と同相の信号が、トランジスタQ2.Q3のペースに
は逆相の信号が加わるものとする。また差動増幅器の負
荷を構成するダイオード接続されたトランジスタQ、。
、Q、1のPN接合素子及び抵抗R4,R5においては
抵抗によって電流を分流し、ダイオード(Q、。、Ql
、 )に流れる電流を微小にすることによって順方向電
圧を小さくしている。これにより第1の入力信号が不連
続であったり、一時的に欠除したときに差動対トランジ
スタQ、〜Q4に流れる電流が極微小となるように動作
点を設定している。そして第1及び第2の入力信号の位
相比較出力はトランジスタQ2.Q4及びQ7の各コレ
クタの接続点から得るようになっている。
抵抗によって電流を分流し、ダイオード(Q、。、Ql
、 )に流れる電流を微小にすることによって順方向電
圧を小さくしている。これにより第1の入力信号が不連
続であったり、一時的に欠除したときに差動対トランジ
スタQ、〜Q4に流れる電流が極微小となるように動作
点を設定している。そして第1及び第2の入力信号の位
相比較出力はトランジスタQ2.Q4及びQ7の各コレ
クタの接続点から得るようになっている。
次に、かかる構成の動作を第5.図の波形図に基づいて
説明する。
説明する。
第5図(a)及び(6)はそれぞれ第1及び第2の入力
信号となる。第1の入力信号(α)は入力1に入力され
、トランスTを介して差動対トランジスタQ、。
信号となる。第1の入力信号(α)は入力1に入力され
、トランスTを介して差動対トランジスタQ、。
Q2及びQ3.Q4のエミッタに加わる。この時トラン
ジスタQ1.Q2のエミッタには第1の入力信号(a)
と同相の信号が、トランジスタQs =Q4のエミッタ
には逆相の信号が加わることになる。また、差動対トラ
ンジスタの各ペースには差動的に変化する第2の入力信
号(b)が加えられる。
ジスタQ1.Q2のエミッタには第1の入力信号(a)
と同相の信号が、トランジスタQs =Q4のエミッタ
には逆相の信号が加わることになる。また、差動対トラ
ンジスタの各ペースには差動的に変化する第2の入力信
号(b)が加えられる。
このように第1及び第2の入力信号が供給されたトラン
ジスタQ、〜Q4 のそれぞれはペースが高電位でエミ
ッタが負電位の時のみ電流を流す。すなわち、トランジ
スタQ、は第1の入力信号(α)が負でかつ第2の入力
信号(6) 25i高レベルの時電流を流し、従って第
5図(c)のような電流が流れる。同様にして、トラン
ジスタQ2は第1の入力信号が負、第2の入力信号が低
レベルの時、トランジスタQ3は第1の入力信号が正、
第2の入力信号が低レベルの時、トランジスタQ4は第
1の入力信号が正1、第2の入力信号が高レベルの時の
み電流を流す。
ジスタQ、〜Q4 のそれぞれはペースが高電位でエミ
ッタが負電位の時のみ電流を流す。すなわち、トランジ
スタQ、は第1の入力信号(α)が負でかつ第2の入力
信号(6) 25i高レベルの時電流を流し、従って第
5図(c)のような電流が流れる。同様にして、トラン
ジスタQ2は第1の入力信号が負、第2の入力信号が低
レベルの時、トランジスタQ3は第1の入力信号が正、
第2の入力信号が低レベルの時、トランジスタQ4は第
1の入力信号が正1、第2の入力信号が高レベルの時の
み電流を流す。
従って、それぞれのコレクタ電流は第5図((り 、
(g)及び(至)のようになる。さらにトランジスタQ
1.Q。
(g)及び(至)のようになる。さらにトランジスタQ
1.Q。
のコレクタ出力はトランジスタQ6.Q7からなる電流
ミラー回路で反転された後トランジスタQ2.Q4のコ
レクタに供給されるので、出力端に得られる電流は流れ
出る方向を正とすれば第5図(g)のようになる。
ミラー回路で反転された後トランジスタQ2.Q4のコ
レクタに供給されるので、出力端に得られる電流は流れ
出る方向を正とすれば第5図(g)のようになる。
第5図の波形図では第1の入力信号(α)に比較して第
2の入力信号(b)の位相が頒以上遅れているので出力
電流の平均値は正となっている。位相差が900の時出
力の平均電流が零、それ以下だと平均電流が負になるこ
とは上述の説明から明白である。
2の入力信号(b)の位相が頒以上遅れているので出力
電流の平均値は正となっている。位相差が900の時出
力の平均電流が零、それ以下だと平均電流が負になるこ
とは上述の説明から明白である。
このようにして、2つの入力信号の位相差に対応した出
力を得ることができる。また前述したように第1の入力
信号が欠除した時、トランジスタQ、−Q。には殆ど電
流が流れないように動作点が選定されているので、PC
M信号のピット同期信号の再生に用いる場合、PCM信
号から得られるピット同期信号成分を第1の入力信号、
電圧制御発振器の出力を第2の入力信号とすれば、PC
M信号からの信号が不連続であったり、一時的に欠除し
た場合には、出力電流は殆ど流れず、後置される補償回
路の出力の変動はない。ひいては電圧制御発振器の周波
数の漂動もなく、安定なピット同期信号を再生すること
ができる。
力を得ることができる。また前述したように第1の入力
信号が欠除した時、トランジスタQ、−Q。には殆ど電
流が流れないように動作点が選定されているので、PC
M信号のピット同期信号の再生に用いる場合、PCM信
号から得られるピット同期信号成分を第1の入力信号、
電圧制御発振器の出力を第2の入力信号とすれば、PC
M信号からの信号が不連続であったり、一時的に欠除し
た場合には、出力電流は殆ど流れず、後置される補償回
路の出力の変動はない。ひいては電圧制御発振器の周波
数の漂動もなく、安定なピット同期信号を再生すること
ができる。
□ なお、上記実施例においては、差動対トランジ
スタを2組設けた場合について説明したが、差動対トラ
ンジスタを1組とすることもできるdこの場合、第1の
入力信号が負の時のみ位相比較出力が得られることにな
る。
スタを2組設けた場合について説明したが、差動対トラ
ンジスタを1組とすることもできるdこの場合、第1の
入力信号が負の時のみ位相比較出力が得られることにな
る。
以上詳述した如く、本発明による位相比較回路において
は、入力信号が不連続であったり欠除したときの直流オ
フセットが極めて少ない。また、電流モードでのスイッ
チングであるため高い周波数まで使用できる。更に、回
路が簡単−でしかも集積化に適している。また、かかる
位相比較回路は例えばPCM信号のピット同期信号の再
生などのように不連続な信号を入力とするPLL回路の
位相比 −較器に適している。
は、入力信号が不連続であったり欠除したときの直流オ
フセットが極めて少ない。また、電流モードでのスイッ
チングであるため高い周波数まで使用できる。更に、回
路が簡単−でしかも集積化に適している。また、かかる
位相比較回路は例えばPCM信号のピット同期信号の再
生などのように不連続な信号を入力とするPLL回路の
位相比 −較器に適している。
第1図はPLL回路の一般的構成を示すブロック図、第
2図(−及び(b)は第1図における補償回路の具体的
構成を示す回路図、第3図は位相比較器の従来例を示す
回路図、第4図は本発明の一実施例を示す回路図、第5
図は第4図の動作を説明するための波形図である。 主要部分の符号の説明 1・・・位相比較器 2,2a、26・・・
補償回路、3・・−電圧制御発振器 Q、−Q2 、Qs−Qa・・・差動対トランジスタQ
6.Q7・・・電流ミ弘トランジスタT・・・トランス 出願人 ・母イオニア株式会社 代理人 弁理士籐材元彦 工/図 3、i、 毛2図 、わ。 尾汀 エ ノ 尾4圀 −¥、512]
2図(−及び(b)は第1図における補償回路の具体的
構成を示す回路図、第3図は位相比較器の従来例を示す
回路図、第4図は本発明の一実施例を示す回路図、第5
図は第4図の動作を説明するための波形図である。 主要部分の符号の説明 1・・・位相比較器 2,2a、26・・・
補償回路、3・・−電圧制御発振器 Q、−Q2 、Qs−Qa・・・差動対トランジスタQ
6.Q7・・・電流ミ弘トランジスタT・・・トランス 出願人 ・母イオニア株式会社 代理人 弁理士籐材元彦 工/図 3、i、 毛2図 、わ。 尾汀 エ ノ 尾4圀 −¥、512]
Claims (4)
- (1)第1の入力信号が共通エミッタに、第2の入力信
号に基づいて差動的に変化する2つの信号が各ペースに
印加される差動対トランジスタと、前記第1の入力信号
が印加されない時には前記差動対トランジスタのコレク
タに殆ど電流が流れないように動作点を設定する設定回
路とを備え、前記差動対トランジスタのコレクタから前
記第1及び第2の入力信号の位相差出力を導出するよう
になされたことを特徴とする位相比較回路。 。 - (2)前記設定回路は、前記差動対トランジスタのペー
スとアース間に接続されたPN接合素子と、前記PN接
合素子と並列接続された抵抗とからなることを特徴とす
る特許請求の範囲第1項記載の位相比較回路。 - (3)前記差動対トランジスタのコレクタに接続された
電流ミラー回路を有し、電流出力を得るようになされた
ことを特徴とする特許―求の範囲第1項記載の位相比較
回路。 - (4)前記差動対トランジスタが2組設けられ、各共通
エミッタのそれぞれに前記第1の入力信号1と同相及び
逆相の信号を印加す−るようになされた。 ことを特徴とする特許請求の範囲第1項、第2項又は第
3項記載の位相比較回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12985981A JPS5831616A (ja) | 1981-08-18 | 1981-08-18 | 位相比較回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12985981A JPS5831616A (ja) | 1981-08-18 | 1981-08-18 | 位相比較回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5831616A true JPS5831616A (ja) | 1983-02-24 |
Family
ID=15020029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12985981A Pending JPS5831616A (ja) | 1981-08-18 | 1981-08-18 | 位相比較回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5831616A (ja) |
-
1981
- 1981-08-18 JP JP12985981A patent/JPS5831616A/ja active Pending
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