JPS5831556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5831556A JPS5831556A JP12903281A JP12903281A JPS5831556A JP S5831556 A JPS5831556 A JP S5831556A JP 12903281 A JP12903281 A JP 12903281A JP 12903281 A JP12903281 A JP 12903281A JP S5831556 A JPS5831556 A JP S5831556A
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- Japan
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- nitride film
- silicon nitride
- film
- semiconductor device
- substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にＭ配線等の
下地となる絶縁性１１Ｎ換の表面平滑化方法の改良に係
わるものである。
下地となる絶縁性１１Ｎ換の表面平滑化方法の改良に係
わるものである。
半導体装置の製造過程において、半導体基板の表面Ｃ二
配縁電極を選択的（＝設けることにより段差が必然的に
形成されるが、この段差は、その後の素子形成（二おい
て寸法の制御を悪化させ、特にＡ／ 配８％の配ＩＮ層
の断線を発生し易いため、半導体装置の做細化、＾鴨・
良東横化を妨げるばかりでなく、信頼性の低下を招く原
因となっていた。
配縁電極を選択的（＝設けることにより段差が必然的に
形成されるが、この段差は、その後の素子形成（二おい
て寸法の制御を悪化させ、特にＡ／ 配８％の配ＩＮ層
の断線を発生し易いため、半導体装置の做細化、＾鴨・
良東横化を妨げるばかりでなく、信頼性の低下を招く原
因となっていた。
従来ＡＪ 配線等の下地となる絶縁性被膜の平滑化方法
としては、一般（ニリンガラス膜（Ｐ８ＧＩＩ）のメル
ト注力５用いられている。この方法は配線電極を設けた
半導体主表面に、制御された→ン濃度を有するＣＶＤ・
８４０．膜を形成した後、これを１０００°０以上の温
度Ｃ二加熱して流動化する方法であるが、浅い拡散層の
劃−が蒙求される高密度半導体装置では、拡散層が拡大
するため不過当である。
としては、一般（ニリンガラス膜（Ｐ８ＧＩＩ）のメル
ト注力５用いられている。この方法は配線電極を設けた
半導体主表面に、制御された→ン濃度を有するＣＶＤ・
８４０．膜を形成した後、これを１０００°０以上の温
度Ｃ二加熱して流動化する方法であるが、浅い拡散層の
劃−が蒙求される高密度半導体装置では、拡散層が拡大
するため不過当である。
このためメルト法の低温化（約９００℃）ε：は、Ｐ８
Ｇ膜中のリン績度を増加させればよいが・反面、リンと
配線層のｈｔとが反応し易くなり、いわゆるＡｊコロ−
ジョンを発生して信頼性が低下する間両がある。
Ｇ膜中のリン績度を増加させればよいが・反面、リンと
配線層のｈｔとが反応し易くなり、いわゆるＡｊコロ−
ジョンを発生して信頼性が低下する間両がある。
近年、ｌ配５ｔｉｑの下地となる絶縁性被膜の平滑化方
法としてエッチ・バック法と呼ばれる新しい方法が提案
されている・ この方法は段差を有する半導体の主表面全面Ｉニプラズ
マＣＶＤ法６二よりシリコンナイトライド膜を形成し、
その膜表面を反応性イオンエツチングでエツチングする
と、シリコンナイトライド膜の凹部のエツチング速度が
凸部（：比べて着しく遅くなり、その結果シリコンナイ
トライド膜の表面が平滑化される埃象を利用したもので
ある。
法としてエッチ・バック法と呼ばれる新しい方法が提案
されている・ この方法は段差を有する半導体の主表面全面Ｉニプラズ
マＣＶＤ法６二よりシリコンナイトライド膜を形成し、
その膜表面を反応性イオンエツチングでエツチングする
と、シリコンナイトライド膜の凹部のエツチング速度が
凸部（：比べて着しく遅くなり、その結果シリコンナイ
トライド膜の表面が平滑化される埃象を利用したもので
ある。
このエッチ・パック法は常温で平滑化できるため、従来
のメルト法のようＣ二、浅い拡散層の制御が困難となっ
たり、ＰＳＧ ｊｌ中のリンとＡ／との反応によるＡＩ
エコージョンの問題は発生しない。
のメルト法のようＣ二、浅い拡散層の制御が困難となっ
たり、ＰＳＧ ｊｌ中のリンとＡ／との反応によるＡＩ
エコージョンの問題は発生しない。
しかしながら、エッチΦバック法では絶縁性被膜となる
プラズマＣＶＤ法にょるノリコツナイトライド膜の形成
温度が約３００ ”Ｏと低温であるた嶋、内部にピンホ
ールが多数発生し、膜質が粗くなり、リーク電流を生じ
射出性が低トする欠点があった。
プラズマＣＶＤ法にょるノリコツナイトライド膜の形成
温度が約３００ ”Ｏと低温であるた嶋、内部にピンホ
ールが多数発生し、膜質が粗くなり、リーク電流を生じ
射出性が低トする欠点があった。
本発明は、かかる従来の欠点に麺みなされたもので、シ
リコンナイトライド膜の表面平滑化と膜質の改善を図っ
てリーク′＃ＬｆＬの発生を抑制し、耐圧性の向上を図
ると共に、 Ａ／ 配線等の断切れを防止し、微細側−
を容易にして信頼性の高い半導体装置の製造方法を提供
するものである。
リコンナイトライド膜の表面平滑化と膜質の改善を図っ
てリーク′＃ＬｆＬの発生を抑制し、耐圧性の向上を図
ると共に、 Ａ／ 配線等の断切れを防止し、微細側−
を容易にして信頼性の高い半導体装置の製造方法を提供
するものである。
即ち本発明方法は牛導体主表面上に段差な南する配線電
極を形成した後、主表面全面にプラズマＣＶＤ法により
シリコンナイトライド膜を微積し、次いで反応性イオン
エンチングＣ二より前記シリコンナイトライド膜の一部
を除去してその表面を平滑化した後、シリコンナイトラ
イド膜の形成温Ｆ！ｊｔ以上、配線電極の融点未満の温
度で熱処理してシリコンナイトライド膜中のピンホール
を緻密化することを％黴とするものである。
極を形成した後、主表面全面にプラズマＣＶＤ法により
シリコンナイトライド膜を微積し、次いで反応性イオン
エンチングＣ二より前記シリコンナイトライド膜の一部
を除去してその表面を平滑化した後、シリコンナイトラ
イド膜の形成温Ｆ！ｊｔ以上、配線電極の融点未満の温
度で熱処理してシリコンナイトライド膜中のピンホール
を緻密化することを％黴とするものである。
以下本発明方法を詳細に説明する。
本発明において電極配口層を形成する物質としては、例
えば多結晶Ｖリブン、モリブデンＶリチイド、タングス
テンなどが挙られる。
えば多結晶Ｖリブン、モリブデンＶリチイド、タングス
テンなどが挙られる。
本発明において絶縁性被膜としてプラズマＣＶＤ法によ
り形成したシリコンナイトライド膜を用いる理由は、反
応性イオンエツチング病より表向の平滑化作用を有する
ものが、上記のシリコンナイトライド膜に限られ、同じ
プラズマＣＶＤ法でもシリコン酸化膜や、通常の常温お
よび低圧ＣＶＤ法Ｃ二よるシリコン酸化膜、および熱酸
化膜では平滑化作用が認められないからである。
り形成したシリコンナイトライド膜を用いる理由は、反
応性イオンエツチング病より表向の平滑化作用を有する
ものが、上記のシリコンナイトライド膜に限られ、同じ
プラズマＣＶＤ法でもシリコン酸化膜や、通常の常温お
よび低圧ＣＶＤ法Ｃ二よるシリコン酸化膜、および熱酸
化膜では平滑化作用が認められないからである。
また本発明においてシリコンナイトライド膜の表向平滑
化後、行なう熱処理の温度はシリコンナイトライド膜の
形成温度以上、組紐電極の融点未満の温度範囲であり例
えば６００〜１１００℃の範囲が好適である。
化後、行なう熱処理の温度はシリコンナイトライド膜の
形成温度以上、組紐電極の融点未満の温度範囲であり例
えば６００〜１１００℃の範囲が好適である。
更に熱処理の雰囲気としては０．を含む酸化性雰囲気、
Ｈｌを含む水素燃焼酸化性雰囲気。
Ｈｌを含む水素燃焼酸化性雰囲気。
Ｎ、などの不活性ガス雰囲気など何れでも良く、また嶌
圧中で熱処理しても良い。
圧中で熱処理しても良い。
以Ｆ本発明の実施例を図面を参照して絆細に説明する。
第１図−二示すよう響二シリコン基叡などの牛専体基歇
ｌの上４：＃に化被膜２を形成し、東（二この上に配線
電極Ｊを写真蝕刻法を用い℃選択的Ｅ形成すること（二
より半導体基板１の主表面４４二段差のある状態となる
。
ｌの上４：＃に化被膜２を形成し、東（二この上に配線
電極Ｊを写真蝕刻法を用い℃選択的Ｅ形成すること（二
より半導体基板１の主表面４４二段差のある状態となる
。
次に第２ｋＪ（：不すようＣ二主表向４の全面（＝プラ
ズマＣＶＤ法番二よりシリコンナイトライド膜５を厚さ
約２ ｐｍ ｌ二形成すると、シリコンナイトクイド膜
５０表面形状は、配ｌ１ｌｔ極Ｓ、Ｓ間の段差に対応し
て深さ約２７［１の凹部６が形成される。このときの反
応条件は、例えばｆ３ ｉｌ（、−１４３−Ｎ、 系
の反応ガスで、基板温度が３３０℃、高周波電力はａ
ｏ ｏｗ、圧力は０．５ Ｔｏｒｒで行なう。
ズマＣＶＤ法番二よりシリコンナイトライド膜５を厚さ
約２ ｐｍ ｌ二形成すると、シリコンナイトクイド膜
５０表面形状は、配ｌ１ｌｔ極Ｓ、Ｓ間の段差に対応し
て深さ約２７［１の凹部６が形成される。このときの反
応条件は、例えばｆ３ ｉｌ（、−１４３−Ｎ、 系
の反応ガスで、基板温度が３３０℃、高周波電力はａ
ｏ ｏｗ、圧力は０．５ Ｔｏｒｒで行なう。
次（−反応性イオンエツチングＣ二よりＶシコンナイト
２イド膜１の表面をエツチングする。このエツチング条
件は、例えはＣｋ’、−Ｈ，系反応ガスでＨ１濃度は３
３−のものを用い、高周電力は１５０Ｗ、圧力は１０ｍ
Ｔｏｒｒで行なう。このエツチングでは、ノリコンナイ
トクイドｊＩｌｌｊの表面を犀さｌＰｍ エツチングす
るとき、凹部６のＶリコンナイトクイド膜５は０．１側
根度除去されるだけであるため、表面形状はｔｓ３図に
示すようにほぼ平滑化される。
２イド膜１の表面をエツチングする。このエツチング条
件は、例えはＣｋ’、−Ｈ，系反応ガスでＨ１濃度は３
３−のものを用い、高周電力は１５０Ｗ、圧力は１０ｍ
Ｔｏｒｒで行なう。このエツチングでは、ノリコンナイ
トクイドｊＩｌｌｊの表面を犀さｌＰｍ エツチングす
るとき、凹部６のＶリコンナイトクイド膜５は０．１側
根度除去されるだけであるため、表面形状はｔｓ３図に
示すようにほぼ平滑化される。
前記Ｖリコンナイトライド膜５は約３００℃の低温で形
成されるため膜質が粗で内部にピンホール１が多く、更
Ｃ：反応性イオンエツチング処理１：よりピンホール１
が増大するため、リーク電流の発生の原因となると共（
：、耐圧性が低Ｆする。
成されるため膜質が粗で内部にピンホール１が多く、更
Ｃ：反応性イオンエツチング処理１：よりピンホール１
が増大するため、リーク電流の発生の原因となると共（
：、耐圧性が低Ｆする。
ここまでの工程は従来と一一であるが、本発明では爽（
二熱処理工程な付加して膜質を改善する。
二熱処理工程な付加して膜質を改善する。
この熱処理工程は第４図に示すように約６００〜１１０
０℃の温度で熱処理することＣ二よりｖ９コンナイトク
イド膜５の表向に良質の熱酸化膜が形成されピンホール
１が緻密化して減少し絶縁性、耐圧性が向上する・ 次（：第５図に示すよう（＝平滑化されたシリコンナイ
トライド膜５０表面にＡｊ 配線Ｎｋ８を形成し、多層
配線の半導体装置を製造するものである。
０℃の温度で熱処理することＣ二よりｖ９コンナイトク
イド膜５の表向に良質の熱酸化膜が形成されピンホール
１が緻密化して減少し絶縁性、耐圧性が向上する・ 次（：第５図に示すよう（＝平滑化されたシリコンナイ
トライド膜５０表面にＡｊ 配線Ｎｋ８を形成し、多層
配線の半導体装置を製造するものである。
以上説明した如く本発明に係わる半導体装置の製造方法
によればＶリコンナイトライド膜の表面平滑化とピンホ
ールを緻密化し膜質の数置な図って、リーク電流の発生
を抑制し、耐圧性の向上を図ると共に、上層のＡｊ
配置１１ＡＩの断切れを防止し、微細制御な容易（ニジ
て信頼性の高い半導体装筺が得られるものである。
によればＶリコンナイトライド膜の表面平滑化とピンホ
ールを緻密化し膜質の数置な図って、リーク電流の発生
を抑制し、耐圧性の向上を図ると共に、上層のＡｊ
配置１１ＡＩの断切れを防止し、微細制御な容易（ニジ
て信頼性の高い半導体装筺が得られるものである。
！１図乃至第５図は本発明の一実施例により半導体Ｐ置
を製造する方法を馳次工＠嬬二従って示す断面図である
。 １・・・半導体基板、２・・・酸化被膜、Ｊ・・・配線
電極・４・・・主ｉ！向、５・・・Ｖリコンナイトライ
ド膜、６・・・凹部、１・・・ピンホール、８・・・Ａ
ｊ配線層。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図
を製造する方法を馳次工＠嬬二従って示す断面図である
。 １・・・半導体基板、２・・・酸化被膜、Ｊ・・・配線
電極・４・・・主ｉ！向、５・・・Ｖリコンナイトライ
ド膜、６・・・凹部、１・・・ピンホール、８・・・Ａ
ｊ配線層。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図
Claims (3)
- （１） 牛導体王表向上（二段差を有する配線電極を
形成した後、主表面全面にプラズマＣＶＤ法媚：よりシ
リコンナイトライド膜を複機し、次いで反応性イオンエ
ツチングＩ：より前記シリコンナイトライド膜の一部を
除去してその表面を平滑化した後、シリコンナイトライ
ド膜の形成温度以上、配線電極の融点未満の温度で熱処
理することを性徴とする半導体装置の製造方法〇 - （２） 配線電極が、多結晶ｖ９コン、モリブデンＶ
リサイド、モリブデン、またはタングステンの何れか少
なくともｌ槽で形成されていることを特徴とする特許請
求の範ＷｉｗＩＪ１項紀載の半導体装置の製造方法。 - （３）熱処理を、その雰囲気が０． 、 Ｈ，、Ｎ、の
何れか少なくとも１種を含んだ雰囲気で行なうことを特
徴とする特許請求の範８第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12903281A JPS5831556A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12903281A JPS5831556A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831556A true JPS5831556A (ja) | 1983-02-24 |
Family
ID=14999425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12903281A Pending JPS5831556A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110244A (ja) * | 1984-06-15 | 1986-01-17 | ノーザン・テレコム・リミテッド | 半導体ウエハ上に誘電体層をデポジツトする方法 |
-
1981
- 1981-08-18 JP JP12903281A patent/JPS5831556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110244A (ja) * | 1984-06-15 | 1986-01-17 | ノーザン・テレコム・リミテッド | 半導体ウエハ上に誘電体層をデポジツトする方法 |
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