JPS5831458A - Address matching device - Google Patents

Address matching device

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Publication number
JPS5831458A
JPS5831458A JP56128600A JP12860081A JPS5831458A JP S5831458 A JPS5831458 A JP S5831458A JP 56128600 A JP56128600 A JP 56128600A JP 12860081 A JP12860081 A JP 12860081A JP S5831458 A JPS5831458 A JP S5831458A
Authority
JP
Japan
Prior art keywords
address
match
signal
program
outputted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56128600A
Other languages
Japanese (ja)
Inventor
Toshikatsu Watabe
渡部 利克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP56128600A priority Critical patent/JPS5831458A/en
Publication of JPS5831458A publication Critical patent/JPS5831458A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/36Preventing errors by testing or debugging software

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

PURPOSE:To analyze faulty hardware and software, by collating an address of an address bus with a set address, and also outputting a coincidence signal of a counting value of an address matching signal, and the number of times of setting. CONSTITUTION:A matching address is sent out to a data bus BUS1 from a console 4, and also a setting signal SET1 is outputted to an address coincidence detecting part 3. Subsequently, a match counting number is sent out, and also a setting signal SET2 is outputted to a control counter 5. After that, when a CPU1 starts execution of a program, coincidence of an address on an address bus AB, and a set matching address is detected 3, and a matching signal MATCH is outputted to the counter 5 and a program stop controlling part 2. Also, when the match counting number set in advance coincides with the number of times of input of the signal MATCH, a coincidence signal CN0 is outputted to the control part 2 from the counter 5. Subsequently, a stop command HALT is outputted to the CPU1 from the controlling part 2, and the progress of the program is stopped.

Description

【発明の詳細な説明】 本発明はアドレスマツチ装置に係り、特に電子計算機、
マイクロコンビ凰−夕及びこれらの応用製品、まkは開
発支援等を行う周辺機器に適用するに好適なアドレスマ
ツチ装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an address matching device, and more particularly, to an address matching device for an electronic computer,
The present invention relates to an address matching device suitable for application to peripheral devices for supporting development, etc.

プログラムの開発を友はデバッグ段階で使用する電子計
算機のコントロールパネルやコンソールハネル、ま几は
マイクロコンビ二一タ等のソフトウェア開発支援ツール
に付随するアドレスマツチ機能、つtbアドレス・スト
ップ、プログラムカウンタ停止(PCHALT)やブレ
ークポイント等としては従来から以下に述べる様な方式
が知られている。
The computer control panel and console panel used in the debugging stage of program development are useful for the address match function, address stop, and program counter stop associated with software development support tools such as microcombiners. As (PCHALT), break points, etc., the following methods are conventionally known.

先ず、プログラムのデバッグ段階でプログラムの流れが
プログラマの意図する様に流れるか否かを確認し、プロ
グラムのミスを発見すべく、任意のストップアドレスを
指定し之後にプログラムをスタートさせて、CPU(中
央処理装置)Kよるプログラム実行が指定し次ストップ
アドレスに到達するか否かでプログラムの良否を判一定
する。しかしながら、この方法ではソフトウェアやハー
ドウェアの暴走と異常動作に対して、一部しか診断出来
ず、次の様な欠点がある。
First, in the debugging stage of the program, check whether the program flows as intended by the programmer, and in order to discover any mistakes in the program, specify an arbitrary stop address, start the program, and then The quality of the program is determined based on whether the program execution by the central processing unit K reaches the specified next stop address or not. However, this method can only partially diagnose software and hardware runaways and abnormal operations, and has the following drawbacks.

(1)サブルーチン内でアドレスマツチをかけたい場合
、そのサブルーチン内に入る度にストップす□る。つま
シ、サブルーチンの所定回数コール後のストップが出来
ない。このため当該所定数が小さければプログラマの手
動操作でも十分であるが、これが大きいと操作が大変で
ある。
(1) If you want to perform an address match within a subroutine, stop every time you enter that subroutine. Unfortunately, it is not possible to stop a subroutine after it has been called a certain number of times. Therefore, if the predetermined number is small, manual operation by the programmer is sufficient, but if the predetermined number is large, the operation becomes difficult.

悸) データ転送や周辺機器の制御を伴う場合、プログ
ラムがストップしてもハードウェアは動作を続行する。
If the program involves data transfer or peripheral device control, the hardware continues to operate even if the program stops.

この次め、プログラムかストップしt時点でソフトウェ
アとハードウェアの同期がとれなくなシ、以降の異常解
析が困謔となる。っtシ、Ijk濫の叉イクロコンビ為
−タ応用製品はハードウェアとソフトウェアの同時開発
進行が多い。従って、いかなる異状解析装置を用いても
ハードウェアを駆動するためのノアトウエアがハードウ
ェアに同期していなければ結果的には異常となり、この
状態でハードウェアとソフトウェアを解析するのは無理
である。例えば、データ転送では、任意のアドレスでス
トップさせると、以降は送信アンダーランまたは受信オ
ーバーランとなシ、ハードウェアはエラー処理等の動作
を実行する。従って、ある回数データ伝送を行った後は
、ハードウェアやソフトウェアの解析及び伝送データの
調査は出来ない。
Next, the program stops and the software and hardware are no longer synchronized at time t, making subsequent abnormality analysis difficult. In many cases, hardware and software are being developed simultaneously for IJK multi-microcombi data application products. Therefore, no matter what abnormality analysis device is used, if the software for driving the hardware is not synchronized with the hardware, an abnormality will result, and it is impossible to analyze the hardware and software in this state. For example, in data transfer, if it is stopped at an arbitrary address, there will be no transmission underrun or reception overrun, and the hardware will perform operations such as error processing. Therefore, after data transmission has been performed a certain number of times, analysis of hardware and software and investigation of transmitted data are no longer possible.

従って、本発明の目的は上述の従来技術の欠点をなくシ
、条件付でのアドレスマツチを可能とすることによシ、
ハードウェア、ソフトウェアの同時開発進行製品に対し
て、不完全なハードウェアとソフトウェアを解析できる
ようにし、更にハードウェアとソフトウェアが同期しで
動作する必要がある装置に対して確実な解析手段を与え
得る新規のアドレスマツチ装置を提供するにある。
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to eliminate the above-mentioned drawbacks of the prior art and to enable conditional address matching.
For products in which hardware and software are being developed simultaneously, it is possible to analyze incomplete hardware and software, and it also provides a reliable means of analysis for devices that require hardware and software to operate in synchronization. The purpose of the present invention is to provide a novel address matching device.

以下、図面に従って本発明の詳細な説明する。・第1図
は本発明の一実施例に係るアドレスマツチ装置のブロッ
ク図で、同図中lはCPU、コはCPU/に対してスト
ップ指令HALTを与えるプルグラムストップ制御部、
ABはアドレス信号を転送するためのアドレスバス、C
Bはコントロール信号を転送する次めのコントロールバ
ス、ギはオペレータが各種条件を入力するためのコンソ
ール。
Hereinafter, the present invention will be described in detail with reference to the drawings.・FIG. 1 is a block diagram of an address match device according to an embodiment of the present invention, in which l represents a CPU, and C represents a program stop control unit that issues a stop command HALT to the CPU/;
AB is an address bus for transferring address signals, C
B is the next control bus that transfers control signals, and G is the console where the operator inputs various conditions.

BU8/は制御用のアドレスデータや設定データを転送
スるデータバス、Jはコンソール参からの設定信号SE
T/に基いてCPU/を停止させたいマツチアドレスを
データバスBU8/を介して取シ込み、このマツチアド
レスにアドレスバスAB上のアドレスが一致した時にマ
ツチ信号MATCHを出力すルアトレス一致検出部、!
はコンソールl i)h Cap (7)設定信号5E
T−に基づいてマツチカウント数をデータバスRUB/
を介して取シ込み、アトlレス一致検出部Jからのマツ
チ信号MA T CHのカウント値電がマツチカウント
数に一致すると一致信号CNOを出力する制御カウンタ
である。
BU8/ is a data bus that transfers address data and setting data for control, and J is a setting signal SE from the console.
a match address matching detection unit which takes in a match address at which the CPU/ is to be stopped based on T/ via a data bus BU8/, and outputs a match signal MATCH when an address on the address bus AB matches this match address; !
is console l i) h Cap (7) Setting signal 5E
The match count number based on the data bus RUB/
This is a control counter that outputs a match signal CNO when the count value of the match signal MATCH from the address match detection unit J matches the match count number.

かかる構成において、次にその動作を第2図のタイムチ
ャートに従9て説明する。ちなみに、第一図(4)はア
ドレスバスABのアドレスタイきング。
The operation of this configuration will now be described with reference to the time chart of FIG. By the way, Figure 1 (4) shows the address timing of address bus AB.

第−図俤)はコントロールバスCBの信号タイきング、
第i図(ロ)はデータバスBU8/のデータタイ建ング
、第2図(ロ)は設定信号8ET/、第一図(6)は設
定信号81TJ、第λ図(ロ)は制御カウンタJからの
一致信号CNO,第2図り)はデータ一致検出部3から
のマツチ信号MAYCH,第コ図(6)はCPU/に対
するストップ指令HALTである。ちなみに、第2図の
タイムチャート中、TIで示される〒がマツ □チアド
レス並びにマツチカウント数の設定期間、Tlで示され
る期間が、プログラムスタート以降の期間である。
Figure 2) shows the signal timing of the control bus CB,
Figure i (b) shows the data tie construction of the data bus BU8/, Figure 2 (b) shows the setting signal 8ET/, Figure 1 (6) shows the setting signal 81TJ, and Figure λ (b) shows the control counter J. The match signal CNO from the second figure) is the match signal MAYCH from the data coincidence detecting section 3, and the second figure (6) is the stop command HALT to the CPU/. Incidentally, in the time chart of FIG. 2, 〒 indicated by TI is the setting period for the match address and match count number, and the period indicated by Tl is the period after the start of the program.

先ず、期間T1の最初において、コンソール参からデー
タバスBUS/に対してマツチアドレスを送出すると共
に設定信号8ET/をアドレス一致検出部Jに出力する
。その結果、アドレス一致検出部Jはマツチアドレスを
設定される。次に1コンソールダからデータバスBU8
7に対してマツチカウント数を送出すると共に設定信号
BETコを制御力□ウンタ!に出力する。その結果、制
御カウンタ!にはマツチカウント数が設定される。
First, at the beginning of period T1, a match address is sent from the console to the data bus BUS/, and a setting signal 8ET/ is output to the address match detection section J. As a result, the address match detection section J is set with a matching address. Next, data bus BU8 is connected from 1 console
For 7, send out the match count number and control the setting signal BET □ Counter! Output to. As a result, control counter! The match count number is set for .

次に、期間T2において、CPU/がプログラムの実行
を開始すると、CPU/よシコントロールバスCBK対
して7工ツチ信号が出力される。このフェッチ信号はC
PUのインストラクシ冒ンレジスタに対してインストラ
クシ璽ンコードを7エツチする時に発生する信号である
。アドレス一致検出部Jでは、この7エどチ信号に同期
して、アドレスバスAB上のアドレスと一定されたマツ
チアドレスを比較して、一致が検出されればマツチ信号
MATCHを制御カウンタ!並びにプログラムストップ
制御部コに出力する。なお、制御カウンタ!はプリセッ
タプルダウンカウンタ構成を採シ、当初設定されたマツ
チカウント数をマツチ(IN号MA−TCHが入力され
る毎にカウントダウンする。さて、予め設定されたマツ
チカウント数をNとすると、マツチ信号MATCHがN
同人カされると制御カウンタjは「0」となシ、これを
表′わす信号、つまシ一致信号CNOをプログラムスト
ップ制御部コに出力する。
Next, in period T2, when the CPU/ starts executing the program, a 7-step signal is output to the CPU/control bus CBK. This fetch signal is C
This is a signal generated when the instruction code is etched into the instruction register of the PU. The address match detection section J compares the address on the address bus AB with the fixed match address in synchronization with the 7-match signal, and if a match is detected, the match signal MATCH is sent to the control counter! It is also output to the program stop control section. In addition, the control counter! adopts a presetter pull-down counter configuration, and counts down the initially set match count number (counts down every time IN No. MA-TCH is input. Now, if the preset match count number is N, then the match signal MATCH is N
When the same person is selected, the control counter j becomes "0" and outputs a signal representing this, a match signal CNO, to the program stop control section.

プログラムストップ制御部コ、は一致信号CNOを受け
ている時にマツチ信号MATCHをアドレス一致検出部
3よシ受は取ると、ストップ指令HALTをCPU/に
出力し、プログラムの進行を停止させる。
When the program stop control section receives the match signal MATCH from the address coincidence detection section 3 while receiving the coincidence signal CNO, it outputs a stop command HALT to the CPU/, and stops the progress of the program.

なお、制御カウンタ!に設定出来るマツチカウント数の
最大値は内蔵されるカウンタのビット数による。また、
一致検出の方式も、必ずしもダ6−ンカウント方式とす
る必要はなく、ディジタルコンパレータを用いてもよい
。この場合、マツチカウント数が同じである限シ再設定
する必要がないというメリットを生ずる。
In addition, the control counter! The maximum number of match counts that can be set depends on the number of bits of the built-in counter. Also,
The coincidence detection method does not necessarily have to be a down count method, and a digital comparator may also be used. In this case, there is an advantage that there is no need to reset as long as the match count number remains the same.

計算機の周辺機器はオペレーティングシステムの管理下
において、ドライバルーチンにて制御されるものであシ
、これはマイクロコンビエータであっても同じである。
Peripheral devices of a computer are controlled by a driver routine under the management of an operating system, and the same is true for microcombiators.

例えば、伝送制御モジ為−ルにおいては、このモジエー
ルとCPUがデータの送受を行うのはドライバルーチン
の中のあるサブルーチンだけである。従って、プログラ
ムはこのサブルーチンを何回も通過する。そして1この
時は送受データが違うだけである。このような場合に本
発明に係るアドレスマツチ装置を用いれば任意のルーチ
ンにおける所定のアドレスでCPUを停止させることが
出来るため、仁の間の異常についてプログラムの良否を
効果的に判断する仁とか出来る。
For example, in a transmission control module, data is exchanged between the module and the CPU only in a certain subroutine in the driver routine. Therefore, the program passes through this subroutine many times. 1 At this time, only the transmitted and received data is different. In such a case, if the address matching device according to the present invention is used, it is possible to stop the CPU at a predetermined address in any routine, so it is possible to effectively judge whether the program is good or bad regarding abnormalities during execution. .

一方、近年では計算機の周辺機器は高度化し、ファーム
ウェア化されつつある。かかる系で、ハードウェア、ソ
フトウ眞ア、ファームウェアの異常解析を行う場合、ソ
フトウェアが停止してもハードウェアやファームウェア
は動作を続行する。
On the other hand, in recent years, computer peripherals have become more sophisticated and are being converted into firmware. When analyzing abnormalities in hardware, software, and firmware in such a system, the hardware and firmware continue to operate even if the software stops.

これに対して、従来は鮪1回目のマツチポイントに到達
するまでの動作解析は可能でTo、たが、それ以降の動
作解析は不可能であった0しかしながら1本発明のアド
レスマツチ装置を用いれば、任意の回数だけアドレスマ
ツチポイントを無視してプログラムを続行させる□こと
が出来るため1段階的に−CPυを停止させながら、効
率良く異常解析を行うことが可能である0      
  ′以上述べたように本発明によれば、コンビ、−タ
郷の動作解析をアドレス指定点でCPUを停止させなが
ら行うシステムに)いて、所望のアドレスマツチ点を指
定してここでCPUを停止させることを可能としたため
、プログラムの動作解析を大幅に効率化し得る新規のア
ドレスマツチ装置を得ることが出来る。
In contrast, conventionally it was possible to analyze the movement of the tuna until it reached the first match point, but it was impossible to analyze the movement after that. For example, it is possible to continue the program by ignoring the address match point an arbitrary number of times, so it is possible to efficiently perform abnormality analysis while stopping -CPυ in one step.0
As described above, according to the present invention, there is a system in which the operation of a combination machine is analyzed while stopping the CPU at an address specification point, and a desired address matching point is specified and the CPU is stopped at this point. Therefore, it is possible to obtain a new address matching device that can greatly improve the efficiency of program behavior analysis.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例に係るアドレスマツチ装置の
ブロック図。 、  第2図は第1図の構成の動作を説明するメイムチ
ャートである◇ l・・・CPU、2・・・プログラムストップ制御部。 3・・・アドレス−alIltB部、a・・・コンソー
ル、!、・・・制御カウンタ。 出願人代理人  猪 股    清
FIG. 1 is a block diagram of an address match device according to an embodiment of the present invention. , FIG. 2 is a meme chart explaining the operation of the configuration shown in FIG. 1. ◇ l: CPU, 2: program stop control section. 3...Address-alIltB section, a...Console,! ,...control counter. Applicant's agent Kiyoshi Inomata

Claims (1)

【特許請求の範囲】[Claims] 検出すべきアドレスを設定されると共にアドレスバスの
アドレスと設定アドレスを突き合せてアドレスマツチ信
号を出力する手段と、アドレス検出の回数を設定される
と共にアドレスマツチ信号を計数し、この計数値と設定
回数が一致した時に一致信号を出力する手段とを具える
ことを特徴とするアドレスマツチ装置。
A means for setting the address to be detected and outputting an address match signal by matching the address of the address bus with the set address, and a means for setting the number of address detections and counting the address match signal, and setting this count value and setting. An address matching device comprising means for outputting a matching signal when the number of times matches.
JP56128600A 1981-08-17 1981-08-17 Address matching device Pending JPS5831458A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56128600A JPS5831458A (en) 1981-08-17 1981-08-17 Address matching device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56128600A JPS5831458A (en) 1981-08-17 1981-08-17 Address matching device

Publications (1)

Publication Number Publication Date
JPS5831458A true JPS5831458A (en) 1983-02-24

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ID=14988775

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56128600A Pending JPS5831458A (en) 1981-08-17 1981-08-17 Address matching device

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JP (1) JPS5831458A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208681A (en) * 1983-05-12 1984-11-27 Nec Corp Printer
JPS6123253A (en) * 1984-07-11 1986-01-31 Hitachi Ltd Data processing system
JPH06161822A (en) * 1992-11-20 1994-06-10 Mitsubishi Electric Corp Microprocessor
CN103279326A (en) * 2009-12-23 2013-09-04 上海高性能集成电路设计中心 Microprocessor data flow address matching self-trapping device used for software debugging

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