JPS583054A - Single chip microcomputer - Google Patents
Single chip microcomputerInfo
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- JPS583054A JPS583054A JP56101925A JP10192581A JPS583054A JP S583054 A JPS583054 A JP S583054A JP 56101925 A JP56101925 A JP 56101925A JP 10192581 A JP10192581 A JP 10192581A JP S583054 A JPS583054 A JP S583054A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7864—Architectures of general purpose stored program computers comprising a single central processing unit with memory on more than one IC chip
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Abstract
Description
【発明の詳細な説明】
本発明は外部端子を効果的に使用するシングルチ、プマ
イクロコンピ゛ユータに関する。シングルチップマイク
ロコンピュータは、中央処理装置、データメモリ、プは
グラムメモリ、入出力装置をL8I技術を用いて単一の
チップ上に集積したものである。プログラムメモリとし
ては通常マスクROMが用いられる。これは段階で内蔵
されるべきプログラムが書き込まれたROMである。し
たがって、このマスクROMに対する修正、変更は不可
能である。もし、プログラムの修正や変更の必要が生じ
た場合は、新たにシングルチップマイクロコンピュータ
を作り直し、−雪の製造工程で修正したプログラムを再
度マスクROM円に書き込まなければならない、この為
、ソフトウェアの開発ではマスクROMの代わりに自由
に修正、変更が可能なRAM!シングルチ、プマイクロ
コンビ、−夕に外付けして使用したいという要求が非常
に強い、しかし、従来のシングルチ、プマイクロコンビ
、−夕には上述のRAMを外付けできる機能がなかった
。即ち、内蔵プログラムメモリに替わる外付はメモリか
らプログラムを読み出して実行する機能を持っていなか
った。そこで上記のシングルチップマイク四コンピーー
タとハードウェアでは同一機能を有し、外付はメモリか
らプログラムを読み込んで実行するように作成された評
価用L8Iチ、プ(以下、エバチップと記す)tP用い
てソフトウェア開発を行なっていた。従来使われている
このエバチ・、プを第1図の構成図を参照して説明する
。CPUI OOHこのエバチップ全体を制御する。ポ
ート102,103,104゜105#1CPU100
の制御で端子単位に入力。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a single-chip microcomputer that effectively uses external terminals. A single-chip microcomputer is one in which a central processing unit, data memory, program memory, and input/output devices are integrated on a single chip using L8I technology. A mask ROM is usually used as the program memory. This is a ROM in which a program to be built in at a stage is written. Therefore, it is impossible to modify or change this mask ROM. If it is necessary to modify or change the program, a new single-chip microcomputer must be created and the program modified during the snow manufacturing process must be rewritten into the mask ROM, which requires software development. Now, instead of mask ROM, we use RAM that can be freely modified and changed! There is a strong demand for the use of single-chip, micro-combi, and external devices, but conventional single-chip, micro-combi, and microcombi devices do not have the ability to attach the above-mentioned RAM externally. That is, external devices that replace the built-in program memory do not have the ability to read and execute programs from the memory. Therefore, the hardware has the same functions as the above-mentioned single-chip microphone 4 computer, and the external device uses an evaluation L8I chip (hereinafter referred to as Eva chip) that is created to read and execute programs from memory. I was doing software development. This conventionally used evaporator will be explained with reference to the configuration diagram in FIG. CPUI OOH Controls this entire Eva chip. Port 102, 103, 104゜105#1 CPU100
Input to each terminal using control.
出力の双方向に設定でき、I10バス106t−介して
エバチップ外部と入出力データのやりとIを行なう、ア
ドレスバス端子107からは内部アドレスバス108上
のアドレスがエバチップ外部に転送され・る、リード信
号端子109は、外付はメモリに対する読み出し制御信
号を出方する。データバス端子110は外付はメモリか
ら読み出された命令データを受は取り、CPU100は
内部データバスlll′t−介してこの命令t−読み取
る。ここでアドレスぷス端子107、リード信号端子1
09゜データバス端子110t!、外付はメモリからプ
ログラムを読み出す為に追加された端子機能群で、本来
のシングルチップマイクロコンピュータにはつぎに動作
を説明する。CPU100Fiデータバス端子110.
リード信号端子1o9、アドレスバス端子107を用い
て外付はメモリからプログラムを鹸み込んで実行する。The output can be set in both directions, and input/output data is exchanged with the outside of the EV chip via the I10 bus 106t. Addresses on the internal address bus 108 are transferred to the outside of the EV chip from the address bus terminal 107. A signal terminal 109 outputs a read control signal for an external memory. The data bus terminal 110 receives and receives instruction data read from an external memory, and the CPU 100 reads this instruction via an internal data bus. Here, address pin 107, read signal terminal 1
09゜Data bus terminal 110t! , External is a group of terminal functions added to read programs from memory, and its operation will be explained next in the original single-chip microcomputer. CPU100Fi data bus terminal 110.
Using the read signal terminal 1o9 and the address bus terminal 107, an external program is loaded from the memory and executed.
また、CPU100の制、御でボート102,103,
104.105の入出力の設定、I10バス106上の
データの出力、ボー’)102,103,104.10
5上、の外部データの入力が行なわれる。このエバチ。Also, under the control of the CPU 100, the boats 102, 103,
104.105 input/output settings, data output on I10 bus 106, baud') 102, 103, 104.10
5, the external data is inputted. This Ebachi.
プは、外付はメモリからプログラムを受けて実行するの
で、そのためのアドレスバス、データバス、制御信号用
の各端子を追加しなければならず、非常に端子数の多い
LSIとなる。したがって、このエバチップ開発の為に
は新たに端子数の多いパッケージを作らなければ彦らず
、開発費用が増大するという欠点がある。また、1つの
シングルチップマイクロコンビーータの開発にあ良り、
実際には量産用と上述のソフトウェア開発用との2種類
のLSI?作ら表は五ばならず、開発費用及び開発期間
がさらに増大するという太き表欠点がある。Since the LSI receives a program from an external memory and executes it, it is necessary to add terminals for an address bus, data bus, and control signals, resulting in an LSI with a very large number of terminals. Therefore, in order to develop this EV chip, a new package with a large number of terminals must be created, which has the drawback of increasing development costs. Also, we are grateful for the development of a single-chip micro converter.
There are actually two types of LSIs, one for mass production and one for software development as mentioned above? There is a disadvantage that the table is too thick and the development cost and development period are further increased.
本発明は、上記の欠点に鑑み、外付はプログラムメモリ
と接続される端子と外部の周辺装置と接続される端子と
を共用したシングルチップマイクロコンピュータを提供
することを目的としている。SUMMARY OF THE INVENTION In view of the above drawbacks, it is an object of the present invention to provide a single-chip microcomputer that shares a terminal connected to an external program memory and a terminal connected to an external peripheral device.
本発明によるシングルチップマイクロコンビ。Single-chip microcombi according to the present invention.
−夕は、中央処理装置と、内部プログラムメモリと、第
1.第2.第3の入出力端子及び第1の入力端子と、こ
れらを相互に接続する信号線とを有し、中央処理装置t
は内部プログラムメモリからプログラムを読み出して実
行し、第1.第2.第3の入出力端子を入出力ボートと
して使用する第1のモードと、第1の入出力端子を外部
プログラムメモリへのアドレス信号出力端子とし、ま次
第2の入出力端子をその制御信号出力端子とし、さらに
第3の入出力端子を外部プログラムメモリからのデータ
入力端子として使用する第2のモードとで動作し、この
第1及び第2のモードの切替えは前記第1の入力端子か
らの制御信号に応答するようにしたことを特徴としてい
る。- the central processing unit, the internal program memory, and the first. Second. The central processing unit t has a third input/output terminal, a first input terminal, and a signal line interconnecting these.
reads the program from the internal program memory and executes it. Second. The first mode uses the third input/output terminal as an input/output board, and the first mode uses the first input/output terminal as an address signal output terminal to an external program memory, and the second input/output terminal is used as its control signal output terminal. and a second mode in which the third input/output terminal is used as a data input terminal from an external program memory, and switching between the first and second modes is controlled by the first input terminal. It is characterized by being able to respond to signals.
以下に、第2図を用いて本発明の一実施例を説明する。An embodiment of the present invention will be described below with reference to FIG.
CPU100は本シングルチ、プマイク四コンピュータ
全体を制御する。第1の入出力端子201fl入出力ボ
一ト機能とアドレスの出力機能を持ち、第2の入出力端
子202は入出力ポート機能と制御信号の出力機能を持
ち、第3の入出力端子204は入出力ボート機能とデー
タの入出力機能とを持つ、第1の入力端子205から入
力スルコントロール信号208は、入出力端子201゜
202.204.ゲート206及びマルチプレクサ20
7の各部を制御する。この信号208によりCPU10
0がゲート206とマルチプレクサ207を介して内部
プログラムメモリ101からプログラムを読み出して実
行するとともに、入出力端子201,202,204を
通常のポート端子、即ち周辺装置へ接続できる端子とじ
1て使用するか、あるいは入出力端子201,202,
204と外付はプログラムメモリとを接続して使用する
かの切り換えが行なわれる。The CPU 100 controls the entire computer including the single computer and the computer. The first input/output terminal 201fl has an input/output port function and an address output function, the second input/output terminal 202 has an input/output port function and a control signal output function, and the third input/output terminal 204 has an input/output port function and an address output function. The input control signal 208 from the first input terminal 205, which has an input/output port function and a data input/output function, is input to the input/output terminals 201, 202, 204, . Gate 206 and multiplexer 20
Controls each part of 7. This signal 208 causes the CPU 10
0 reads and executes a program from the internal program memory 101 via the gate 206 and multiplexer 207, and uses the input/output terminals 201, 202, and 204 as normal port terminals, that is, terminals that can be connected to peripheral devices. , or input/output terminals 201, 202,
204 and the external program memory are connected to each other for switching to use.
つぎに本シングルチップマイクロコンピュータの動作を
説明する。入力端子205にハイレさル@1”を入力す
る事により、本シングルチ、プマイクロコンビ一一夕は
通常の動作モード(第1モード)として動作し、内部プ
ログラムメモリ101からプログラムを読み出して実行
するとともに入出力端子201,202.204t−通
常の入出力ボートとして使用する。一方、入力端子20
5にロウレベル@0”を入力すると、本シングルチ。Next, the operation of this single-chip microcomputer will be explained. By inputting a high level signal @1'' to the input terminal 205, this single unit/micro combination unit operates in the normal operating mode (first mode), reads the program from the internal program memory 101, and executes it. At the same time, the input/output terminals 201, 202, and 204t are used as normal input/output ports.
If you input "low level @0" to 5, this single search will occur.
プマイクロコンビ、−夕は内部プログラムメモリ101
からのプログラムの読み出しを行なわず、各ポートを外
部メモリとの結合用として用いる。Microcombi, internal program memory 101
Each port is used for connection with external memory without reading programs from the memory.
則ち、入出力端子201からはアドレス信号を出力し、
入出力端子202からは外部メモリへの制御信号を出力
し、これによって外付けのプログラムメモリとの間で入
出力端子204t−介してデータ転送を行なう。入出力
端子のポート操作命令で入出力端子201,202,2
04が周辺装置に対する入出力ポートとして機能する時
のポートの出力データと各入出力指定データとを入出力
端子204から、またその制御信号を入出力端子202
つぎに第3図のブロック図を用いて、第2図における入
出力端子204のうちの1端子の構成及び動作を説明す
る。That is, an address signal is output from the input/output terminal 201,
The input/output terminal 202 outputs a control signal to the external memory, thereby performing data transfer with the external program memory via the input/output terminal 204t. Input/output terminals 201, 202, 2 by input/output terminal port operation command
When 04 functions as an input/output port for a peripheral device, the output data of the port and each input/output specification data are sent from the input/output terminal 204, and the control signal is sent to the input/output terminal 202.
Next, the configuration and operation of one of the input/output terminals 204 in FIG. 2 will be explained using the block diagram in FIG. 3.
以下、入出力端子が周辺装置に対する入出力ポートとし
て機能するモードをポートモード、また外部メモリに対
するポートとして機能するモードを工ta、レイシ、ン
モードと足部する。Hereinafter, a mode in which the input/output terminal functions as an input/output port for a peripheral device will be referred to as a port mode, and a mode in which the input/output terminal functions as a port to an external memory will be referred to as an engineering mode.
コントロール信号208は、入出力端子204−1の機
能を指定する為の制御信号で、アンドゲート302,3
03.)ランス7アゲート312゜313の開閉を制御
する。ポートF/F304Fi、ポートモード時に入出
力端子204−1から出方するデータを保持するF/F
である。モードF/F305IIi、ポートモード時に
入出力端子204−1の入出力指定データを保持するF
/Fで、この出力は化カバ、ファ306%I’ランスフ
ァゲート307.308を制御する。CPUIGOはモ
ードF/F 305のデータ書き込みを制御するモード
P/F書き込み信号309及びポートF / F2O3
のデータ書き込みを制御するポー)F/P書き込み信号
310と、入出力端子204−1上のデータの読み取り
を制御する人出方端子現み取9信号311、モードF/
P書き込みサイクルとボートF/F書き込みサイクル時
にアクティブ5III′となるポート制御信号315t
−それぞれ発生してそれらを制御する。The control signal 208 is a control signal for specifying the function of the input/output terminal 204-1.
03. ) Controls the opening and closing of Lance 7 Agate 312°313. Port F/F 304Fi, F/F that holds data output from input/output terminal 204-1 in port mode
It is. Mode F/F305IIi, F that holds input/output specification data of input/output terminal 204-1 in port mode
/F, this output controls transfer gates 307, 308. The CPUIGO sends a mode P/F write signal 309 that controls data writing to the mode F/F 305 and a port F/F2O3.
mode F/P write signal 310, which controls data writing on the input/output terminal 204-1;
Port control signal 315t becomes active 5III' during P write cycle and boat F/F write cycle
- generate each and control them.
つぎに動作を説明する。入力端子205にハイレベル@
1”を入力する事により、コントロール信号208はハ
イレベル″1”となる、この結果、アンドグー)302
Fi非選択状態でロウレベル゛1o”が出力され、アン
ドゲート303は選択状態でモードF/F 305の出
力状態がオアゲート314から出方され、トランスファ
ゲート313はON状態となる。この状態では入出力端
子204−1は、ポートモードとして動作する。このモ
ードでFi、ポートF/F304にボートF/F書き込
み信号31Gの制御でI10バス106上のポートデー
タが書き込まれる。モードF/P 305にはモードF
/F書き込み信号309の制御でI10バス106上の
モードデータが書き込まれる。このモードP/F 30
5にハイレベル11″カ書キ込まれると、このF/Fか
らはハイレベル@1”が出力され、オアゲート314か
らも同様にハイレベル11”が出方される。この結果、
出カバッ7、306、トランス7アゲート307がON
状態、トランスファゲート308がOFF状態となり、
ポートF/P 304の内容がトランスフアゲ−)31
3%出力パッファ306t−介して入出力端子204−
1から出力される。また人出方端子読み取り信号311
に同期して、この信号がアクティブの期間、ボー) F
/F 304の内容がトランスフアゲ−) 307及び
入カバッ77316Th介してI10バス106上に出
力される。また、モードF/F 305にロウレベル1
o”が書き込まれると、このF/Pからロウレベル10
”が出力され、オアゲート314から同様にロウレベル
″IO”が出力される。この結果、化カバ、ファS06
゜トランスファゲート307がOFF状態、トランス7
アケー ) 308がON状態となり、ボートルク30
4の内容をボート端子204−1から出方することを禁
止する。また、入出力端子読み込み信号311に同期し
てこの信号がアクティブの期間、入出力端子204−1
上のデータが入力バッファ31フ、トランスファゲート
308、入力バッファ316を介してI10バス106
上に出力される。また、第2図において、コントロール
信号旗がハイレベル″1′の時、ゲー)206がON状
態となり、マルチプレクサ207は内部プログラムメモ
リ101からの出力を選択してcptyio。Next, the operation will be explained. High level @ to input terminal 205
By inputting ``1'', the control signal 208 becomes high level ``1'', and as a result, the output signal 302
When Fi is not selected, a low level "1o" is output, and when the AND gate 303 is selected, the output state of the mode F/F 305 is output from the OR gate 314, and the transfer gate 313 is turned on. In this state, the input/output The terminal 204-1 operates in port mode. In this mode, port data on the I10 bus 106 is written to the Fi port F/F 304 under the control of the boat F/F write signal 31G. Mode F
The mode data on the I10 bus 106 is written under the control of the /F write signal 309. This mode P/F 30
When a high level 11" is written to F/F 5, a high level @1" is output from this F/F, and a high level 11" is similarly output from the OR gate 314. As a result,
Output cover 7, 306, transformer 7 agate 307 are ON
state, the transfer gate 308 is in the OFF state,
The contents of port F/P 304 are transferred) 31
Input/output terminal 204- via 3% output puffer 306t-
Output from 1. Also, the number of people terminal read signal 311
The period this signal is active, baud) F
The contents of /F 304 are output onto I10 bus 106 via transfer signal 307 and input cover 77316Th. Also, low level 1 is set to mode F/F 305.
o” is written, low level 10 is written from this F/P.
" is output, and the OR gate 314 similarly outputs the low level "IO". As a result, the
゜Transfer gate 307 is OFF, transformer 7
) 308 is in the ON state, and the boat torque is 30
4 is prohibited from being output from the boat terminal 204-1. In addition, in synchronization with the input/output terminal read signal 311, during the period when this signal is active, the input/output terminal 204-1
The above data is transferred to the I10 bus 106 via the input buffer 31, transfer gate 308, and input buffer 316.
is output above. Further, in FIG. 2, when the control signal flag is at a high level "1", the gate 206 is turned on, and the multiplexer 207 selects the output from the internal program memory 101 to output cptyio.
に転送する。Transfer to.
以上説明したように、入力端子205にハイレベル@1
”を入力する事により、CPU100は入出力端子20
1,202,203,204を通常のボート端子として
機能させ(ボートモード)、内部プログラムメモリ10
1からのプログラムを読み出して実行し、通常のシング
ルチップマイクロコンビ、−夕として動作する。As explained above, the high level @1 is input to the input terminal 205.
”, the CPU 100 connects to the input/output terminal 20.
1, 202, 203, and 204 function as normal boat terminals (boat mode), and the internal program memory 10
It reads and executes the program from 1 and operates as a normal single-chip microcombi.
つぎに入力端子205にロウレベル″mθ″を入力した
時の動作を説明する。Next, the operation when a low level "mθ" is input to the input terminal 205 will be explained.
ト、コントロール信号201jロウレベル@0”となる
、アンドゲート303は非選択状態でロウレベル10”
が出力され、アンドゲート302は選択状態で、ボート
制御信号315がオアゲート314から出力される。ま
た、トランスファゲート313はOFF状態となる。こ
の結果、ボート制御信号315がアクティブ@1”にな
った時だけトランス7アゲート312がON状態となり
、オアゲート314からハイレベル′″1″が出力され
、出カバ、フッ306がON状態となってし0バス10
6上のモードデータまたはボートデータがトランスファ
ゲート312を介して、出力バッファ306から入出力
端子204−IK小出力れる。それ以外の時は、出力バ
ッファ306、)ランス7アケー ) 307はOFF
状態、トランスファゲート308はON状態で、入出力
端子読み込み信号311がア多ティプ“l”の期間だけ
入出力端子204−!上のデータが入力バッファ317
゜トランスファゲート308、入力バッファ316を介
してI10バス106内に入力される。また内部データ
バス111上IIcFi、常に入出力端子204−1上
のデータが入カバ、フッ317を介して入力できるよう
になっている。また、第2図において、ゲー)206F
iOFF状態となり、マルチプレクサ207は、入出力
端子204から転送される入力データを選択してCPU
100に送出し、外部メモリ内の命令あるいはデータt
−cPU100に伝える。The control signal 201j is at low level @0'', and the AND gate 303 is at low level 10'' in the unselected state.
is output, the AND gate 302 is in the selected state, and the vote control signal 315 is output from the OR gate 314. Further, the transfer gate 313 is turned off. As a result, only when the boat control signal 315 becomes active@1", the transformer 7 agate 312 is turned on, the OR gate 314 outputs a high level "1", and the output cover and foot 306 are turned on. Shi0 bus 10
Mode data or boat data on the input/output terminal 204-IK is outputted from the output buffer 306 via the transfer gate 312 to the input/output terminal 204-IK. At other times, the output buffer 306, ) Lance 7 access) 307 is OFF.
state, the transfer gate 308 is in the ON state, and the input/output terminal 204-! is in the ON state, and the input/output terminal 204-! The above data is input buffer 317
It is input into the I10 bus 106 via the transfer gate 308 and the input buffer 316. Furthermore, data on the internal data bus 111 IIcFi and the input/output terminal 204-1 can always be inputted via the input cover and foot 317. Also, in Figure 2, game) 206F
The iOFF state is entered, and the multiplexer 207 selects the input data transferred from the input/output terminal 204 and sends it to the CPU.
100, instructions or data in external memory t
- Inform the cPU 100.
アドレス信号を出力する機能を待つ入出力端子201、
制御信号の出力機能を持つ入出力端子202の構成は、
出カバ、フッ306にアドレス信号、制御信号がそれぞ
れI10バス106の替わ夛にトランスファゲート31
2を違して接続された事と内部データバス111が取り
除かれている事を除いて同様である。したがって、ボー
トモード時の動作は、入出力端子201,202共に入
出力端子204と同様である。ま九、エミュレータ。an input/output terminal 201 waiting for a function to output an address signal;
The configuration of the input/output terminal 202 having a control signal output function is as follows.
Address signals and control signals are sent to the output cover and foot 306, respectively, to the transfer gate 31 instead of the I10 bus 106.
They are the same except that they are connected differently and the internal data bus 111 is removed. Therefore, both the input/output terminals 201 and 202 operate in the same manner as the input/output terminal 204 in the boat mode. Maku, emulator.
ンモードの時で、外付はプログラムメモリのリードサイ
クル時には入出力端子201からは外付はプログラムメ
モリのアドレス信号が、また入出力端子202からは制
御信号が出力される。At the time of read cycle of the external program memory in the on mode, an address signal of the external program memory is output from the input/output terminal 201, and a control signal is output from the input/output terminal 202.
一方、出力ポートデータ、入出力指定データの外付はう
、チ入のライトサイクル時には、入出力端子201から
は外付はう、チに対するアドレス信号が、また入出力端
子202からはそれへの制御信号がそれぞれ出力される
。On the other hand, during a write cycle of output port data or input/output designation data for external input or input, the input/output terminal 201 sends an address signal to the external output or input, and the input/output terminal 202 outputs an address signal to it. Control signals are output respectively.
今、CPUがエミーレーションモードで動作している時
は、各ボートは外部メモリと接続されているため、単純
に考えれば、周辺装置1をCPUへ接続することができ
なくなる。しかしこの不都合は以下に示すように本発明
には生じない、これを第4図のプロ、り図を用いて説明
する。Now, when the CPU is operating in the emulation mode, each port is connected to an external memory, so simply speaking, it becomes impossible to connect the peripheral device 1 to the CPU. However, this inconvenience does not occur in the present invention as shown below, and this will be explained using the professional diagram of FIG.
これはエミ、レイシ、ンモードにより失なわれた周辺装
置に対するボート機能を簡単な回路管付加することによ
って補償する一例で、その一端子分の構成を示す。シン
グルチップマイクロコンビ、−1400t!エミユレイ
シヨンモードで使用しているので、チップの入出力端子
204はデータバス端子、入出力端子、201uアドレ
スバス端子、入出力端子202−1tjニライト信号端
子、入出力端子202−2はリード信号端子として、そ
れぞれ機能しており、外部のメモリと接続されている。This is an example of compensating for the port function for peripheral devices lost in the EMI mode by adding a simple circuit tube, and shows the configuration of one terminal. Single chip micro combination, -1400t! Since it is used in emulation mode, the chip's input/output terminals 204 are data bus terminals, input/output terminals, 201u address bus terminals, input/output terminals 202-1tj write signal terminals, and input/output terminals 202-2 are read terminals. Each functions as a signal terminal and is connected to an external memory.
従って、これらの入出力端子が本来持つているポート機
能は破線内の回路で補償される。第3図で説明した入出
力端子204−1は第2図の入出力端子204内の1つ
の端子に対応し、この入出力端子が本来持つボート機能
は第4図のボート端子409で実現される。この破線内
の回路は、アドレスバス、データバス、リード信号、ラ
イト信号の各端子として使用されるボート端子の数だけ
必要とされるが、すべて同じ回路構成でよい。Therefore, the port functions originally possessed by these input/output terminals are compensated for by the circuit inside the broken line. The input/output terminal 204-1 explained in FIG. 3 corresponds to one of the input/output terminals 204 in FIG. 2, and the boat function that this input/output terminal originally has is realized by the boat terminal 409 in FIG. Ru. The circuits within this broken line are required as many as the number of boat terminals used as address bus, data bus, read signal, and write signal terminals, but they may all have the same circuit configuration.
プロプラムメモリ405はンシングルチップマイクロコ
ンピュータ400が実行するプログラムを格納する外付
はメモリで、シングルチ、プマイクロコンビ、−タ40
0titデータバス406.アドレスバス407.リー
ド1号408の制御で外付はプログラムメモリ405か
らプログラムを受は取って実行する。ポートラッチ41
0はボート端子409から出力するデータを保持するう
、チで、第3図のポートF/F304と同じ機能を持つ
。Program memory 405 is an external memory that stores programs executed by the single-chip microcomputer 400.
0tit data bus 406. address bus 407. Under the control of lead No. 1 408, the external device receives the program from the program memory 405 and executes it. port latch 41
0 holds the data output from the port terminal 409, and has the same function as the port F/F 304 in FIG.
モードラッチ411はボート端子4090入出力指足デ
ータを保持するう、チで、このラッチの出力データは出
力バッファ420、入カバ、ファ414415を制御す
る。又、このラッチは第3図のモードF/F 305と
同様の機能を持つ、アンドゲート416はアドレスバス
407上のボートラッチ410に対するアドレス信号と
リード信号408から、入力バッファ414または41
5を制御するボート端子読み込み信号421t−作り出
す、この制御信号は第3図の入出力端子読み込み信号3
uと同じ働!+?する。アンドゲート41フはアドレス
バス407上のボートラッチ41(l対するアドレス信
号と、ライト信号419からポートラッチ410にデー
タバス406上のポートデータの書き込みを制御するボ
ートラッチ書き込み信号422とを作り出す。アンドゲ
ート418はアドレスI(ス407上のモードラ、チ4
11に対するアドレス信号と、ライト信号419からモ
ードラッチ411にデータバス406上のモードデータ
の書き込み音制御するモードラッチ書き込み信号423
とを作り出す。The mode latch 411 holds the input/output data of the boat terminal 4090, and the output data of this latch controls the output buffer 420, the input cover, and the input/output data of the input port 414415. Further, this latch has a function similar to that of the mode F/F 305 in FIG.
This control signal produces a boat terminal read signal 421t which controls the input/output terminal read signal 3 in FIG.
Same work as u! +? do. AND gate 41f generates an address signal for boat latch 41 (l) on address bus 407 and a boat latch write signal 422 that controls writing of port data on data bus 406 from write signal 419 to port latch 410. Gate 418 is connected to address I (Modra on
11 and a mode latch write signal 423 that controls the write sound of mode data on the data bus 406 from the write signal 419 to the mode latch 411.
and create.
つぎに第5図、第6図、第7N、第8図のタイ建ング図
を参照して動作を説明する。まず、外付はプログラムメ
モリ405からプ四グラムヲ読み出すリードサイクルの
動作を説明する。シングルチ、プマイクロコンビ、−夕
400はアドレスバス407上にt500のタイミング
でプログラムメモリ405に対するアドレス信号を出力
し、続いてリード信号408″t−t5θlのタイミン
グでアクティブ@0′にする。プログラムメモリはこの
t501のタイミングからデータバス406上にデータ
を出力し、シングルチップマイクロコンピュータ400
Fit502のリードイ言号408が立ち上がるタイミ
ングに同期して、この出力データをデータバス端子とし
て機能している入出力端子204から取り込む0次にモ
ードラ、チ411にモードデータを書き込むライトサイ
クルの動作1ta6図をもちいて説明する。シングルチ
、プマイクロコンビ、−夕400はt600のタイミン
グでアドレスバス407上にモードラッチ411のアド
レス信号を、また同じタイミングでポート制御信号31
5tアクテイブ@1″にし、入出力端子204からモー
ドデータを出力する。Next, the operation will be explained with reference to the tie construction diagrams of FIGS. 5, 6, 7N, and 8. First, the operation of a read cycle for reading a program from the external program memory 405 will be explained. The single-chip, micro-combi, and 400 outputs an address signal for the program memory 405 on the address bus 407 at the timing t500, and then becomes active @0' at the timing of the read signal 408''t-t5θl.Program The memory outputs data onto the data bus 406 from this timing t501, and the single-chip microcomputer 400
In synchronization with the rising timing of the Ready word 408 of the Fit 502, this output data is taken in from the input/output terminal 204 functioning as a data bus terminal. The write cycle operation 1ta6 is to write the mode data to the 0th order mode controller and the driver 411. Explain using. The single-chip, micro-combi, and 400 output the address signal of the mode latch 411 on the address bus 407 at timing t600, and the port control signal 31 at the same timing.
5t active@1'' and outputs mode data from the input/output terminal 204.
続いて、モードF/F書き込み信号309がアクティブ
@1”になるt601からt602の間、ライト信号4
19がアクティブ@0”となりt602のライト信号4
19が立ち上がるタイミングに同期してモードラッチ書
き込み信号423が立ち下がり、このタイミングでデー
タバス406上のモードデータがモードラッチ411に
書き込まれる。Subsequently, between t601 and t602 when the mode F/F write signal 309 becomes active @1'', the write signal 4
19 becomes active @0” and write signal 4 of t602
19 rises, the mode latch write signal 423 falls, and at this timing, the mode data on the data bus 406 is written into the mode latch 411.
次にポートラッチ410にボードデータを書き込むライ
トサイクルの動作を第7図を用いて説明する。シングル
チ、プマイクロコンビ、−夕400はt700のタイミ
ングでアドレスバス407上にポートラ、チ410のア
ドレス信号を、また同じタイミングでポート制御信号3
1st−アクティブ@1”にし、入出力端子204から
ポートデータを出力する。Next, the write cycle operation for writing board data to the port latch 410 will be explained using FIG. The single-chip, micro-combi, and port 400 send the address signal of the portra and chi 410 on the address bus 407 at timing t700, and the port control signal 3 at the same timing.
1st-active@1” and outputs port data from the input/output terminal 204.
続いてボー)F/F書き込み信号310がアクティグ@
1”になるt701からt702の間、ライト信号41
9がアクティブ@l Ogとなり、t702のライト信
号419が立ち上がるタイミングに同期してポートラッ
チ書き込み信号aが立ち下がり、このタイミングでデー
タバス覇王のモードデータがポートラッチ410に書き
込まれる。モードラ、チ411にハイレベル11”がラ
ッチされている時は出力バッファ420はON状態とな
り、ポートラッチ410にう、チされたデータは、出力
バッファ420を介してポート端子409に出力される
。モードラッチ411にロウレベル@IO”がラッチさ
れている時は、出カバ、ファ420がOFF状態となり
、ボートラ、チ410にう、チされ次データはポート端
子409に出力されない。Then, the F/F write signal 310 becomes active@
1” from t701 to t702, the write signal 41
9 becomes active @l Og, and the port latch write signal a falls in synchronization with the timing at which the write signal 419 rises at t702, and the mode data of the data bus king is written to the port latch 410 at this timing. When the high level 11'' is latched in the mode controller 411, the output buffer 420 is in the ON state, and the data loaded into the port latch 410 is outputted to the port terminal 409 via the output buffer 420. When the low level @IO'' is latched in the mode latch 411, the output cover 420 is in the OFF state, and the data that is input to the port 410 is not output to the port terminal 409.
次にボートのリードサイクルの動作を第8図のタイミン
グ図を手回して説明する。モードラッチ411にハイレ
ベル”1”がう、チされているW#は、アンドゲート4
13が選択状態、アンドゲート412が非選択状態にな
り、またそれている時は、アンドゲート412が選択状
態、7yFゲ−)413が非選択状態になっている。Next, the operation of the read cycle of the boat will be explained by referring to the timing diagram of FIG. A high level "1" is set in the mode latch 411, and the checked W# is the AND gate 4.
13 is in the selected state and the AND gate 412 is in the non-selected state, and when it is deviated, the AND gate 412 is in the selected state and the 7yF gate 413 is in the non-selected state.
シングルチ、プマイクロコンビ、−タ400flアドレ
スバス407にt800のタイミングでポートラッチ4
10のアドレス信号を出力する。続いてt801からt
802の間入出力端子読み込み信号311をアクティブ
″1゛にし、同じt8(11からt802の間リード信
号408tアクティブ10′する。これによりポート端
子読み込み信号421がアクティブ@1”になる、これ
に同期して、モードラ、チ411にハイレベル@1″が
ラッチされている時は、アントゲ−)413が選択され
、入力バッファ415がON状態となり、ポートラッチ
410の内容がデータバス406上に出力され、また、
モードラッチ411にロウレベル@0″がう、チされて
いる時は、アンドゲート412が選択され入力バッファ
414がON状態と′&9、ボート端子409上のデー
タがデータバス406上に出力される。シングルチップ
マイクvsコアに!−−タ400はt802のタイミン
グでリード信号40Bを発生してポート端子読み込み信
号421を解除する。これに同期して、データバス40
6上のデータはシングルチ、プマイクロコンピ、−タ4
000内部に取り込まれる。Port latch 4 is applied to the single-chip, micro-combi, and data 400fl address bus 407 at the timing of t800.
Outputs 10 address signals. Then from t801 to t
During t802, the input/output terminal read signal 311 is made active ``1'', and from t8 (11 to t802), the read signal 408t is made active 10'.As a result, the port terminal read signal 421 becomes active @1'', and synchronized with this. When the high level @1'' is latched in the mode controller 411, the controller 413 is selected, the input buffer 415 is turned on, and the contents of the port latch 410 are output onto the data bus 406. ,Also,
When the mode latch 411 is at a low level @0'', the AND gate 412 is selected and the input buffer 414 is turned on and the data on the port terminal 409 is output onto the data bus 406. Single-chip microphone vs. core!--The data bus 400 generates the read signal 40B at timing t802 and releases the port terminal read signal 421.Synchronizing with this, the data bus 40
6. The data above is single-chip, microcomputer, -ta 4
It is taken inside 000.
以上説明したように入力端子205に、ロウレベル″0
”を入力する事によpcPU100tj入出力端子20
1,202,204を使つて外付はプログラムメモリか
らプログラム’tfifみ出して実行するとともに、入
出力端子201,202゜204が持つボートの機能を
外付けの回路で完全に実現する事ができる。したがって
本発明により量産用シングルチップマイクロコンピュー
タをそのままエバチップとして使用する事が可能となり
、特別にエバチップを作る必要がない。As explained above, the input terminal 205 has a low level "0".
By inputting “, the pcPU100tj input/output terminal 20
Using external circuits 1, 202, and 204, the external program 'tfif' can be extracted from the program memory and executed, and the board functions of input/output terminals 201, 202, and 204 can be completely realized with external circuits. . Therefore, according to the present invention, a mass-produced single-chip microcomputer can be used as an evaluation chip as it is, and there is no need to make a special evaluation chip.
本発明はシングルチップマイクロコンビ、−タの開発に
おいて、エバチップの開発を必要とせず、開発費用、開
発期間を大幅に削減できるという大きな利点がある。ま
た、ソフトウェア開発の為に特別に開発されたエバチッ
プを使う必要がなく、非常に安価なエバチップを提供す
る事が可能である。The present invention has a great advantage in the development of a single-chip microcombiner, in that it does not require the development of an evaluation chip, and the development cost and development period can be significantly reduced. Furthermore, it is not necessary to use an EV chip specially developed for software development, and it is possible to provide an extremely inexpensive EV chip.
尚、端子205からのコントロール信号t−cptrか
ら発生するようにしたり、又これをエミレイシ、ンモー
ドにおいて、周辺装置とのデータ転送時にのみ”1”に
するように切や替えてやれば、第4図に示す破線部の外
部回路を省略することもできる。この発明は端子を複数
の機能として使用する時、即ち共用端子として使用する
時のすべてに適用できることは明らかである。In addition, if the control signal t-cptr is generated from the terminal 205, or if it is switched to "1" only during data transfer with a peripheral device in the Emirates mode, the fourth The external circuit indicated by the broken line in the figure can also be omitted. It is clear that the present invention is applicable to all cases where a terminal is used for multiple functions, that is, when it is used as a shared terminal.
第1図はシングルチップマイ夕はコンビ、−タソフトウ
ェア開発イ)従来のエバチップのブロック図、第2図は
本発明の一実施例によるシングルチップマイクロコンビ
、−夕のプ四ツク図、第3図は第2図のシングルチップ
マイクロコンビ、−タの入出力端子部分の詳細な回路図
、第4図は第2図のシングルチップマイクa″:1ンピ
、−夕會用いたシステムの回路図、第5図は外付はブ目
グラムメモリのリードサイクルのタイミング図、第6図
は外付はポート用モードラッチのライトサイクルのタイ
ミング図、第7図は外付はポート用ポートラ、チのライ
トサイクルのタイミング図、第8図は外付はポートのリ
ードサイクルのタイミング図である。
100・・・・・・CPU、101・・・・・・プログ
ラムメモリ、102,103,104.105・・・・
・−ポート、106・・・・・・I10バス、1o7・
川・・アドレスバス端子、10 g・・・・・・内部ア
ドレスバス、1o9・川・・リード信号端子、11o・
・川・データバス端子、111・・・・・・内部データ
バス、201,202.202−1,202−2,20
4,204.1・川・・入出力端子、205・・・・・
・入力端子、2o6・・・・・・ゲート、307.30
8,312,313・・・・・・トランスファゲート、
207・川・・マルチプレクサ、208・・・・・・コ
ントロール信号、302,303,412゜413.4
16,417,418・・・・・・アントゲ−)、30
4・・・・・・ポートF/F、305・・・・・・モー
ドF/F、306,420・・・・・・出カバ、ファ、
・・・ボー)F/F、書き込み信号、311・・・・・
・入出力端子読み込み信号、314・・・・・・オアゲ
ート、315・・・・・・ポート制御信号、316,3
17゜414.415・・・・・・入カバ、ファ、40
0・・・・・・シングルチ、プマイクロコンビ、−タ、
405・・・・・・外付はプログラムメモリ、406・
・・・・・データバス、407・・・・・・アドレスバ
ス、408・・・・・・リード信号、410・・・・・
・ポートラッチ、411・・・・・・モードラッチ、4
19・・・・・・ライト信号、421・・・・・・ボー
ト端子読み込み信号、422・・・・・・ポートラッチ
書き込み信号、423・・・・・・モードラ、チ書き込
み信号、拾1図
第2図
4ρO
拾5図
始6図
第7図
第8図Fig. 1 is a block diagram of a conventional EV chip for single-chip microcombi processor software development; The figure is a detailed circuit diagram of the input/output terminal part of the single-chip microcombi in Figure 2, and Figure 4 is the circuit diagram of a system using the single-chip microphone a'': 1 amp, -7 in Figure 2. , Figure 5 is a timing diagram of the read cycle of the external programmable memory, Figure 6 is a timing diagram of the write cycle of the external mode latch for ports, and Figure 7 is the timing diagram of the external mode latch for ports. Timing diagram of write cycle. Figure 8 is a timing diagram of read cycle of external ports. 100...CPU, 101...Program memory, 102, 103, 104.105. ...
・-Port, 106...I10 bus, 1o7・
River...Address bus terminal, 10g...Internal address bus, 1o9 River...Read signal terminal, 11o...
・River/Data bus terminal, 111... Internal data bus, 201, 202. 202-1, 202-2, 20
4,204.1・River...Input/output terminal, 205...
・Input terminal, 2o6...Gate, 307.30
8,312,313...Transfer gate,
207・River... Multiplexer, 208... Control signal, 302, 303, 412° 413.4
16,417,418...antogame), 30
4...Port F/F, 305...Mode F/F, 306,420...Output cover, F,
...baud) F/F, write signal, 311...
・I/O terminal read signal, 314...OR gate, 315...Port control signal, 316,3
17゜414.415...Inner cover, Fa, 40
0...Single branch, micro combination, -ta,
405... External program memory, 406...
...Data bus, 407...Address bus, 408...Read signal, 410...
・Port latch, 411...Mode latch, 4
19...Write signal, 421...Boat terminal read signal, 422...Port latch write signal, 423...MODRA, CH write signal, Figure 1 Figure 2 4ρO Figure 15 Start Figure 6 Figure 7 Figure 8
Claims (1)
ングルチ、プマイクロコンビ、−夕において、前記入出
力ボートが外部の周辺装置とデータ転送を行なうように
制御する第1の制御手段と、前記入出力ボートが外部の
メモリとデータ転送を行なうように制御する第2の制御
手段とを備えたことを特徴とするシングルチップマイク
ロコンビ1−タ。In a single-chip microcombi device having a central processing unit and a memory input/output board therein, a first control means for controlling said input/output board to perform data transfer with an external peripheral device; 1. A single-chip microcombinator comprising second control means for controlling the input/output board to perform data transfer with an external memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101925A JPS583054A (en) | 1981-06-30 | 1981-06-30 | Single chip microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101925A JPS583054A (en) | 1981-06-30 | 1981-06-30 | Single chip microcomputer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS583054A true JPS583054A (en) | 1983-01-08 |
JPH03668B2 JPH03668B2 (en) | 1991-01-08 |
Family
ID=14313483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56101925A Granted JPS583054A (en) | 1981-06-30 | 1981-06-30 | Single chip microcomputer |
Country Status (1)
Country | Link |
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