JPH049344B2 - - Google Patents
Info
- Publication number
- JPH049344B2 JPH049344B2 JP60184944A JP18494485A JPH049344B2 JP H049344 B2 JPH049344 B2 JP H049344B2 JP 60184944 A JP60184944 A JP 60184944A JP 18494485 A JP18494485 A JP 18494485A JP H049344 B2 JPH049344 B2 JP H049344B2
- Authority
- JP
- Japan
- Prior art keywords
- debugging
- cpu
- ram
- rom
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012546 transfer Methods 0.000 claims description 18
- 238000012360 testing method Methods 0.000 claims description 6
- 230000002401 inhibitory effect Effects 0.000 claims 3
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マイクロコンピユータのプログラ
ム開発をサポートするためのデバツグ装置に関す
るもので、例えば開発を終了し、ROM化したプ
ログラムを再度デバツグする時や、新たにプログ
ラムを追加する時等に使用されるものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a debugging device for supporting program development for a microcomputer. This is used when adding a new program.
一般に、デバツグ装置において、デバツグの対
象としてのマイクロコンピユータとデバツグ用
CPUとは同一性能のものが使用される。このた
め、プログラムメモリとデータメモリとが同一空
間にあるマイクロコンピユータのデバツグ装置で
は、デバツグ用のCPUにメモリの転送命令を実
行させることにより、ROM化されたプログラム
メモリの内容をデバツグ装置内のRAMにデータ
転送している。しかし、このような方式では、ア
ドレスの設定、メモリからの読み出しあるいは書
き込み等、ソフトウエア的に転送を行なうため、
ソフトウエアに大きな負担がかかるだけでなく、
転送に要する時間も長くなる欠点がある。
Generally, in debugging equipment, the microcomputer as the object of debugging and the
A CPU with the same performance is used. Therefore, in a debugging device for a microcomputer where the program memory and data memory are in the same space, by having the debugging CPU execute a memory transfer instruction, the contents of the program memory converted into ROM can be transferred to the RAM in the debugging device. data is being transferred to. However, in this method, transfer is performed by software, such as setting addresses, reading from memory, and writing.
Not only does this place a heavy burden on the software,
The disadvantage is that the time required for transfer is longer.
また、シングルチツプマイクロコンピユータな
どのように、プログラムメモリとデータメモリと
が同一空間にないマイクロコンピユータのデバツ
グ装置では、ユーザシステム上にあるROM化さ
れたプログラムの内容は、デバツグ用CPUがプ
ログラムをフエツチするだけで、プログラムの内
容をデータとして読み出せないものが多く、ユー
ザシステム上にあるROM化されたプログラムは
デバツグ装置には転送できなかつた。 In addition, in debugging devices for microcomputers such as single-chip microcomputers where the program memory and data memory are not located in the same space, the contents of the program stored in ROM on the user system are stored when the debugging CPU fetches the program. In many cases, the contents of the program cannot be read out as data, and programs stored in ROM on the user system cannot be transferred to a debugging device.
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、ソフトウエア
に負担をかけることなく高速にROM化されたプ
ログラムメモリの内容をデバツグ装置内のRAM
にデータ転送でき、且つプログラムメモリとデー
タメモリとが同一空間に存在しないシステムから
もROM化されたプログラムを読み出すことがで
きるすぐれたデバツグ装置を提供することであ
る。
This invention was made in view of the above-mentioned circumstances, and its purpose is to quickly transfer the contents of the program memory converted into ROM to the RAM in the debugging device without putting a burden on the software.
To provide an excellent debugging device capable of transferring data to a computer and reading a ROMized program even from a system in which a program memory and a data memory do not exist in the same space.
すなわち、この発明においては、上記の目的を
達成するために、ターゲツトシステム上にある
ROM化されたプログラムの内容をデバツグ装置
に転送する際、デバツグ用のCPUによりターゲ
ツトシステム上にあるプログラムをオペレーシヨ
ンコードとしてフエツチし、これと同時にデバツ
グ装置にフエツチしたデータを転送する。この
時、デバツグ用CPUがフエツチしたデータに基
づく命令の実行を禁止せしめ、次の命令のフエツ
チ動作を行なうようにしている。
That is, in this invention, in order to achieve the above object,
When transferring the contents of a ROMized program to a debugging device, the debugging CPU fetches the program on the target system as an operation code, and at the same time transfers the fetched data to the debugging device. At this time, execution of instructions based on the data fetched by the debugging CPU is prohibited, and the next instruction is fetched.
以下、この発明の一実施例について図面を参照
して説明する。デバツグ用CPU１１のデータバ
ス１２1には、信号の転送方向を切換えるスイツ
チとして働くバツフア１３、およびバツフア１４
が接続される。上記バツフア１３には、データバ
ス１２2を介してRAM１６およびユーザシステム
のROM１７がそれぞれ接続される。また、上記
デバツグ用CPU１１のアドレスバス１５には、
RAM１６およびユーザシステムのROM１７が
接続される。上記デバツグ用CPU１１のリード
モード端子RDには、アンドゲード１８，１９の
一方の入力端、およびユーザシステムにおける
ROM１７のリードモード端子RDがそれぞれ接
続される。上記アンドゲート１８の他方の入力端
には、インバータ２０の出力端が接続される。こ
のインバータ２０の入力端および上記アンドゲー
ト１９の他方の入力端には、転送コントロール信
号TCが入力される転送コントロール信号入力端
子２１が接続される。また、上記デバツグ用
CPU１１のライトモード端子WRには、アンドゲ
ート２２の一方の入力端が接続され、このアンド
ゲート２２の他方の入力端には、上記インバータ
２０の出力端が接続される。上記アンドゲート２
２および１９の出力端にはそれぞれ、オアゲート
２３の入力端が接続される。このオアゲート２３
の出力端には、上記RAM１６のライトモード端
子WRが接続され、上記アンドゲート１８の出力
端には、リードモード端子RDが接続される。ま
た、上記アンドゲート１９の出力端には、上記バ
ツフア１３の制御入力端およびインバータ２４の
入力端がそれぞれ接続され、このインバータ２４
の出力端には上記バツフア１４の制御入力端が接
続される。そして、このバツフア１４には、
NOP（No−Operation）命令を出力するNOP命
令生成回路２５の出力が供給されるようにして成
る。
An embodiment of the present invention will be described below with reference to the drawings. The data bus 121 of the debugging CPU 11 includes a buffer 13 and a buffer 14, which act as a switch for switching the signal transfer direction.
is connected. A RAM 16 and a ROM 17 of the user system are respectively connected to the buffer 13 via a data bus 12 2 . In addition, the address bus 15 of the debugging CPU 11 has
RAM 16 and ROM 17 of the user system are connected. The read mode terminal RD of the debugging CPU 11 is connected to one input terminal of AND gates 18 and 19, and to the read mode terminal RD of the debugging CPU 11.
Read mode terminals RD of the ROM 17 are connected to each other. The output terminal of the inverter 20 is connected to the other input terminal of the AND gate 18. A transfer control signal input terminal 21 to which a transfer control signal TC is input is connected to the input terminal of the inverter 20 and the other input terminal of the AND gate 19. Also, for debugging the above
One input terminal of an AND gate 22 is connected to the write mode terminal WR of the CPU 11, and the output terminal of the inverter 20 is connected to the other input terminal of the AND gate 22. Above and gate 2
The input terminals of an OR gate 23 are connected to the output terminals of the gates 2 and 19, respectively. This or gate 23
The output terminal of the RAM 16 is connected to the write mode terminal WR, and the output terminal of the AND gate 18 is connected to the read mode terminal RD. Further, the output terminal of the AND gate 19 is connected to the control input terminal of the buffer 13 and the input terminal of the inverter 24, respectively.
The control input terminal of the buffer 14 is connected to the output terminal of the buffer 14. And in this battle 14,
The output from a NOP instruction generation circuit 25 that outputs a NOP (No-Operation) instruction is supplied.
次に、上記のような構成において動作を説明す
る。ユーザシステム上のROM化されたプログラ
ムデータ（ROM１７に書き込まれているデー
タ）をデバツグ装置に転送する場合、デバツグ用
CPU１１に転送開始アドレスからオペレーシヨ
ンコードをフエツチさせる。この時、デバツグ用
CPU１１は、オペレーシヨンコードをフエツチ
するアドレスをアドレスバス１５を介して転送元
であるユーザシステム上のROM１７および転送
先であるデバツグ装置内のRAM１６に供給す
る。これによつて、ROM１７とRAM１６の選
択されたアドレスがアクテイブ状態となる。次
に、オペレーシヨンコードをフエツチするため
に、デバツグ用CPU１１から出力されるリード
信号がアクテイブ状態（“Ｈ”レベル）となり、
これによつてROM１７の出力がアクテイブ状態
に設定される。この時、転送コントロール信号
TCがアクテイブ状態（“Ｈ”レベル）となつてい
ると、アンドゲート１９の出力が“Ｈ”レベル、
オアゲート２３の出力も“Ｈ”レベルとなり、
RAM１６が書き込みモードに設定される。この
時、上記アンドゲート１９の出力の“Ｈ”レベル
により、バツフア１４からNOP命令生成回路２
５のNOP命令のコードデータ（例えば“00”）が
オペレーシヨンコードとして上記デバツグ用
CPU１１にフエツチされる。また、バツフア１
３はインアクテイブ状態となつており、ROM化
されたプログラムデータは、データバス１２2を
介してRAM１６に転送されて書き込まれる。次
に、デバツグ用CPU１１は、次にフエツチする
アドレスをアドレスバス１５を介してROM１７
およびRAM１６に供給し、上述した動作を順次
繰り返す。転送コントロール信号TCを“Ｌ”レ
ベルに設定することにより、アンドゲート１８の
出力が“Ｈ”レベルとなつてRAM１６は読み出
しモードに設定される。この時、アンドゲート１
９の出力は“Ｌ”レベルであり、バツフア１３が
アクテイブ状態、バツフア１４はインアクテイブ
状態となつており、上記RAM１６に書き込まれ
たデータは、デバツグ用CPU１１から出力され
るアドレスに基づいて、データバス１２2、バツ
フア１３およびデータバス１２1を介してデバツ
グ用CPU１１に供給され、デバツグが行なわれ
る。 Next, the operation in the above configuration will be explained. When transferring ROMized program data (data written to ROM17) on the user system to a debugging device,
The CPU 11 is made to fetch the operation code from the transfer start address. At this time, for debugging
The CPU 11 supplies the address for fetching the operation code via the address bus 15 to the ROM 17 on the user system, which is the transfer source, and to the RAM 16 in the debug device, which is the transfer destination. As a result, the selected addresses of ROM 17 and RAM 16 become active. Next, in order to fetch the operation code, the read signal output from the debugging CPU 11 becomes active (“H” level).
As a result, the output of the ROM 17 is set to the active state. At this time, the transfer control signal
When TC is in the active state (“H” level), the output of the AND gate 19 is “H” level,
The output of the OR gate 23 also becomes “H” level,
RAM 16 is set to write mode. At this time, due to the "H" level of the output of the AND gate 19, the buffer 14 is transferred to the NOP instruction generation circuit 2.
The code data (for example, “00”) of the NOP instruction in step 5 is used as the operation code for the above debugging.
Fetched by CPU11. Also, Batsuhua 1
3 is in an inactive state, and the ROMized program data is transferred to the RAM 16 via the data bus 12 2 and written therein. Next, the debugging CPU 11 sends the address to be fetched next to the ROM 17 via the address bus 15.
and the RAM 16, and the above-described operations are sequentially repeated. By setting the transfer control signal TC to the "L" level, the output of the AND gate 18 becomes the "H" level and the RAM 16 is set to the read mode. At this time, and gate 1
9 is at the "L" level, the buffer 13 is in an active state, and the buffer 14 is in an inactive state. The data is supplied to the debugging CPU 11 via the bus 12 2 , buffer 13 and data bus 12 1 for debugging.
次に、デバツグ用CPU１１から出力されるラ
イト信号を“Ｈ”レベル（この時リード信号およ
び転送コントロール信号TCはそれぞれ“Ｌ”レ
ベル）に設定する。これによつて、アンドゲート
２２およびオアゲート２３の出力がそれぞれ
“Ｈ”レベルとなり、RAM１６は書き込みモー
ドに設定される。ここで、バツフア１３はアクテ
イブ状態であるので、デバツグ用CPU１１から
出力されるデータが、データバス１２1、バツフ
ア１３およびデータバス１２2をそれぞれ介して、
RAM１６に書き込まれる。なお、この時の
RAM１６のアドレスは、デバツグ用CPU１１か
らアドレスバス１５を介して供給される。 Next, the write signal output from the debugging CPU 11 is set to the "H" level (at this time, the read signal and transfer control signal TC are each at the "L" level). As a result, the outputs of the AND gate 22 and the OR gate 23 each become "H" level, and the RAM 16 is set to write mode. Here, since the buffer 13 is in the active state, the data output from the debugging CPU 11 is transmitted via the data bus 12 1 , the buffer 13 and the data bus 12 2 , respectively.
Written to RAM16. Furthermore, at this time
The address of the RAM 16 is supplied from the debugging CPU 11 via the address bus 15.
このような構成によれば、ユーザシステム上に
あるROM化されたプログラムをデバツグ装置に
転送する際、デバツグ用CPU１１はインストラ
クシヨンフエツチだけを行ない、実際にはNOP
命令を実行する。このため、このような制御を行
なうプログラムを簡単化できる。また、プログラ
ムによつてROMの内容をデバツグ装置内の
RAMに転送する場合に比べて数分の１の実行時
間で処理を終了できる。さらには、プログラムメ
モリとデータメモリとが同一空間上にないマイク
ロコンピユータであつても、ユーザシステム上の
ROM化されたプログラムの内容を容易にデバツ
グ装置内のRAMに転送できる。 According to such a configuration, when transferring a ROMized program on the user system to the debugging device, the debugging CPU 11 only performs an instruction fetch, and actually performs a NOP
Execute commands. Therefore, a program for performing such control can be simplified. In addition, the contents of the ROM can be stored in the debugging device using a program.
Processing can be completed in a fraction of the execution time compared to transferring to RAM. Furthermore, even in microcomputers where program memory and data memory are not located in the same space,
The contents of the ROMized program can be easily transferred to the RAM in the debugging device.
以上説明したようにこの発明によれば、ソフト
ウエアに負担をかけることなく高速にROM化さ
れたプログラムメモリの内容をデバツグ装置内の
RAMにデータ転送でき、且つプログラムメモリ
とデータメモリとが同一空間に存在しないシステ
ムからもROM化されたプログラムを読み出すこ
とができるすぐれたデバツグ装置が得られる。
As explained above, according to the present invention, the contents of the program memory converted into ROM can be quickly transferred to the debugging device without putting a burden on the software.
An excellent debugging device that can transfer data to RAM and read a ROMized program even from a system in which the program memory and data memory do not exist in the same space can be obtained.
図面はこの発明の一実施例に係わるデバツグ装
置を示すブロツク図である。
１１……デバツグ用CPU、１３……バツフア
（切換手段）、１４……バツフア、１６……
RAM、１７……被測定システムのROM、２５
……NOP命令生成回路、TC……転送コントロー
ル信号。
The drawing is a block diagram showing a debugging device according to an embodiment of the present invention. 11...CPU for debugging, 13...Buffer (switching means), 14...Buffer, 16...
RAM, 17...ROM of the system under test, 25
...NOP instruction generation circuit, TC...Transfer control signal.
Claims (1)
たプログラムをデバツグするデバツグ装置におい
て、デバツグ用のCPUと、このデバツグ用CPU
から出力されるアドレス信号により被測定システ
ムのROMとともにアドレスが設定され、この
ROMのプログラムデータを記憶するRAMと、
上記被測定システムのROMと上記RAMあるい
は上記デバツグ用CPUと上記RAMとのデータの
授受を選択的に切換える切換手段と、上記デバツ
グ用CPUに命令の実行を禁止する信号を供給す
る命令実行禁止手段と、上記デバツグ用CPUか
ら出力されるリード信号、ライト信号および外部
からの転送コントロール信号とに基づいて上記被
測定システムのROM、RAM、切換手段および
命令実行禁止手段の制御を行なう論理手段とを具
備し、上記デバツグ用CPUからリード信号が出
力されるとともに外部から転送コントロール信号
が供給された時に、上記論理手段の制御により上
記被測定システムのROMを読み出しモード、上
記RAMを書き込みモードに設定するとともに、
上記命令実行禁止手段の出力により上記デバツグ
用CPUの命令の実行を禁止し、上記被測定シス
テムのROMのプログラムデータを上記RAMに
書き込み、上記切換手段により上記RAMと上記
デバツグ用CPUとのデータの授受を選択して上
記RAMのデータを上記デバツグ用CPUに供給し
てデバツグを行なうことを特徴とするデバツグ装
置。1 In a debugging device that debugs a ROMized program in a microcomputer, there is a CPU for debugging and a CPU for debugging.
The address is set with the ROM of the system under test by the address signal output from the
RAM that stores ROM program data,
A switching means for selectively switching data exchange between the ROM of the system under test and the RAM, or the debugging CPU and the RAM, and an instruction execution inhibiting means for supplying a signal to the debugging CPU to inhibit the execution of instructions. and logic means for controlling the ROM, RAM, switching means, and instruction execution inhibiting means of the system under test based on read signals, write signals output from the debugging CPU, and external transfer control signals. and sets the ROM of the system under test to read mode and the RAM to write mode under the control of the logic means when a read signal is output from the debugging CPU and a transfer control signal is supplied from the outside. With,
The output of the instruction execution inhibiting means inhibits the execution of instructions of the debugging CPU, the program data of the ROM of the system under test is written to the RAM, and the switching means causes the data between the RAM and the debugging CPU to be transferred. A debugging device characterized in that data in the RAM is supplied to the debugging CPU by selecting transmission/reception to perform debugging.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184944A JPS6244845A (en) | 1985-08-22 | 1985-08-22 | Debugging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184944A JPS6244845A (en) | 1985-08-22 | 1985-08-22 | Debugging device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6244845A JPS6244845A (en) | 1987-02-26 |
| JPH049344B2 true JPH049344B2 (en) | 1992-02-19 |
Family
ID=16162082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184944A Granted JPS6244845A (en) | 1985-08-22 | 1985-08-22 | Debugging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244845A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0518926U (en) * | 1991-08-29 | 1993-03-09 | 三菱自動車工業株式会社 | Belt line inner weather strip Clip mounting structure |
-
1985
- 1985-08-22 JP JP60184944A patent/JPS6244845A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244845A (en) | 1987-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5325512A (en) | Circuit emulator | |
| US5109333A (en) | Data transfer control method and apparatus for co-processor system | |
| KR970012145A (en) | How to work with the data processor, how to run its debugging operations, and how to modify its breakpoint values | |
| JPH0258649B2 (en) | ||
| US4926318A (en) | Micro processor capable of being connected with a coprocessor | |
| JPH1078889A (en) | Microcomputer | |
| JP3380827B2 (en) | Emulator device | |
| JPH049344B2 (en) | ||
| JP3328867B2 (en) | Multiprocessor arithmetic device and programmable controller having the device | |
| JP2619416B2 (en) | emulator | |
| JP2581080B2 (en) | Microprocessor for debugging | |
| KR950006585B1 (en) | Micro program control apparatus and control method thereof | |
| JP2520158B2 (en) | Debugging method of digital signal processor | |
| JPS6225334A (en) | Instruction processing system | |
| JPH0259829A (en) | Microcomputer | |
| JP2926941B2 (en) | Instruction decoding device | |
| JP2555912B2 (en) | Microprocessor | |
| JPH02207340A (en) | Emulation system and emulator | |
| JPS62248043A (en) | Memory switching circuit for fetching microcomputer instruction | |
| JPS63106840A (en) | Data processor unit | |
| JPH0721767B2 (en) | Emulation method | |
| JPS62269237A (en) | Data processor | |
| JPS62173543A (en) | Emulator | |
| JPH10187480A (en) | Emulator | |
| JPH03168845A (en) | Instruction execution control system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |